JP2011527071A - フラッシュ・メモリにおける読み取り側セル間干渉軽減のための方法および装置 - Google Patents
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Abstract
Description
本出願は、参照によりそれぞれ本明細書に組み込まれている、2008年7月1日に出願した米国仮特許出願第61/133,675号、2008年7月3日に出願した米国仮特許出願第61/133,921号、2008年7月10日に出願した米国仮特許出願第61/134,688号、2008年7月22日に出願した米国仮特許出願第61/135,732号、および2008年9月30日に出願した米国仮特許出願第61/194,751号の優先権を主張する。
マルチレベル・セルNANDフラッシュ・メモリにおいて、しきい値検出器が、或る特定のセルに関連する電圧値を、事前定義されたメモリ状態に変換するのに通常、使用される。図2は、参照により本明細書に組み込まれている米国特許第6,522,580号の教示に基づく、図1の例示的なマルチレベル・セル・フラッシュ・メモリ170に関する例示的なしきい値電圧分布を示す。一般に、セルのしきい値電圧は、セルが或る量の電流を伝導するようにセルに印加される必要がある電圧である。しきい値電圧は、セルの中に格納されたデータに関する測度である。
前述したとおり、ICIは、セル間の寄生静電容量の結果であり、一般に、歪みの最も顕著な原因の1つであると考えられる。図7は、いくつかの例示的なアグレッサ・セル720からの寄生静電容量に起因してターゲット・セル710に関して存在するICIを示す。以下の表記が図7において使用される。
WL:ワード線
BL:ビット線
BLo:奇ビット線
BLe:偶ビット線、および
C:静電容量。
図8は、本発明によるコントローラ・ベースのICI軽減技術を組み込む例示的なフラッシュ・メモリ・システム800の概略ブロック図である。図8に示されるとおり、例示的なフラッシュ・メモリ・システム800は、インタフェース850によって接続された、フラッシュ制御システム810と、フラッシュ・メモリ・ブロック860とを備える。例示的なフラッシュ制御システム810は、通常、1つまたは複数の集積回路上に、フラッシュ・コントローラ820と、読み取りチャネル825とを備える。例示的なフラッシュ・コントローラ820は、本発明の特徴および機能をサポートするようにこの場合、変形される、例えば、よく知られた市販の技術および/または製品を使用して実施されることが可能である。
図10は、本発明の特徴を組み込む書き込み側ICI軽減プロセス1000の例示的な実施例を説明する流れ図である。図8および図9に関連して前述したとおり、書き込み側ICI軽減プロセス1000は、通常、フラッシュ制御システム810における信号処理ユニット830、またはフラッシュ・メモリ960における信号処理ユニット985によって実施される。図10に示されるとおり、書き込み側ICI軽減プロセス1000は、ステップ1010中にフラッシュ・メモリ700における1つまたは複数のターゲット・セル710に書き込まれるべきプログラム・データを最初に獲得する。前述したとおり、例示的なページ・レベル・アクセス技術またはワード線レベル・アクセス技術のより詳細な説明は、例えば、参照により本明細書に組み込まれている、2009年3月11に出願した、「Methods and Apparatus for Storing Data in a Multi−Level Cell Flash Memory Device with Cross−Page Sectors,Multi−Page Coding and Per−Page Coding」という名称の国際特許出願PCT/US09/36810号において見ることができる。
前述したとおり、読み取り側ICI軽減は、アグレッサ・セル720の中に格納されている電圧の知識を有して実現され得る。本明細書で説明されるとおり、開示される読み取り側ICI軽減技術は、フラッシュ・セルから取得されたソフト電圧値、あるいはハード電圧レベル(検出された電圧レベル)(または以上の組合せ)を処理することができる。例示的な実施形態において、ソフト電圧値は、ターゲット・セル710に関して使用されるのに対して、ハード電圧レベルは、アグレッサ・セル720に関して使用される。
A.マルチステップ・ページ・プログラミング・シーケンス
前述したとおり、図5Aおよび図Bは、例示的なマルチステップ・ページ・プログラミング・シーケンスを示す。本発明の或る態様は、マルチステップ・ページ・プログラミング・シーケンスがMLCフラッシュ・デバイス600に適用される際、中間プログラミング中に出現するICIは、最終の上位ページの後のプログラミングによって相殺されることを認識する。一般に、上位(MSB)ページの最終プログラミングは、最終プログラミングされた電圧の分布を再プログラミングし、引き締め、したがって、中間状態に加えられたICIを消去する。このため、本発明の一実施形態において、ICIは、最終の最上位ページ(MSB)がプログラミングされると初めて、消去される。下位のページ(すなわち、中間状態)のプログラミングに関するICIを消去することは、オプションであるが、一般に、良好な誤り率のパフォーマンスを実現するのに要求されない。例えば、図6の1セル当り3ビットのフラッシュ・デバイス600の場合、下位ページおよび中位ページの中間プログラミングは、無視され得る。
前述したとおり、例示的な実施形態において、式(3)および式(4)は、図7に示される例示的なフラッシュ・メモリにおけるターゲット・セル710と5つまでの隣接アグレッサ・セル720の間のICIに対処するのに、静電容量結合係数kx、kyおよびkxyを考慮する。しかし、本発明の別の態様は、kxy≪kx<kyであることを認識する。このため、x−y方向における静電容量結合kxyは、式(3)および式(4)において無視されることが可能であり、ICI軽減項は、以下のとおりとなる。すなわち、
図3に関連して前述したとおり、例示的な偶/奇プログラミング・シーケンスが、示された順序で偶または奇のビット線を選択し、順次に(ボトムアップで)プログラミングする。本発明の別の態様は、x方向の結合が、偶ページまたは奇ページに関して(例えば、奇ページが偶ページの後にプログラミングされる場合、奇ページに関して)無視され得ることを認識する。したがって、奇ページに関して、式(3)におけるICI軽減項は、以下のとおり単純化される。すなわち、
本発明の一態様は、保持効果および漏れ効果に起因する一定の、さらに/または残留のICI効果および電圧シフトに対処することが、1つまたは複数の電圧レベルしきい値の適切な調整によって行われ得ることを認識する。
本明細書のいくつかの流れ図は、ステップの例示的な順序を説明するが、その順序が変更され得ることも本発明の実施形態である。本発明の代替の実施形態として、アルゴリズムの様々な置換が企図される。本発明の例示的な実施形態は、ソフトウェア・プログラムにおける処理ステップに関連して説明されてきたが、当業者には明白なとおり、様々な機能が、デジタル領域で、ソフトウェア・プログラムにおいて、回路要素もしくは状態マシンによってハードウェアにおいて、またはソフトウェアとハードウェアの両方の組合せにおいて、処理ステップとして実施されることが可能である。そのようなソフトウェアは、例えば、デジタルシグナルプロセッサ、特定用途向け集積回路、マイクロコントローラ、または汎用コンピュータにおいて使用されることが可能である。そのようなハードウェアおよびソフトウェアは、集積回路内で実施される回路内で実施されることが可能である。
Claims (27)
- フラッシュ・メモリ・デバイスを読み取るための方法であって、
少なくとも1つのターゲット・セルに関する読み取り値を獲得すること、
前記ターゲット・セルより後にプログラミングされた少なくとも1つのアグレッサ・セルの中に格納された電圧を表す値を獲得すること、
前記少なくとも1つのアグレッサ・セルからの前記ターゲット・セルに関するセル間干渉を算出すること、および
前記算出されたセル間干渉を前記少なくとも1つのターゲット・セルに関する前記読み取り値から除去することによって前記セル間干渉を補償する新たな読み取り値を獲得することを備える方法。 - 所与のページまたはワード線を読み取る要求を受け取るステップをさらに備える請求項1に記載の方法。
- 読み取られる必要がある前記セルを識別するステップをさらに備える請求項1に記載の方法。
- 少なくとも1つのアグレッサ・セルの中に格納された電圧を表す前記値は、測定された値、予期される値、推定される値、平均値、量子化された値、および検出された値の1つまたは複数を備える請求項1に記載の方法。
- 前記測定された値は、ハード電圧値およびソフト電圧値の1つまたは複数を備える請求項6に記載の方法。
- 前記予期される値は、所与の状態に関連する電圧分布の平均を備える請求項6に記載の方法。
- 復号誤りが生じた場合、1つまたは複数のセル間干渉軽減パラメータを調整するステップをさらに備える請求項1に記載の方法。
- 前記セル間干渉軽減パラメータは、考慮されるアグレッサ・セルの数を備える請求項9に記載の方法。
- 前記セル間干渉軽減パラメータは、ハード電圧値に加えてソフト電圧値を使用することを備える請求項9に記載の方法。
- 前記少なくとも1つのアグレッサ・セルは、前記ターゲット・セルに隣接する1つまたは複数のセルを備える請求項1に記載の方法。
- 前記少なくとも1つのアグレッサ・セルは、前記ターゲット・セルと同一のワード線における1つまたは複数の隣接セルを備える請求項12に記載の方法。
- 前記少なくとも1つのアグレッサ・セルは、前記ターゲット・セルの上位または下位の隣接するワード線における1つまたは複数のセルを備える請求項12に記載の方法。
- 前記少なくとも1つのアグレッサ・セルの少なくとも1つは、前記少なくとも1つのアグレッサ・セルのすべてが利用可能になるまで、バッファの中に格納される請求項12に記載の方法。
- 前記少なくとも1つのアグレッサ・セルは、前記フラッシュ・メモリ・デバイスに関して使用されるプログラミング・シーケンス・スキームを分析することによって識別される請求項12に記載の方法。
- 前記算出するステップは、少なくとも1つのアグレッサ・セルの中に格納された電圧を表す前記値に基づいて、セル間干渉を計算する請求項1に記載の方法。
- 前記算出するステップは、前記測定された値および基準値に基づいて、セル間干渉を計算する請求項7に記載の方法。
- 少なくとも1つのアグレッサ・セルの中に格納された電圧を表す前記値は、前記アグレッサ・セルが前記ターゲット・セルと同一のページまたは同一のワード線にある場合、測定された値を備え、さらに少なくとも1つのアグレッサ・セルの中に格納された電圧を表す前記値は、前記アグレッサ・セルが前記ターゲット・セルと異なるページまたは異なるワード線にある場合、推定される値を備える請求項1に記載の方法。
- 前記少なくとも1つのターゲット・セルに関する前記獲得される読み取り値、および前記少なくとも1つのアグレッサ・セルの中に格納された電圧を表す前記獲得される値は、前記フラッシュ・メモリ・デバイスにおけるメモリ・アレイからインタフェースを介して獲得される請求項1に記載の方法。
- 前記新たな読み取り値は、インタフェースを介して前記復号器に供給される請求項1に記載の方法。
- マルチステップ・ページ・プログラミング・シーケンスの1つまたは複数のステップに適用される請求項1に記載の方法。
- セル間干渉を算出する前記ステップは、対角線上で隣接するアグレッサ・セルからの前記ターゲット・セルに関する前記セル間干渉を無視する請求項1に記載の方法。
- セル間干渉を算出する前記ステップは、偶/奇プログラミング・シーケンスに関する同一のワード線における1つまたは複数の隣接セルからの前記ターゲット・セルに関するセル間干渉を無視する請求項1に記載の方法。
- 前記新たな読み取り値を復号器に供給するステップをさらに備える請求項1に記載の方法。
- マルチステップ・プログラミング・シーケンスの電圧シフト特性が、計算されるべき別々のΔVc値の数をMk個に減らすのに使用され、ただし、M<Lであり、kは、考慮されるアグレッサ・セルの数であり、さらにMは、考慮される別々の電圧シフトの数である請求項1に記載の方法。
- フラッシュ・メモリ・デバイスを読み取るためのシステムであって、
メモリと、
前記メモリに結合され、
少なくとも1つのターゲット・セルに関する読み取り値を獲得し、
前記ターゲット・セルより後にプログラミングされた少なくとも1つのアグレッサ・セルの中に格納された電圧を表す値を獲得し、
前記少なくとも1つのアグレッサ・セルからの前記ターゲット・セルに関するセル間干渉を算出し、さらに
前記算出されたセル間干渉を前記少なくとも1つのターゲット・セルに関する前記読み取り値から除去することによって前記セル間干渉を補償する新たな読み取り値を獲得するように動作する少なくとも1つのプロセッサとを備えるシステム。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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US9129711B2 (en) | 2013-02-28 | 2015-09-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
Families Citing this family (121)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2007132456A2 (en) | 2006-05-12 | 2007-11-22 | Anobit Technologies Ltd. | Memory device with adaptive capacity |
CN103208309B (zh) | 2006-05-12 | 2016-03-09 | 苹果公司 | 存储设备中的失真估计和消除 |
US8595573B2 (en) | 2006-12-03 | 2013-11-26 | Apple Inc. | Automatic defect management in memory devices |
WO2008111058A2 (en) | 2007-03-12 | 2008-09-18 | Anobit Technologies Ltd. | Adaptive estimation of memory cell read thresholds |
WO2008139441A2 (en) | 2007-05-12 | 2008-11-20 | Anobit Technologies Ltd. | Memory device with internal signal processing unit |
US8234545B2 (en) | 2007-05-12 | 2012-07-31 | Apple Inc. | Data storage with incremental redundancy |
US8259497B2 (en) | 2007-08-06 | 2012-09-04 | Apple Inc. | Programming schemes for multi-level analog memory cells |
US8174905B2 (en) | 2007-09-19 | 2012-05-08 | Anobit Technologies Ltd. | Programming orders for reducing distortion in arrays of multi-level analog memory cells |
US8300478B2 (en) | 2007-09-19 | 2012-10-30 | Apple Inc. | Reducing distortion using joint storage |
WO2009050703A2 (en) | 2007-10-19 | 2009-04-23 | Anobit Technologies | Data storage in analog memory cell arrays having erase failures |
WO2009063450A2 (en) | 2007-11-13 | 2009-05-22 | Anobit Technologies | Optimized selection of memory units in multi-unit memory devices |
US8225181B2 (en) * | 2007-11-30 | 2012-07-17 | Apple Inc. | Efficient re-read operations from memory devices |
US8209588B2 (en) | 2007-12-12 | 2012-06-26 | Anobit Technologies Ltd. | Efficient interference cancellation in analog memory cell arrays |
US8456905B2 (en) | 2007-12-16 | 2013-06-04 | Apple Inc. | Efficient data storage in multi-plane memory devices |
US8230300B2 (en) * | 2008-03-07 | 2012-07-24 | Apple Inc. | Efficient readout from analog memory cells using data compression |
US8493783B2 (en) | 2008-03-18 | 2013-07-23 | Apple Inc. | Memory device readout using multiple sense times |
US8400858B2 (en) | 2008-03-18 | 2013-03-19 | Apple Inc. | Memory device with reduced sense time readout |
US8526230B2 (en) * | 2008-07-01 | 2013-09-03 | Lsi Corporation | Methods and apparatus for write-side intercell interference mitigation in flash memories |
US7995388B1 (en) | 2008-08-05 | 2011-08-09 | Anobit Technologies Ltd. | Data storage using modified voltages |
US8949684B1 (en) | 2008-09-02 | 2015-02-03 | Apple Inc. | Segmented data storage |
US8482978B1 (en) | 2008-09-14 | 2013-07-09 | Apple Inc. | Estimation of memory cell read thresholds by sampling inside programming level distribution intervals |
US8239734B1 (en) | 2008-10-15 | 2012-08-07 | Apple Inc. | Efficient data storage in storage device arrays |
US8261159B1 (en) | 2008-10-30 | 2012-09-04 | Apple, Inc. | Data scrambling schemes for memory devices |
US8208304B2 (en) | 2008-11-16 | 2012-06-26 | Anobit Technologies Ltd. | Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N |
US8248831B2 (en) | 2008-12-31 | 2012-08-21 | Apple Inc. | Rejuvenation of analog memory cells |
US8174857B1 (en) | 2008-12-31 | 2012-05-08 | Anobit Technologies Ltd. | Efficient readout schemes for analog memory cell devices using multiple read threshold sets |
US8924661B1 (en) | 2009-01-18 | 2014-12-30 | Apple Inc. | Memory system including a controller and processors associated with memory devices |
KR101602316B1 (ko) * | 2009-02-09 | 2016-03-22 | 삼성전자주식회사 | 반도체 메모리 장치 및 그것의 데이터 처리 방법 |
US8023345B2 (en) * | 2009-02-24 | 2011-09-20 | International Business Machines Corporation | Iteratively writing contents to memory locations using a statistical model |
US8228701B2 (en) * | 2009-03-01 | 2012-07-24 | Apple Inc. | Selective activation of programming schemes in analog memory cell arrays |
US8832354B2 (en) | 2009-03-25 | 2014-09-09 | Apple Inc. | Use of host system resources by memory controller |
US8259506B1 (en) | 2009-03-25 | 2012-09-04 | Apple Inc. | Database of memory read thresholds |
US8179731B2 (en) | 2009-03-27 | 2012-05-15 | Analog Devices, Inc. | Storage devices with soft processing |
US8238157B1 (en) | 2009-04-12 | 2012-08-07 | Apple Inc. | Selective re-programming of analog memory cells |
US8479080B1 (en) | 2009-07-12 | 2013-07-02 | Apple Inc. | Adaptive over-provisioning in memory systems |
US8386739B2 (en) * | 2009-09-28 | 2013-02-26 | International Business Machines Corporation | Writing to memory using shared address buses |
US8495465B1 (en) | 2009-10-15 | 2013-07-23 | Apple Inc. | Error correction coding over multiple memory pages |
US8677054B1 (en) | 2009-12-16 | 2014-03-18 | Apple Inc. | Memory management schemes for non-volatile memory devices |
US8694814B1 (en) | 2010-01-10 | 2014-04-08 | Apple Inc. | Reuse of host hibernation storage space by memory controller |
US8677203B1 (en) | 2010-01-11 | 2014-03-18 | Apple Inc. | Redundant data storage schemes for multi-die memory systems |
KR101678404B1 (ko) * | 2010-02-25 | 2016-11-23 | 삼성전자주식회사 | 사전 확률 정보를 사용하는 메모리 시스템 및 그것의 데이터 처리 방법 |
KR101710663B1 (ko) * | 2010-03-02 | 2017-02-28 | 삼성전자주식회사 | 메모리 시스템 및 그것의 동작 방법 |
US8463985B2 (en) * | 2010-03-31 | 2013-06-11 | International Business Machines Corporation | Constrained coding to reduce floating gate coupling in non-volatile memories |
US8775913B2 (en) | 2010-03-31 | 2014-07-08 | Lsi Corporation | Methods and apparatus for computing soft data or log likelihood ratios for received values in communication or storage systems |
US8429500B2 (en) | 2010-03-31 | 2013-04-23 | Lsi Corporation | Methods and apparatus for computing a probability value of a received value in communication or storage systems |
US8504885B2 (en) | 2010-03-31 | 2013-08-06 | Lsi Corporation | Methods and apparatus for approximating a probability density function or distribution for a received value in communication or storage systems |
US8694853B1 (en) | 2010-05-04 | 2014-04-08 | Apple Inc. | Read commands for reading interfering memory cells |
US8406051B2 (en) * | 2010-05-17 | 2013-03-26 | Seagate Technology Llc | Iterative demodulation and decoding for multi-page memory architecture |
US8572423B1 (en) | 2010-06-22 | 2013-10-29 | Apple Inc. | Reducing peak current in memory systems |
US8595591B1 (en) | 2010-07-11 | 2013-11-26 | Apple Inc. | Interference-aware assignment of programming levels in analog memory cells |
US9104580B1 (en) | 2010-07-27 | 2015-08-11 | Apple Inc. | Cache memory for hybrid disk drives |
US8645794B1 (en) | 2010-07-31 | 2014-02-04 | Apple Inc. | Data storage in analog memory cells using a non-integer number of bits per cell |
US8856475B1 (en) | 2010-08-01 | 2014-10-07 | Apple Inc. | Efficient selection of memory blocks for compaction |
KR101678888B1 (ko) * | 2010-08-06 | 2016-12-07 | 삼성전자주식회사 | 비휘발성 메모리 장치의 데이터 판독 방법 |
US8493781B1 (en) | 2010-08-12 | 2013-07-23 | Apple Inc. | Interference mitigation using individual word line erasure operations |
CN103140894B (zh) * | 2010-08-17 | 2017-08-22 | 技术研究及发展基金公司 | 在非易失性存储器(nvm)单元中减轻单元间耦合效应 |
US8694854B1 (en) | 2010-08-17 | 2014-04-08 | Apple Inc. | Read threshold setting based on soft readout statistics |
US8964464B2 (en) * | 2010-08-24 | 2015-02-24 | Densbits Technologies Ltd. | System and method for accelerated sampling |
US9021181B1 (en) | 2010-09-27 | 2015-04-28 | Apple Inc. | Memory management for unifying memory cell conditions by using maximum time intervals |
US9292377B2 (en) | 2011-01-04 | 2016-03-22 | Seagate Technology Llc | Detection and decoding in flash memories using correlation of neighboring bits and probability based reliability values |
US9106264B2 (en) | 2011-01-04 | 2015-08-11 | Lsi Corporation | Encoding and decoding in flash memories using convolutional-type low-density parity check codes |
US8854880B2 (en) | 2011-01-04 | 2014-10-07 | Lsi Corporation | Inter-cell interference cancellation in flash memories |
US9082480B2 (en) | 2011-01-04 | 2015-07-14 | Seagate Technology Llc | Detection and decoding in flash memories with error correlations for a plurality of bits within a sliding window |
US9898361B2 (en) | 2011-01-04 | 2018-02-20 | Seagate Technology Llc | Multi-tier detection and decoding in flash memories |
US9502117B2 (en) | 2011-03-14 | 2016-11-22 | Seagate Technology Llc | Cell-level statistics collection for detection and decoding in flash memories |
US8780659B2 (en) | 2011-05-12 | 2014-07-15 | Micron Technology, Inc. | Programming memory cells |
US8549380B2 (en) * | 2011-07-01 | 2013-10-01 | Intel Corporation | Non-volatile memory error mitigation |
US9030870B2 (en) * | 2011-08-26 | 2015-05-12 | Micron Technology, Inc. | Threshold voltage compensation in a multilevel memory |
US9076547B2 (en) | 2012-04-05 | 2015-07-07 | Micron Technology, Inc. | Level compensation in multilevel memory |
US9117529B2 (en) * | 2011-12-23 | 2015-08-25 | Hgst Technologies Santa Ana, Inc. | Inter-cell interference algorithms for soft decoding of LDPC codes |
TWI514404B (zh) * | 2012-02-24 | 2015-12-21 | Silicon Motion Inc | 讀取快閃記憶體中所儲存之資料的方法、記憶體控制器與系統 |
KR101962786B1 (ko) | 2012-03-23 | 2019-03-27 | 삼성전자주식회사 | 불휘발성 메모리 장치, 메모리 시스템 및 그것의 프로그램 방법 |
US9136011B2 (en) | 2012-04-26 | 2015-09-15 | Hgst Technologies Santa Ana, Inc. | Soft information module |
KR102089570B1 (ko) | 2012-06-04 | 2020-03-16 | 삼성전자주식회사 | 저장 장치 및 그것의 데이터 처리 방법 |
US8824203B2 (en) * | 2012-07-13 | 2014-09-02 | Micron Technology, Inc. | Multiple step programming in a memory device |
JP6174131B2 (ja) * | 2012-11-09 | 2017-08-02 | ジョンソン コントロールズ テクノロジー カンパニーJohnson Controls Technology Company | 延長された行程を有する可変形態ディフューザおよびその制御方法 |
CN103811077B (zh) * | 2012-11-12 | 2017-03-29 | 光宝电子(广州)有限公司 | 闪存中的资料补偿方法 |
US9021332B2 (en) * | 2012-12-11 | 2015-04-28 | Seagate Technology Llc | Flash memory read error recovery with soft-decision decode |
CN104919433B (zh) | 2013-01-11 | 2017-10-31 | 英派尔科技开发有限公司 | 用于闪存的页面分配 |
US20150170754A1 (en) * | 2013-01-17 | 2015-06-18 | Empire Technology Development Llc | Mitigating Inter-Cell Interference |
US9355716B2 (en) | 2013-01-17 | 2016-05-31 | University Of Hawaii | Memory channel detector systems and methods |
CN103971750B (zh) * | 2013-01-29 | 2017-02-08 | 中国航空工业集团公司西安飞机设计研究所 | 一种ram的9相邻单元敏感故障检测方法 |
US9424946B2 (en) | 2013-02-08 | 2016-08-23 | Seagate Technology Llc | Non-volatile buffering to enable sloppy writes and fast write verification |
US9142309B2 (en) * | 2013-02-19 | 2015-09-22 | Sk Hynix Memory Solutions Inc. | Generation of a composite read based on neighboring data |
WO2014133490A1 (en) * | 2013-02-27 | 2014-09-04 | Empire Technology Development Llc | Linear programming based decoding for memory devices |
US8990668B2 (en) | 2013-03-14 | 2015-03-24 | Western Digital Technologies, Inc. | Decoding data stored in solid-state memory |
KR102168096B1 (ko) * | 2013-03-15 | 2020-10-20 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 데이터 쓰기 방법 |
KR102067611B1 (ko) | 2013-03-15 | 2020-01-20 | 삼성전자주식회사 | 메모리 컨트롤러의 동작 방법과 상기 메모리 컨트롤러를 포함하는 장치들 |
CN104112477B (zh) * | 2013-04-19 | 2017-07-07 | 光宝科技股份有限公司 | 用于固态储存装置中晶体单元的群组区分方法 |
KR20150018291A (ko) | 2013-08-09 | 2015-02-23 | 에스케이하이닉스 주식회사 | 메모리 시스템 |
KR102149770B1 (ko) * | 2013-08-26 | 2020-08-31 | 삼성전자주식회사 | 메모리 컨트롤러 및 그것의 동작 방법 |
US9164828B2 (en) * | 2013-09-26 | 2015-10-20 | Seagate Technology Llc | Systems and methods for enhanced data recovery in a solid state memory system |
KR102204394B1 (ko) * | 2013-10-14 | 2021-01-19 | 삼성전자주식회사 | 메모리 시스템에서의 코딩 방법 및 디코딩 방법 |
US9218851B2 (en) * | 2013-10-24 | 2015-12-22 | Sandisk Technologies Inc. | Power drop protection for a data storage device |
TWI527048B (zh) | 2013-11-29 | 2016-03-21 | 慧榮科技股份有限公司 | 應用於快閃記憶體裝置的錯誤更正碼單元、自我測試方法及相關的控制器 |
WO2015088552A1 (en) | 2013-12-13 | 2015-06-18 | Empire Technology Development Llc | Low-complexity flash memory data-encoding techniques using simplified belief propagation |
US9798613B2 (en) | 2013-12-27 | 2017-10-24 | Toshiba Memory Corporation | Controller of nonvolatile semiconductor memory |
US9645763B2 (en) | 2014-01-13 | 2017-05-09 | Seagate Technology Llc | Framework for balancing robustness and latency during collection of statistics from soft reads |
US9911492B2 (en) | 2014-01-17 | 2018-03-06 | International Business Machines Corporation | Writing multiple levels in a phase change memory using a write reference voltage that incrementally ramps over a write period |
JP6262063B2 (ja) * | 2014-03-18 | 2018-01-17 | 東芝メモリ株式会社 | 不揮発性メモリおよび書き込み方法 |
US9349477B2 (en) | 2014-06-16 | 2016-05-24 | Seagate Technology Llc | Inter-cell interference estimation based on a pattern dependent histogram |
US9343170B2 (en) | 2014-06-24 | 2016-05-17 | Hgst Technologies Santa Ana, Inc. | Word-line inter-cell interference detector in flash system |
KR102246843B1 (ko) * | 2015-01-15 | 2021-05-03 | 에스케이하이닉스 주식회사 | 데이터 저장 장치 및 그것의 동작 방법 |
US9613664B2 (en) * | 2015-01-20 | 2017-04-04 | Samsung Electronics Co., Ltd. | Method of operating memory device including multi-level memory cells |
KR102298607B1 (ko) * | 2015-02-17 | 2021-09-06 | 삼성전자주식회사 | 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작 방법 |
US9595317B2 (en) * | 2015-05-28 | 2017-03-14 | Sandisk Technologies Llc | Multi-state programming for non-volatile memory |
JP6807030B2 (ja) * | 2015-06-01 | 2021-01-06 | ソニー株式会社 | データ処理装置、およびデータ処理方法 |
US9734912B2 (en) | 2015-11-25 | 2017-08-15 | Macronix International Co., Ltd. | Reprogramming single bit memory cells without intervening erasure |
US9704594B1 (en) | 2016-02-18 | 2017-07-11 | Western Digital Technolgies, Inc. | Inter-cell interference reduction in flash memory devices |
JP6606039B2 (ja) | 2016-09-09 | 2019-11-13 | 東芝メモリ株式会社 | メモリシステムおよび制御方法 |
JP2018163709A (ja) | 2017-03-24 | 2018-10-18 | 東芝メモリ株式会社 | メモリシステム |
CN107403643B (zh) * | 2017-07-17 | 2019-12-24 | 华中科技大学 | 一种通过重定向提高3d fg nand闪存可靠性的方法 |
CN108511021B (zh) * | 2018-03-26 | 2020-10-27 | 上海华虹宏力半导体制造有限公司 | 一种虚拟接地闪存读取电路 |
KR102080089B1 (ko) * | 2018-05-18 | 2020-02-21 | 최영준 | 정전시 전력 소모를 감소시키기 위한 데이터 저장 방법 및 데이터 저장 장치 |
KR102565913B1 (ko) * | 2018-06-12 | 2023-08-11 | 에스케이하이닉스 주식회사 | 저장 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템 및 이의 동작 방법 |
JP7066584B2 (ja) | 2018-09-18 | 2022-05-13 | キオクシア株式会社 | メモリシステム |
US10770155B2 (en) | 2018-10-11 | 2020-09-08 | International Business Machines Corporation | Determining a read apparent voltage infector page and infected page |
US10878912B1 (en) | 2019-08-02 | 2020-12-29 | Kabushiki Kaisha Toshiba | Multi-cell modulation for flash memory |
US11621033B2 (en) | 2020-01-14 | 2023-04-04 | Micron Technology, Inc. | Techniques for low power operation |
US11556416B2 (en) | 2021-05-05 | 2023-01-17 | Apple Inc. | Controlling memory readout reliability and throughput by adjusting distance between read thresholds |
US11847342B2 (en) | 2021-07-28 | 2023-12-19 | Apple Inc. | Efficient transfer of hard data and confidence levels in reading a nonvolatile memory |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007184040A (ja) * | 2006-01-06 | 2007-07-19 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2007323731A (ja) * | 2006-05-31 | 2007-12-13 | Toshiba Corp | 半導体記憶装置 |
WO2008011440A2 (en) * | 2006-07-20 | 2008-01-24 | Sandisk Corporation | Floating gate memory with compensating for coupling during programming |
WO2008011439A2 (en) * | 2006-07-20 | 2008-01-24 | Sandisk Corporation | Compensating for coupling between adjacent storage elements in a nonvolatile memory, based on sensing a neighbour using coupling |
JP2009064440A (ja) * | 2007-09-06 | 2009-03-26 | Samsung Electronics Co Ltd | マルチ−ビットデータを格納するメモリシステム及びその読み出し方法 |
JP2009272016A (ja) * | 2008-05-09 | 2009-11-19 | Hitachi Ltd | フラッシュメモリシステム |
JP2011527072A (ja) * | 2008-07-01 | 2011-10-20 | エルエスアイ コーポレーション | フラッシュ・メモリにおける書き込み側セル間干渉軽減のための方法および装置 |
JP2011529241A (ja) * | 2008-07-22 | 2011-12-01 | エルエスアイ コーポレーション | フラッシュ・メモリにおいて信号レベルごとに複数のプログラム値をプログラミングするための方法および装置 |
JP2012504841A (ja) * | 2008-09-30 | 2012-02-23 | エルエスアイ コーポレーション | メモリ・デバイスの軟データ生成の方法および装置 |
Family Cites Families (48)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5313421A (en) | 1992-01-14 | 1994-05-17 | Sundisk Corporation | EEPROM with split gate source side injection |
US5867429A (en) * | 1997-11-19 | 1999-02-02 | Sandisk Corporation | High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates |
ES2259227T3 (es) * | 1998-04-03 | 2006-09-16 | Agere Systems Inc. | Decodificacion iterativa de señales. |
US6781877B2 (en) * | 2002-09-06 | 2004-08-24 | Sandisk Corporation | Techniques for reducing effects of coupling between storage elements of adjacent rows of memory cells |
US6944063B2 (en) * | 2003-01-28 | 2005-09-13 | Sandisk Corporation | Non-volatile semiconductor memory with large erase blocks storing cycle counts |
JP4005000B2 (ja) * | 2003-07-04 | 2007-11-07 | 株式会社東芝 | 半導体記憶装置及びデータ書き込み方法。 |
JP2007533195A (ja) * | 2004-04-09 | 2007-11-15 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 変調コードシステム並びに信号をコード化及びデコードする方法 |
US6980140B1 (en) * | 2004-06-18 | 2005-12-27 | Nortel Networks Limited | Flash ADC receiver with reduced errors |
JP4410188B2 (ja) | 2004-11-12 | 2010-02-03 | 株式会社東芝 | 半導体記憶装置のデータ書き込み方法 |
US7251160B2 (en) * | 2005-03-16 | 2007-07-31 | Sandisk Corporation | Non-volatile memory and method with power-saving read and program-verify operations |
US7187585B2 (en) * | 2005-04-05 | 2007-03-06 | Sandisk Corporation | Read operation for non-volatile storage that includes compensation for coupling |
US7526715B2 (en) * | 2005-10-17 | 2009-04-28 | Ramot At Tel Aviv University Ltd. | Probabilistic error correction in multi-bit-per-cell flash memory |
JP4800901B2 (ja) | 2005-12-12 | 2011-10-26 | 矢崎総業株式会社 | 電圧検出装置及び絶縁インタフェース |
JP4734110B2 (ja) * | 2005-12-14 | 2011-07-27 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US8055979B2 (en) * | 2006-01-20 | 2011-11-08 | Marvell World Trade Ltd. | Flash memory with coding and signal processing |
US7400532B2 (en) * | 2006-02-16 | 2008-07-15 | Micron Technology, Inc. | Programming method to reduce gate coupling interference for non-volatile memory |
US7388781B2 (en) * | 2006-03-06 | 2008-06-17 | Sandisk Il Ltd. | Multi-bit-per-cell flash memory device with non-bijective mapping |
US7971130B2 (en) * | 2006-03-31 | 2011-06-28 | Marvell International Ltd. | Multi-level signal memory with LDPC and interleaving |
WO2007132457A2 (en) | 2006-05-12 | 2007-11-22 | Anobit Technologies Ltd. | Combined distortion estimation and error correction coding for memory devices |
CN103208309B (zh) * | 2006-05-12 | 2016-03-09 | 苹果公司 | 存储设备中的失真估计和消除 |
JP4912460B2 (ja) | 2006-06-19 | 2012-04-11 | サンディスク コーポレイション | 不揮発性メモリの読み出し動作改善における個別サイズマージンのプログラムおよび選択状態時の補償による検知 |
US7894269B2 (en) * | 2006-07-20 | 2011-02-22 | Sandisk Corporation | Nonvolatile memory and method for compensating during programming for perturbing charges of neighboring cells |
JP4764288B2 (ja) * | 2006-08-22 | 2011-08-31 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
KR100800378B1 (ko) * | 2006-08-24 | 2008-02-01 | 삼성전자주식회사 | 메모리 소자 및 그의 제조방법 |
JP4791912B2 (ja) * | 2006-08-31 | 2011-10-12 | 株式会社東芝 | 不揮発性半導体記憶装置及び不揮発性記憶システム |
US7457155B2 (en) * | 2006-08-31 | 2008-11-25 | Micron Technology, Inc. | Non-volatile memory device and method having bit-state assignments selected to minimize signal coupling |
JP4886434B2 (ja) * | 2006-09-04 | 2012-02-29 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR100771883B1 (ko) * | 2006-09-06 | 2007-11-01 | 삼성전자주식회사 | 멀티-레벨 불휘발성 메모리 장치 및 프로그램 방법 |
EP2070090B1 (en) * | 2006-09-08 | 2014-01-08 | SanDisk Technologies Inc. | Pseudo random and command driven bit compensation for the cycling effects in flash memory and methods therefor |
JP2008077810A (ja) | 2006-09-25 | 2008-04-03 | Toshiba Corp | 不揮発性半導体記憶装置 |
US7886204B2 (en) * | 2006-09-27 | 2011-02-08 | Sandisk Corporation | Methods of cell population distribution assisted read margining |
TWI360126B (en) * | 2006-09-28 | 2012-03-11 | Sandisk Corp | Nonvolatile memory with adaptive operations and me |
TWI353521B (en) | 2006-09-28 | 2011-12-01 | Sandisk Corp | Soft-input soft-output decoder for nonvolatile mem |
WO2008057822A2 (en) * | 2006-11-03 | 2008-05-15 | Sandisk Corporation | Nonvolatile memory with variable read threshold |
US7941590B2 (en) * | 2006-11-06 | 2011-05-10 | Marvell World Trade Ltd. | Adaptive read and write systems and methods for memory cells |
EP1921614A3 (en) | 2006-11-08 | 2008-06-11 | Daewoo Electronics Corporation | Optical information processing apparatus and optical information processing method |
US7814401B2 (en) | 2006-12-21 | 2010-10-12 | Ramot At Tel Aviv University Ltd. | Soft decoding of hard and soft bits read from a flash memory |
EP2304733A1 (en) * | 2006-12-29 | 2011-04-06 | Sandisk Corporation | Nand flash memory cell array and method with adaptive memory state partitioning |
US7984360B2 (en) * | 2006-12-31 | 2011-07-19 | Ramot At Tel Aviv University Ltd. | Avoiding errors in a flash memory by using substitution transformations |
KR100816154B1 (ko) | 2007-01-23 | 2008-03-21 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 어드레스 스케쥴링 방법 |
DE102007006603A1 (de) * | 2007-02-06 | 2008-08-07 | Keiper Gmbh & Co.Kg | Verriegelungsvorrichtung für einen Fahrzeugsitz |
US8031526B1 (en) * | 2007-08-23 | 2011-10-04 | Marvell International Ltd. | Write pre-compensation for nonvolatile memory |
US7697325B2 (en) * | 2007-09-24 | 2010-04-13 | Sandisk Corporation | Non-volatile memory cell endurance using data encoding |
US7633798B2 (en) * | 2007-11-21 | 2009-12-15 | Micron Technology, Inc. | M+N bit programming and M+L bit read for M bit memory cells |
US7897953B2 (en) * | 2008-01-16 | 2011-03-01 | Micron Technology, Inc. | Multi-level programmable PCRAM memory |
US8458563B2 (en) * | 2008-06-23 | 2013-06-04 | Ramot At Tel Aviv University Ltd. | Reading a flash memory by joint decoding and cell voltage distribution tracking |
US8228728B1 (en) * | 2009-09-14 | 2012-07-24 | Marvell International Ltd. | Programming method for multi-level cell flash for minimizing inter-cell interference |
US8213255B2 (en) * | 2010-02-19 | 2012-07-03 | Sandisk Technologies Inc. | Non-volatile storage with temperature compensation based on neighbor state information |
-
2009
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2010
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- 2010-12-30 IL IL210394A patent/IL210394A0/en unknown
Patent Citations (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007184040A (ja) * | 2006-01-06 | 2007-07-19 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2007323731A (ja) * | 2006-05-31 | 2007-12-13 | Toshiba Corp | 半導体記憶装置 |
WO2008011440A2 (en) * | 2006-07-20 | 2008-01-24 | Sandisk Corporation | Floating gate memory with compensating for coupling during programming |
WO2008011439A2 (en) * | 2006-07-20 | 2008-01-24 | Sandisk Corporation | Compensating for coupling between adjacent storage elements in a nonvolatile memory, based on sensing a neighbour using coupling |
JP2009064440A (ja) * | 2007-09-06 | 2009-03-26 | Samsung Electronics Co Ltd | マルチ−ビットデータを格納するメモリシステム及びその読み出し方法 |
JP2009272016A (ja) * | 2008-05-09 | 2009-11-19 | Hitachi Ltd | フラッシュメモリシステム |
JP2011527072A (ja) * | 2008-07-01 | 2011-10-20 | エルエスアイ コーポレーション | フラッシュ・メモリにおける書き込み側セル間干渉軽減のための方法および装置 |
JP2011528456A (ja) * | 2008-07-01 | 2011-11-17 | エルエスアイ コーポレーション | フラッシュ・メモリにおけるソフト・デマッピングおよびセル間干渉軽減のための方法および装置 |
JP2011529241A (ja) * | 2008-07-22 | 2011-12-01 | エルエスアイ コーポレーション | フラッシュ・メモリにおいて信号レベルごとに複数のプログラム値をプログラミングするための方法および装置 |
JP2012504841A (ja) * | 2008-09-30 | 2012-02-23 | エルエスアイ コーポレーション | メモリ・デバイスの軟データ生成の方法および装置 |
JP2012504820A (ja) * | 2008-09-30 | 2012-02-23 | エルエスアイ コーポレーション | 性能要因調整に基づくメモリ・デバイスの軟データ生成の方法および装置 |
JP2012504842A (ja) * | 2008-09-30 | 2012-02-23 | エルエスアイ コーポレーション | 基準セルを使用する、メモリ・デバイスの軟データ生成の方法および装置 |
JP2012514819A (ja) * | 2008-09-30 | 2012-06-28 | エルエスアイ コーポレーション | デコーダ性能フィードバックを使用するメモリ・デバイス用の軟データ生成の方法および装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9129711B2 (en) | 2013-02-28 | 2015-09-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
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