KR101628413B1 - 플래시 메모리 디바이스 내의 타겟 셀 판독 방법 및 시스템, 플래시 메모리 내의 방해를 특징화하는 방법 - Google Patents

플래시 메모리 디바이스 내의 타겟 셀 판독 방법 및 시스템, 플래시 메모리 내의 방해를 특징화하는 방법 Download PDF

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Abstract

플래시 메모리 내의 소프트 디맵핑 및 셀간 간섭 완화를 위한 방법 및 장치가 제공된다. 일 변형예에서, 셀당 적어도 2개의 데이터 레벨(s)을 저장할 수 있는 플래시 메모리 디바이스 내의 타겟 셀은 플래시 메모리 내의 적어도 하나의 타겟 셀에 대한 측정된 판독값(r)을 얻고, 플래시 메모리 내의 적어도 하나의 공격자 셀에 대해 저장된 데이터를 표현하는 값(h)을 얻고, 플래시 메모리 내의 적어도 하나의 타겟 셀 상의 하나 이상의 공격자 셀의 패턴 의존성 방해를 포함하는 하나 이상의 확률 밀도 함수를 플래시 메모리의 적어도 일부에 저장된 값의 패턴에 기초하여 선택하고, 측정된 판독값(r)에 기초하여 적어도 하나의 선택된 확률 밀도 함수를 평가하고, 평가 단계의 결과에 기초하여 하나 이상의 로그 우도비를 컴퓨팅함으로써 판독된다.

Description

플래시 메모리 디바이스 내의 타겟 셀 판독 방법 및 시스템, 플래시 메모리 내의 방해를 특징화하는 방법{METHODS AND APPARATUS FOR SOFT DEMAPPING AND INTERCELL INTERFERENCE MITIGATION IN FLASH MEMORIES}
관련 출원의 상호 참조
본 출원은 본 명세서에 각각 참조로서 포함되어 있는 2008년 7월 1일 출원된 미국 가특허 출원 제 61/133,675호, 2008년 7월 3일 출원된 미국 가특허 출원 제 61/133,921호, 2008년 7월 10일 출원된 미국 가특허 출원 제 61/134,688호, 2008년 7월 22일 출원된 미국 가특허 출원 제 61/135,732호 및 2008년 9월 30일 출원된 미국 가특허 출원 제 61/194,751호를 우선권 주장한다.
본 출원은 2009년 3월 11일 출원된 발명의 명칭이 "페이지간 섹터, 다중 페이지 코딩 및 페이지당 코딩을 갖는 다중 레벨 셀 플래시 메모리 디바이스 내에 데이터를 저장하기 위한 방법 및 장치(Methods and Apparatus for Storing Data in a Multi-Level Cell Flash Memory Device with Cross-Page Sectors, Multi-Page Coding and Per-Page Coding)"인 국제 특허 출원 제 PCT/US09/36810호와, 발명의 명칭이 "플래시 메모리 내의 판독측 셀간 간섭 완화를 위한 방법 및 장치(Methods and Apparatus for Read-Side Intercell Interference Mitigation in Flash Memories)"인 국제 특허 출원, 발명의 명칭이 "플래시 메모리 내의 기록측 셀간 간섭 완화를 위한 방법 및 장치(Methods and Apparatus for Write-Side Intercell Interference Mitigation in Flash Memories)"인 국제 특허 출원, 발명의 명칭이 "플래시 메모리 제어기와 플래시 메모리 어레이 사이의 인터페이싱을 위한 방법 및 장치(Methods and Apparatus for Interfacing Between a Flash Memory Controller and a Flash Memory Array)"인 국제 특허 출원 및 발명의 명칭이 "변조 코딩을 사용하는 셀간 간섭 완화를 위한 방법 및 장치(Methods and Apparatus for Intercell Interference Mitigation Using Modulation Coding)"인 국제 특허 출원에 관련되고, 이들 각각의 출원은 본 출원과 동일자로 출원되고 본 명세서에 참조로 포함되어 있다.
발명의 분야
본 발명은 일반적으로 플래시 메모리 디바이스에 관한 것으로서, 더 구체적으로는 이러한 플래시 메모리 디바이스 내의 셀간 간섭의 효과를 완화하기 위한 개량된 기술에 관한 것이다.
플래시 메모리 디바이스와 같은 다수의 메모리 디바이스는 데이터를 저장하기 위해 아날로그 메모리 셀을 사용한다. 각각의 메모리 셀은 전하 또는 전압과 같은 스토리지 가치(storage value)라 또한 칭하는 아날로그 값을 저장한다. 스토리지 가치는 셀 내에 저장된 정보를 표현한다. 플래시 메모리 디바이스에서, 예를 들어 각각의 아날로그 메모리 셀은 통상적으로 특정 전압을 저장한다. 각각의 셀에 대한 가능한 아날로그 값의 범위는 통상적으로 임계 영역으로 분할되는데, 각각의 영역은 하나 이상의 데이터 비트값에 대응한다. 데이터는 원하는 하나 이상의 비트에 대응하는 공칭 아날로그 값을 기록함으로써 아날로그 메모리 셀에 기록된다.
단일 레벨 셀(SLC) 플래시 메모리 디바이스는 예를 들어 메모리 셀당 하나의 비트(또는 2개의 가능한 메모리 상태)를 저장한다. 다른 한편으로, 다중 레벨 셀(MLC) 플래시 메모리 디바이스는 메모리 셀당 2개 이상의 비트를 저장한다(즉, 각각의 셀은 4개 이상의 프로그램 가능한 상태를 가짐). MLC 플래시 메모리 디바이스의 더 상세한 설명을 위해, 예를 들어 본 명세서에 참조로서 포함되어 있는 2009년 3월 11일 출원된 발명의 명칭이 "페이지간 섹터, 다중 페이지 코딩 및 페이지당 코딩을 갖는 다중 레벨 셀 플래시 메모리 디바이스 내에 데이터를 저장하기 위한 방법 및 장치"인 국제 특허 출원 제 PCT/US09/36810호를 참조하라.
다중 레벨 NAND 플래시 메모리 디바이스에서, 예를 들어 부유 게이트 디바이스는 각각의 간격이 상이한 멀티비트 값에 대응하는 다중 간격으로 분할되는 범위 내의 프로그램 가능한 임계 전압을 갖고 이용된다. 메모리 셀 내에 소정의 멀티비트 값을 프로그래밍하기 위해, 메모리 셀 내의 부유 게이트 디바이스의 임계 전압은 값에 대응하는 임계 전압 간격 내로 프로그래밍된다.
메모리 셀 내에 저장된 아날로그 값은 종종 왜곡된다. 왜곡은 통상적으로 예를 들어 백패턴 의존성(BPD), 노이즈 및 셀간 간섭(ICI)에 기인한다. 플래시 메모리 디바이스 내의 왜곡의 더 상세한 설명을 위해, 예를 들어, 각각 본 명세서에 참조로서 포함되어 있는 제이. 디. 리(J. D. Lee) 등의 "NAND 플래시 메모리 셀 작동에 대한 부유 게이트 간섭의 영향(Effects of Floating-Gate Interference on NAND Flash Memory Cell Operation)", IEEE Electron Device Letters, 264-266(2002년 5월) 또는 박기태(Ki-Tae Park) 등의 "MLC NAND 플래시 메모리에 대한 일시적인 LSB 저장 및 병렬 MSB 프로그램 체계를 갖는 제로화 셀간 간섭 페이지 아키텍쳐(A Zeroing Cell-to-Cell Interference Page Architecture With Temporary LSB Storing and Parallel MSB Program Scheme for MLC NAND Flash Memories)", IEEE J. of Solid State Circuits, Vol. 43, No. 4, 919-928(2008년 4월)을 참조하라.
ICI는 셀들 사이의 기생 캐패시턴스의 결과이고, 일반적으로 가장 현저한 왜곡의 소스인 것으로 고려된다. 예를 들어, ICI는 기술 스케일링에 의해 증가되는 것으로 알려져 있고, 트랜지스터 크기가 더 소형이 됨에 따라 임계 전압 분포의 중요한 왜곡의 소스가 된다. 따라서, ICI는 ICI가 MLC 메모리 내에 신뢰적으로 저장될 수 있는 전압 레벨의 수를 제한하기 때문에, 신뢰적인 MLC 메모리에 대해 특히 관련된다.
다수의 기술이 셀들 사이의 용량성 커플링을 감소시킴으로써 ICI의 효과를 완화하기 위해 제안되거나 제의되어 왔다. 예를 들어, 박기태 등은 ICI를 완화하는 짝수/홀수 프로그래밍(even/odd programming), 상향식 프로그래밍(bottom up programming) 및 다단 프로그래밍(multi-stage programming)과 같은 현존하는 프로그래밍 기술을 설명하고 있다. 이들 현존하는 방법은 ICI의 효과를 감소시키는 것을 보조하지만, 이들은 트랜지스터 크기가 예를 들어 65 nm 기술 미만으로 감소되어 기생 캐패시턴스가 플래시 셀의 밀접한 근접도에 기인하여 훨씬 커짐에 따라 덜 효과적이게 된다. 따라서, ICI, 노이즈, BPD 및 다른 왜곡의 효과를 완화하기 위한 개량된 신호 프로세싱 및 코딩 기술에 대한 요구가 존재한다.
일반적으로, 플래시 메모리 내의 소프트 디맵핑 및 셀간 간섭 완화를 위한 방법 및 장치가 제공된다. 본 발명의 일 양태에 따르면, 셀당 적어도 2개의 데이터 레벨(s)을 저장할 수 있는 플래시 메모리 디바이스 내의 타겟 셀은 플래시 메모리 내의 적어도 하나의 타겟 셀을 위한 측정된 판독값(r)을 얻고, 소정의 데이터 레벨(s)에 대한 판독값(r)을 측정하는 확률을 지시하는 적어도 하나의 확률 밀도 함수를 측정된 판독값(r)에 기초하여 평가하고, 평가 단계의 결과에 기초하여 하나 이상의 로그 우도비를 컴퓨팅함으로써 판독된다.
확률 밀도 함수는 플래시 메모리 내의 적어도 하나의 타겟 셀 상의 하나 이상의 공격자 셀의 패턴 의존성 방해와 같은 타겟 셀 상의 방해의 식을 추가로 포함할 수 있다. 방해는 예를 들어 백 패턴 의존성, 셀간 간섭, 프로그램 장애, 판독 장애 및/또는 추가의 노이즈를 포함할 수 있다. 확률 밀도 함수는 저장된 테이블 및/또는 식으로서 표현될 수 있다. 예를 들어, 확률 밀도 함수는 막대 그래프, 가우스 근사 또는 다른 근사 중 하나 이상에 기초할 수 있다. 격자 기반 검출 알고리즘은 확률 밀도 함수의 지식에 기초하여 데이터를 검출할 수 있다.
일반적으로, 컴퓨팅 단계는 2개의 가능한 2진값과 관련된 모든 데이터 레벨에 대해 소정의 데이터 레벨(s)에서 판독값(r)을 측정하는 확률을 2개의 가능한 2진값의 각각에 대해 집성하는 단계를 추가로 포함한다. 집성 단계는 예를 들어 합산 및/또는 승산을 포함한다. 게다가, 비율은 2개의 가능한 2진값의 각각에 대해 집성된 확률에 기초하여 형성될 수 있다. 2개의 가능한 2진값의 각각에 대한 집성된 확률은 로그 우도비가 컴퓨팅되는 비트 이외의 셀 내의 모든 비트에 대해 하나 이상의 우선 순위 확률값에 기초하는 식과 곱해질 수 있다.
본 발명의 일 양태에 따르면, 셀당 적어도 2개의 데이터 레벨(s)을 저장할 수 있는 플래시 메모리 디바이스 내의 타겟 셀은 플래시 메모리 내의 적어도 하나의 타겟 셀에 대해 측정된 판독값(r)을 얻고, 플래시 메모리 내의 적어도 하나의 공격자 셀에 대해 저장된 데이터를 표현하는 값(h)을 얻고, 플래시 메모리 내의 적어도 하나의 타겟 셀 상에 하나 이상의 공격자 셀의 패턴 의존성 방해를 포함하는 하나 이상의 확률 밀도 함수를 플래시 메모리의 적어도 일부에 저장된 값의 패턴에 기초하여 선택하고, 측정된 판독값(r)에 기초하여 적어도 하나의 선택된 확률 밀도를 평가하고, 평가 단계의 결과에 기초하여 하나 이상의 로그 우도비를 컴퓨팅함으로써 판독된다. 값(h)은 경판정 및/또는 소프트 값 또는 검출된 데이터일 수 있다. 컴퓨팅된 로그 우도비는 선택적으로 반복적 방식으로 이용될 수 있다.
일반적으로, 평가 단계는 하나 이상의 공격자 셀 내에 저장된 값의 소정의 패턴에 대해 소정의 데이터 레벨(s)에서 판독값(r)을 측정하는 패턴 의존성 확률을 판정한다.
본 발명의 일 양태에 따르면, 플래시 메모리 디바이스 내의 방해는 적어도 하나의 타겟 셀 상의 하나 이상의 공격자 셀의 패턴 의존성 방해를 표현하는 하나 이상의 확률 밀도 함수를 얻고, 플래시 메모리의 적어도 일부 내에 저장된 값의 패턴에 기초하여 확률 밀도 함수의 하나 이상을 선택함으로써 특징화된다. 방해는 예를 들어, 백 패턴 의존성, 셀간 간섭, 프로그램 장애, 판독 장애 및/또는 추가의 노이즈를 포함할 수 있다. 확률 밀도 함수는 하나 이상의 데이터 판정에 기초하여 업데이트될 수 있다.
확률 밀도 함수의 테이블 엔트리 또는 함수 파라미터는 선택적으로 수신된 데이터 판정에 기초하여 적응적으로 업데이트될 수 있다. 예를 들어, 확률 밀도 함수는 수신된 공격자 패턴(h)에 기초하여 선택될 수 있다. 그 후에, 선택된 확률 밀도 함수는 공지의 기술을 사용하여 수신된 타겟 셀 값(r)에 기초하여 최종 발생을 갖고 업데이트된다(예를 들어, 대응 카운터를 증가시킴으로써).
본 발명의 더 완전한 이해, 뿐만 아니라 본 발명의 다른 특징 및 장점은 이하의 상세한 설명 및 도면을 참조하여 얻어질 수 있다.
도 1은 통상의 플래시 메모리 시스템의 개략 블록 다이어그램.
도 2는 도 1의 예시적인 다중 레벨 셀 플래시 메모리에 대한 예시적인 임계 전압 분포를 도시하는 도면.
도 3은 다중 레벨 셀(MLC) 플래시 메모리 디바이스 내의 예시적인 플래시 셀 메모리의 아키텍쳐를 도시하는 도면.
도 4는 도 2의 전압 할당 체계에 대한 예시적인 2단 MLC 프로그래밍 체계를 도시하는 도면.
도 5(a) 및 도 5(b)는 집합적으로, 이웃하는 셀에 부과되는 ICI를 감소시키는 대안적인 MLC 프로그래밍 체계를 도시하는 도면.
도 6은 다중 레벨 셀(MLC) 플래시 메모리 디바이스 내의 예시적인 플래시 셀 어레이를 더 상세히 도시하는 도면.
도 7은 다수의 예시적인 공격자 셀로부터의 기생 캐패시턴스에 기인하여 타겟 셀에 대해 존재하는 ICI를 도시하는 도면.
도 8은 본 발명에 따른 제어기 기반 ICI 완화 기술을 통합하는 예시적인 플래시 메모리 시스템의 개략 블록 다이어그램.
도 9는 본 발명의 대안 실시예에 따른 메모리 기반 ICI 완화 기술을 통합하는 예시적인 플래시 메모리 시스템의 개략 블록 다이어그램.
도 10은 본 발명에 따른 반복적 디맵핑 및 디코딩과 선택적 인터리빙(interleaving)을 갖는 예시적인 플래시 판독 채널 아키텍쳐를 도시하는 도면.
도 11은 본 발명의 특징을 구비하는 예시적인 디맵핑 프로세스(1100)를 설명하는 흐름도.
도 12는 각각의 공격자 셀의 모든 가능한 값에 기초하여 소정의 타겟 셀에 대한 가능한 ICI 효과를 지시하는 확률 밀도 함수의 집합을 도시하는 도면.
도 13은 본 발명의 특징을 구비하는 예시적인 조인트 디맵핑 및 ICI 완화 프로세스를 설명하는 흐름도.
본 발명의 다양한 양태는 단일 레벨 셀 또는 다중 레벨 셀(MLC) NAND 플래시 메모리 디바이스와 같은 메모리 디바이스 내의 ICI를 완화하기 위한 신호 프로세싱 기술에 관한 것이다. 본 명세서에 사용될 때, 다중 레벨 셀 플래시 메모리는 각각의 메모리 셀이 2개 이상의 비트를 저장하는 메모리를 포함한다. 통상적으로, 하나의 플래시 셀 내에 저장된 다중 비트는 상이한 페이지에 속한다. 본 발명은 전압으로서 아날로그 값을 저장하는 메모리 셀을 사용하여 본 명세서에 예시되어 있지만, 본 발명은 당 기술 분야의 숙련자에게 명백할 수 있는 바와 같이, 저장된 데이터를 표현하기 위해 전압 또는 전류의 사용과 같은 플래시 메모리에 대한 임의의 저장 메커니즘과 함께 이용될 수 있다.
도 1은 통상의 플래시 메모리 시스템(100)의 개략 블록 다이어그램이다. 도 1에 도시된 바와 같이, 예시적인 플래시 메모리 시스템(100)은 플래시 제어 시스템(110) 및 플래시 메모리 블록(160)을 포함한다. 예시적인 플래시 제어 시스템(110)은 플래시 제어기(120), 인코더/디코더 블록(140) 및 하나 이상의 버퍼(145)를 포함한다. 대안 실시예에서, 인코더/디코더 블록(140) 및 몇몇 버퍼(145)는 플래시 제어기(120) 내부에 구현될 수 있다. 인코더/디코더 블록(140) 및 버퍼(145)는 예를 들어 잘 알려진 상업적으로 입수 가능한 기술 및/또는 제품을 사용하여 구현될 수 있다.
예시적인 플래시 메모리 블록(160)은 잘 알려진 상업적으로 입수 가능한 기술 및/또는 제품을 사용하여 각각 구현될 수 있는 메모리 어레이(170) 및 하나 이상의 버퍼(180)를 포함한다. 메모리 어레이(170)는 NAND 플래시 메모리, 상 변화 메모리(PCM), MRAM 메모리, NOR 플래시 메모리 또는 다른 비휘발성 플래시 메모리와 같은 단일 레벨 또는 다중 레벨 셀 플래시 메모리로서 실시될 수도 있다. 본 발명은 다중 레벨 셀 NAND 플래시 메모리와 관련하여 주로 예시되지만, 본 발명은 당 기술 분야의 숙련자에게 명백할 수 있는 바와 같이, 단일 레벨 셀 플래시 메모리 및 다른 비휘발성 메모리에 마찬가지로 적용될 수 있다.
다중 레벨 셀 플래시 메모리
다중 레벨 셀 NAND 플래시 메모리에서, 임계치 검출기는 통상적으로 특정 셀과 관련된 전압값을 사전 정의된 메모리 상태로 변환하도록 이용된다. 도 2는 본 명세서에 참조로서 포함되어 있는 미국 특허 제 6,522,580호의 교시에 기초하여 도 1의 예시적인 다중 레벨 셀 플래시 메모리(170)에 대한 예시적인 임계 전압 분포를 도시한다. 일반적으로, 셀의 임계 전압은 셀이 특정량의 전류를 전도하도록 셀에 인가될 필요가 있는 전압이다. 임계 전압은 셀 내에 저장된 데이터에 대한 척도이다.
도 2에 도시된 예시적인 실시예에서, 각각의 저장 소자(storage element)는 각각의 메모리 셀 내에 2개의 비트의 데이터를 저장하기 위해 4개의 가능한 데이터 상태를 이용한다. 도 2는 각각의 피크가 하나의 상태에 대응하는 4개의 피크(210 내지 213)를 도시한다. 다중 레벨 셀 플래시 디바이스에서, 임계 전압 분포 그래프(200)의 상이한 피크(210 내지 213)는 셀 내에 2개의 비트를 저장하기 위해 사용된다.
임계 전압 분포 그래프(200)의 피크(210 내지 213)는 대응하는 2진값으로 라벨링되어 있다. 따라서, 셀이 제 1 상태(210)에 있을 때, 이는 하위 비트[또한 최하위 비트(LSB)라 알려짐]에 대해 "1"을 상위 비트[또한 최상위 비트(MSB)라 알려짐]에 대해 "1"을 표현한다. 상태(210)는 일반적으로 셀의 초기의 비프로그래밍된 또는 소거된 상태이다. 마찬가지로, 셀이 제 2 상태(211)에 있을 때, 이는 하위 비트에 대해 "0"을, 상위 비트에 대해 "1"을 표현한다. 셀이 제 3 상태(212)에 있을 때, 이는 하위 비트에 대해 "0"을, 상위 비트에 대해 "0"을 표현한다. 마지막으로, 셀이 제 4 상태(213)에 있을 때, 이는 하위 비트에 대해 "1"을, 상위 비트에 대해 "0"을 표현한다.
임계 전압 분포(210)는 0 볼트 미만의 네거티브 임계 전압 레벨을 갖는 소거된 상태("11" 데이터 상태)에 있는 어레이 내의 셀의 임계 전압(Vt)의 분포를 표현한다. "10" 및 "00" 사용자 데이터를 각각 저장하는 메모리 셀의 임계 전압 분포(211, 212)는 각각 0 내지 1 볼트와 1 내지 2 볼트에 있는 것으로 도시되어 있다. 임계 전압 분포(213)는 판독 대역 전압의 2 내지 4.5 볼트 사이의 임계 전압 레벨 세트를 갖고 "01" 데이터로 프로그래밍되어 있는 셀의 분포를 나타낸다.
따라서, 도 2의 예시적인 실시예에서, 0 볼트, 1 볼트 및 2 볼트는 각각의 레벨 또는 상태 사이의 전압 레벨 임계치로서 사용될 수 있다. 전압 레벨 임계치는 소정의 셀의 상태 또는 전압 레벨을 결정하기 위해 플래시 메모리(160)[예를 들어, 플래시 메모리(160) 내의 감지 회로]에 의해 사용된다. 플래시 메모리(160)는 전압 레벨 임계치에 대한 측정된 전압의 비교에 기초하여 각각의 셀에 하나 이상의 비트를 할당할 수 있고, 이들 비트는 이어서 플래시 제어 시스템(110)에 경판정으로서 전송된다. 추가로 또는 대안적으로, 소프트 정보를 사용하는 구현예에서, 플래시 메모리(160)는 측정된 전압 또는 측정된 전압의 정량화된 버전을 소프트 정보로서 플래시 제어 시스템(110)에 전송할 수 있고, 여기서 메모리 셀 내에 저장된 비트의 수보다 많은 수의 비트가 측정된 전압을 표현하는데 사용된다.
셀은 통상적으로 잘 알려진 프로그램/검증 기술을 사용하여 프로그래밍된다. 일반적으로, 프로그램/검증 사이클 중에, 플래시 메모리(160)는 최소 타겟 임계 전압이 초과될 때까지 셀 트랜지스터 내에 전하를 저장하기 위해 증가하는 전압을 점진적으로 인가한다. 예를 들어, 도 2의 예에서 '10' 데이터 상태를 프로그래밍할 때, 플래시 메모리(160)는 0.4 V의 최소 타겟 임계 전압이 초과될 때까지 셀 트랜지스터 내에 전하를 저장하기 위해 증가하는 전압을 점진적으로 인가할 수 있다.
이하에 더 설명되는 바와 같이, 단일의 메모리 셀 내에 저장된 2개의 비트의 각각은 상이한 페이지로부터 온다. 달리 말하면, 각각의 메모리 셀 내에 저장된 2개의 비트의 각각의 비트는 상이한 페이지 어드레스를 전달한다. 도 2에 도시된 우측 비트는 하위 페이지 어드레스가 입력될 때 액세스된다. 좌측 비트는 상위 페이지 어드레스가 입력될 때 액세스된다.
도 3은 다중 레벨 셀(MLC) 플래시 메모리 디바이스(160) 내의 예시적인 플래시 셀 어레이(300)의 아키텍쳐를 도시하고, 여기서 각각의 예시적인 셀은 통상적으로 2개의 비트를 저장하는 부유 게이트 트랜지스터에 대응한다. 도 3에서, 각각의 셀은 2개의 비트가 속하는 2개의 페이지에 대한 2개의 수와 관련된다. 예시적인 셀 어레이 섹션(300)은 워드라인 n 내지 n+2 및 4개의 비트라인을 나타낸다. 예시적인 플래시 셀 어레이(300)는 짝수 및 홀수 페이지로 분할되고, 여기서 예를 들어 짝수(숫자 0 및 2를 갖는 셀과 같은)를 갖는 셀은 짝수 페이지에 대응하고, 홀수(숫자 1 및 3을 갖는 셀과 같은)를 갖는 셀은 홀수 페이지에 대응한다. 워드라인 n은 예를 들어 짝수 비트라인 내에 짝수 페이지 0 및 2를 저장하고, 홀수 비트라인 내에 홀수 페이지 1 및 3을 저장한다.
게다가, 도 3은 짝수 또는 홀수 비트라인 셀이 선택되어 지시된 순서로 순차적으로(상향식) 프로그래밍되는 예시적인 프로그램 시퀀스를 지시한다. 숫자는 페이지가 프로그래밍되는 순서를 지시한다. 예를 들어, 페이지 0은 페이지 1 이전에 프로그램된다. 짝수 및 홀수 페이지의 프로그래밍의 추가의 설명을 위해, 예를 들어, 본 명세서에 참조로서 포함되어 있는 박기태(K. T. Park) 등의 "MLC NAND 플래시 메모리에 대한 일시적인 LSB 저장 및 병렬 MSB 프로그램 체계를 갖는 제로화 셀간 간섭 페이지 아키텍쳐", IEEE Journal of Solid State Circuits, Vol. 43, No. 4, 919-928(2008년 4월)을 참조하라.
도 4는 도 2의 전압 할당 체계에 대한 예시적인 2단 MLC 프로그래밍 체계(400)를 도시한다. 도 4에 도시된 바와 같이, LSB 프로그램 단계 중에, 소거된 상태(410)에 있는 선택된 셀의 상태는 LSB가 0이면 최하위 프로그래밍된 상태(411)로 이동한다. 따라서, LSB 프로그래밍 단계에서, 메모리 셀은 소거된 상태 '11'로부터 '10'으로 프로그래밍된다. 다음, MSB 프로그램 단계 중에, 상태 '00'(412) 및 상태 '01'(413)은 이전의 LSB 데이터에 따라 순차적으로 형성된다. 일반적으로, MSB 프로그래밍 단계 중에, '10' 상태는 '00'으로 프로그래밍되고, 상태 '11'은 '01'로 프로그래밍된다.
도 4의 프로그래밍 체계(400)는 상태(410)로부터 상태(413)로의 상태의 변화와 관련된 최대 전압 시프트를 도시한다는 것이 주목된다. 다수의 프로그래밍 체계가 상태의 변화와 관련된 최대 전압 시프트를 감소시키고, 이에 의해 전압 시프트에 의해 발생된 ICI를 감소시키기 위해 제안되거나 제의되어 왔다.
도 5(a) 및 도 5(b)는 집합적으로 이웃하는 셀 상에 부과된 ICI를 감소시키는 대안적인 MLC 프로그래밍 체계(500)를 도시한다. 도 5(a)에 도시된 바와 같이, LSB 프로그래밍 단계 중에, 메모리 셀은 SLC 프로그래밍과 유사한 방식으로 상태 '11'로부터 일시적인(또는 중간) 상태로서 상태 'x0'으로 프로그래밍된다. 동일한 워드라인 내의 이웃 셀이 또한 LSB 프로그래밍된 후에, ICI에 기인하여 도 5(a)의 피크(510)에 의해 도시된 바와 같이 분배가 가능하게는 확장된다. 그 후에, 도 5(b)에 도시된 MSB 프로그래밍 스테이지에서, 'x0' 상태는 입력 데이터 또는 다른 것에 대응하는 최종 데이터로서 '00' 및 '10'으로 프로그래밍되고, '11' 상태는 최종 '01' 상태로 프로그래밍된다. 일반적으로, '11' 셀을 제외한 모든 메모리 셀은 이웃하는 셀에 의해 발생되는 ICI가 상당히 감소될 수 있도록 LSB 데이터에 대한 일시적인 프로그래밍된 상태로부터 MSB 프로그래밍 상태에서 그 최종 상태로 재프로그래밍된다. 최종 상태의 셀은 최종 상태로 재프로그래밍되어 있기 때문에, 중간 상태에 있는 동안 경험되는 ICI를 겪지 않게 될 수 있다. 최종 상태의 셀은 단지 최종 상태에 있은 후에 경험된 ICI만을 겪게 될 수 있다. 전술된 바와 같이, 도 5(a) 및 도 5(b)의 다단계 프로그래밍 시퀀스는, 중간 프로그램 상태를 사용하여, 최대 전압 변화 및 따라서 이들 전압 변화에 의해 발생된 ICI를 감소시킨다. 예를 들어 MSB 프로그래밍 단계 중의 최대 전압 시프트는 각각 상태 '11'로부터 '01'로, 그리고 상태 'x0'으로부터 '10'으로의 전이와 관련된다는 것을 도 5에서 알 수 있다. 이들 전압 시프트는 도 4의 상태 '11'로부터 '01'로의 최대 전압 시프트보다 상당히 작다.
도 6은 다중 레벨 셀(MLC) 플래시 메모리 디바이스(130) 내의 예시적인 플래시 셀 어레이(600)를 더 상세히 도시한다. 도 6에 도시된 바와 같이, 플래시 셀 어레이(600)는 플래시 셀(ci)당 3개의 비트를 저장한다. 도 6은 하나의 블록에 대한 플래시 셀 어레이 아키텍쳐를 도시하고, 여기서 각각의 예시적인 셀은 통상적으로 3개의 비트를 저장하는 부유 게이트 트랜지스터에 대응한다. 예시적인 셀 어레이(600)는 m개의 워드라인 및 n개의 비트라인으로 이루어진다. 통상적으로, 현재의 다중 페이지 셀 플래시 메모리에서, 단일 셀 내의 비트는 상이한 페이지에 속한다. 도 6의 예에서, 각각의 셀에 대한 3개의 비트가 3개의 상이한 페이지에 대응하고, 각각의 워드라인은 3개의 페이지를 저장한다. 이하의 설명에서, 페이지 0, 1 및 2는 워드라인 내의 하위, 중간 및 상위 페이지 레벨이라 칭한다.
전술된 바와 같이, 플래시 셀 어레이는 짝수 및 홀수 페이지로 더 분할될 수 있고, 여기서 예를 들어 짝수를 갖는 셀(도 6의 셀 2 및 4와 같은)은 짝수 페이지에 대응하고 홀수를 갖는 셀(도 6의 셀 1 및 3과 같은)은 홀수 페이지에 대응한다. 이 경우에, 페이지(페이지 0과 같은)는 짝수 셀 내의 짝수 페이지(짝수 페이지 0) 및 홀수 셀 내의 홀수 페이지(홀수 페이지 0)를 포함할 수 있다.
셀간 간섭
전술된 바와 같이, ICI는 셀들 사이의 기생 캐패시턴스의 결과이고, 일반적으로 가장 현저한 왜곡의 소스 중 하나로 고려된다. 도 7은 다수의 예시적인 공격자 셀(720)로부터의 기생 캐패시턴스에 기인하여 타겟 셀(710)에 대해 존재하는 ICI를 도시한다. 이하의 표기가 도 7에 이용되고 있다.
WL: 워드라인,
BL: 비트라인,
BLo: 홀수 비트라인
BLe: 짝수 비트라인, 및
C: 캐패시턴스.
본 발명은 타겟 셀(710)이 프로그래밍된 후에 프로그래밍되는 공격자 셀(720)에 의해 ICI가 발생되는 것을 인식한다. ICI는 타겟 셀(710)의 전압(Vt)을 변경한다. 예시적인 실시예에서, "상향식" 프로그래밍 체계가 취해지고 워드라인 i 및 i+1 내의 인접 공격자 셀이 타겟 셀(710)에 대한 ICI를 발생시킨다. 블록의 이러한 상향식 프로그래밍에 의해, 하위 워드라인 i-1로부터의 ICI가 제거되고, 최대 5개의 이웃하는 셀이 도 7에 도시된 바와 같이 공격자 셀(720)로서 ICI에 기여한다. 그러나, 본 명세서에 개시된 기술은 당 기술 분야의 숙련자에 명백할 수 있는 바와 같이, 워드라인 i-1과 같은 다른 워드라인으로부터의 공격자 셀이 마찬가지로 ICI에 기여하는 경우에 보편화될 수 있다는 것이 주목된다. 워드라인 i-1, i 및 i+1로부터의 공격자 셀이 ICI에 기여하면, 최대 8개의 가장 근접한 이웃하는 셀이 고려될 필요가 있다. 타겟 셀로부터 멀리 이격된 다른 셀은 ICI에 대한 이들의 기여가 무시할 만하면, 무시될 수 있다. 일반적으로, 공격자 셀(720)은 소정의 타겟 셀(710) 이후에 프로그래밍되는 공격자 셀(720)을 식별하기 위해 프로그래밍 시퀀스 체계(상향식 또는 짝수/홀수 기술과 같은)를 분석함으로써 식별된다.
타겟 셀(710) 상에 공격자 셀(720)에 의해 발생된 ICI는 예시적인 실시예에서 이하와 같이 모델링될 수 있는데,
[수학식 1]
Figure 112011007886443-pct00001
여기서,
Figure 112011007886443-pct00002
는 공격자 셀 (w,b)의 Vt 전압의 변화이고,
Figure 112011007886443-pct00003
는 ICI에 기인하는 타겟 셀(i,j)의 Vt 전압의 변화이고, kx, ky 및 kxy는 x, y 및 xy 방향에 대한 용량성 커플링 계수이다.
일반적으로, Vt는 셀 상에 저장되고 판독 작업 중에 얻어진 데이터를 표현하는 전압이다. Vt는 예를 들어 셀당 저장된 비트의 수보다 높은 정밀도를 갖는 소프트 전압값으로서, 또는 셀당 저장된 비트의 수(예를 들어 3 비트/셀 플래시에 대해 3 비트)와 동일한 분해능을 갖는 하드 전압 레벨로 정량화된 값으로서 판독 작업 중에 얻어질 수 있다.
디맵핑 및 ICI 완화
본 발명은 확률 밀도 함수를 사용하는 플래시 메모리를 위한 개량된 디맵핑 함수를 제공한다. 본 명세서에 사용될 때, 용어 "확률 밀도 함수"는 확률 밀도 함수 및 막대 그래프와 가우스 근사와 같은 그 근사를 포함할 수 있다. 도 12 내지 도 13과 관련하여 이하에 설명되는 본 발명의 일 양태에 따르면, 개시된 ICI 완화 기능성은 선택적으로 디맵핑 함수로 구현되어 연합 디맵핑 및 ICI 완화 해결책을 제공한다. 도 10과 관련하여 이하에 설명되는 다른 변형예에서, 하나 이상의 확률 밀도 함수를 사용하는 반복적 디맵핑 및 디코딩 기술이 플래시 메모리로부터 데이터를 판독하고 검출하기 위해 설명된다. 다른 변형예에서, 이하에 설명되는 바와 같이, 개시된 디맵핑 해결책은 이 데이터 의존성을 갖지 않는 확률 밀도 함수(pdf) 대신에 이웃하는 셀 내에 저장된 데이터 패턴에 의존하는 pdf를 고려한다. 일 예시적인 실시예에서, 각각의 확률 밀도 함수는 플래시 메모리 어레이 내의 적어도 하나의 타겟 셀 상의 하나 이상의 공격자 셀의 패턴 의존성 방해를 특징화한다.
일 예시적인 구현예에서, 연합 디맵핑 및 ICI 완화 해결책은 확률 밀도 함수가 가우스 확률 밀도 함수를 사용하여 근사될 수 있는 것을 가정한다. 추가의 더 높은 복잡성 구현예가 막대 그래프에 기초하여 설명된다. 또한, 원리적으로 더 높은 복잡성을 희생하여 더 양호한 성능을 제공하는 비터비(Viterbi), 소프트 출력 비터비(SOVA) 및 BCJR 알고리즘 확률 밀도 함수 또는 그 근사에 기초하여 판독 데이터를 검출하는 격자 기반 검출 알고리즘이 설명된다.
도 8은 본 발명에 따른 제어기 기반 소프트 디맵퍼 기술을 통합하는 예시적인 플래시 메모리 시스템(800)의 개략 블록 다이어그램이다. 다른 실시예에서, 플래시 메모리 시스템(800)은 본 발명에 따른 제어기 기반 연합 디맵핑 및 ICI 완화 기술을 통합한다. 도 8에 도시된 바와 같이, 예시적인 플래시 메모리 시스템(800)은 인터페이스(850)에 의해 접속된 플래시 제어 시스템(810) 및 플래시 메모리 블록(860)을 포함한다. 예시적인 플래시 제어 시스템(810)은 통상적으로 하나 이상의 집적 회로 상에 플래시 제어기(820) 및 판독 채널(825)을 포함한다.
예시적인 판독 채널(825)은 신호 프로세싱 유닛(830), 인코더/디코더 블록(840) 및 하나 이상의 버퍼(845)를 포함한다. 용어 "판독 채널"은 마찬가지로 기록 채널을 포함할 수 있다. 대안 실시예에서, 인코더/디코더 블록(840) 및 몇몇 버퍼(845)는 플래시 제어기(820) 내부에 구현될 수 있다. 인코더/디코더 블록(840) 및 버퍼(845)는 예를 들어 본 발명의 특징 및 기능을 제공하기 위해 본 명세서에서 수정되는 바와 같이 잘 알려진 상업적으로 입수 가능한 기술 및/또는 제품을 사용하여 구현될 수 있다.
예시적인 신호 프로세싱 유닛(830)은 예를 들어 도 10 내지 도 11과 관련하여 이하에 더 설명되는 하나 이상의 소프트 디맵핑 프로세스(835)를 구현하는 하나 이상의 프로세서를 포함한다. 다른 실시예에서, 소프트 디맵퍼(835)는 예를 들어 도 12 내지 도 13과 관련하여 이하에 더 설명되는 하나 이상의 연합 디맵핑 및 ICI 완화 프로세스를 구현한다. 예시적인 플래시 메모리 블록(860)은 잘 알려진 상업적으로 입수 가능한 기술 및/또는 제품을 사용하여 각각 구현될 수 있는 메모리 어레이(870) 및 하나 이상의 버퍼(880)를 포함한다.
개시된 ICI 완화 기술의 다양한 실시예에서, 예시적인 인터페이스(850)는 공격자 셀과 관련된 정보를 표현하는 값과 같은 통상의 플래시 메모리 시스템에 대한 추가의 정보를 전달할 필요가 있을 수 있다. 따라서, 인터페이스(850)는 통상의 플래시 메모리 시스템의 인터페이스보다 높은 용량 또는 빠른 레이트를 가질 필요가 있을 수 있다. 인터페이스(850)는 선택적으로, 본 출원과 동일자로 출원되어 본 명세서에 참조로서 포함되어 있는 발명의 명칭이 "플래시 메모리 제어기와 플래시 메모리 어레이 사이의 인터페이싱을 위한 방법 및 장치(Methods and Apparatus for Interfacing Between a Flash Memory Controller and a Flash Memory Array)"인 국제 PCT 특허 출원 제 호(대리인 문서 번호 08-0769)의 교시에 따라 구현될 수 있는데, 이는 예를 들어 더블 데이터 레이트(DDR) 기술을 사용하여 인터페이스(850)의 정보 전달 용량을 증가시킨다.
기록 작업 중에, 인터페이스(850)는 통상적으로 페이지 또는 워드라인 레벨 액세스 기술을 사용하여 타겟 셀 내에 저장될 프로그램 값을 전달한다. 예시적인 페이지 또는 워드라인 레벨 액세스 기술의 더 상세한 설명을 위해, 예를 들어 본 명세서에 참조로서 포함되어 있는 2009년 3월 11일 출원된 발명의 명칭이 "페이지간 섹터, 다중 페이지 코딩 및 페이지당 코딩을 갖는 다중 레벨 셀 플래시 메모리 디바이스 내에 데이터를 저장하기 위한 방법 및 장치"인 국제 특허 출원 제 PCT/US09/36810호를 참조하라.
판독 작업 중에, 인터페이스(850)는 타겟 및 공격자 셀에 대해 메모리 어레이(870)로부터 얻어지고 있는 하드 및/또는 소프트 판독값을 전달한다. 예를 들어, 타겟 셀을 갖는 페이지에 대한 판독값에 추가하여, 상위/하위 워드라인 또는 이웃하는 짝수 또는 홀수 비트라인 내의 하나 이상의 인접 페이지에 대한 판독값은 인터페이스 버스를 통해 전달된다. 도 8의 실시예에서, 개시된 ICI 완화 기술은 통상적으로 최하위 영역을 성취하기 위해 논리 회로에 대해 최적화된 프로세스 기술에서 플래시 메모리 외부에서 구현된다. 그러나, 이는 인터페이스(850) 상에 전달되어야 하는 추가의 공격자 셀 데이터의 희생이다.
도 9는 본 발명의 대안 실시예에 따른 메모리 기반 소프트 디맵핑 기술을 통합하는 예시적인 플래시 메모리 시스템(900)의 개략 블록 다이어그램이다. 다른 실시예에서, 플래시 메모리 시스템(900)은 연합 디맵핑 및 ICI 완화 기술을 통합한다. 도 9에 도시된 바와 같이, 예시적인 플래시 메모리 시스템(900)은 인터페이스(950)에 의해 접속된 플래시 제어 시스템(910) 및 플래시 메모리 블록(960)을 포함한다.
예시적인 플래시 제어 시스템(910)은 통상적으로 하나 이상의 집적 회로 상에 플래시 제어기(920) 및 선택적 판독 채널(925)을 포함한다. 대안 실시예에서, 인코더/디코더 블록(940) 및 몇몇 버퍼(945)는 플래시 제어기(920) 내부에 구현될 수 있다. 예시적인 플래시 제어기(920)는 예를 들어 본 발명의 특징 및 기능을 지원하기 위해 본 명세서에서 수정된 바와 같은 잘 알려진 상업적으로 입수 가능한 기술 및/또는 제품을 사용하여 구현될 수 있다. 예시적인 판독 채널(925)은 인코더/디코더 블록(940) 및 하나 이상의 버퍼(945)를 포함한다. 인코더/디코더 블록(940) 및 버퍼(945)는 잘 알려진 상업적으로 입수 가능한 기술 및/또는 제품을 사용하여 구현될 수 있다.
예시적인 플래시 메모리 블록(960)은 잘 알려진 상업적으로 입수 가능한 기술 및/또는 제품을 사용하여 각각 구현될 수 있는 메모리 어레이(970) 및 하나 이상의 버퍼(980)를 포함한다. 게다가, 예시적인 플래시 메모리 블록(960)은 예를 들어 도 11 내지 도 13과 관련하여 이하에 더 설명되는 하나 이상의 소프트 디맵핑 또는 연합 디맵핑 및 ICI 완화 프로세스(990)를 구현하는 하나 이상의 프로세서를 포함하는 예시적인 신호 프로세싱 유닛(985)을 포함한다.
개시된 ICI 완화 기술의 다양한 실시예에서, 예시적인 인터페이스(950)는 공격자 셀과 관련된 정보를 표현하는 값과 같은 통상의 플래시 메모리 시스템에 대한 추가의 정보를 전달할 필요가 있을 수 있다. 따라서, 인터페이스(950)는 통상의 플래시 메모리 시스템의 인터페이스보다 높은 용량 또는 빠른 레이트를 가질 필요가 있다. 인터페이스(950)는 선택적으로, 본 출원과 동일자로 출원되어 본 명세서에 참조로서 포함되어 있는 발명의 명칭이 "플래시 메모리 제어기와 플래시 메모리 어레이 사이의 인터페이싱을 위한 방법 및 장치"인 국제 PCT 특허 출원 제 호(대리인 문서 번호 08-0769)의 교시에 따라 구현될 수 있는데, 이는 예를 들어 더블 데이터 레이트(DDR) 기술을 사용하여 인터페이스(950)의 정보 전달 용량을 증가시킨다.
기록 작업 중에, 인터페이스(950)는 타겟 및 공격자 셀 내에 저장될 프로그램 데이터를 전달한다. 판독 작업 중에, 인터페이스(950)는 타겟 셀(들) 및 선택적으로 공격자 셀에 대해 연합 디맵핑 및 ICI 완화 프로세스(990)에 의해 컴퓨팅되었던 새로운 하드 또는 소프트 판독값 또는 데이터를 전달한다. 통상적으로, 단일 판독 액세스에 대해 전달된 정보는 데이터의 페이지 또는 워드라인이다. 통상적으로 논리 회로가 아니라 메모리에 대해 최적화된 플래시 메모리를 제조하는데 사용된 메모리 프로세스 기술을 사용하여 메모리 내부에 ICI 완화 프로세스를 구현하는 것을 희생시켜, 타겟 셀에 대한 송신 데이터만이 인터페이스(950)의 대역폭 요건을 감소시킨다는 것이 주목된다.
도 8 및 도 9의 ICI 완화 기술의 다양한 실시예에서 이용된 용량성 커플링 계수(kx, ky 및 kxy)는 플래시 제어 시스템(810, 910) 및/또는 플래시 메모리 블록(860, 960)에서 컴퓨팅될 수 있다는 것이 주목된다. 용량성 커플링 계수(kx, ky 및 kxy)가 각각의 인터페이스(850, 950)에 전달될 필요가 있을 수 있다. 용량성 커플링 계수는 적응성일 수 있고, 연속적인 임시의 또는 주기적인 기초로 업데이트될 수 있다는 것이 주목된다.
소프트 디맵퍼
도 10은 본 발명에 따른 반복적 디맵핑 및 디코딩과 선택적 인터리빙을 갖는 예시적인 플래시 판독 채널 아키텍쳐(1000)를 도시한다. 도 10에 도시된 바와 같이, 예시적인 기록 경로는 인코더(1010), 선택적 인터리버(interleaver)(1020), 직렬-병렬 컨버터(1030) 및 맵퍼(1040)를 포함한다. 데이터는 공지의 방식으로 메모리(1050)에 기록되거나 그로부터 판독된다. 예시적인 판독 경로는 소프트 디맵퍼(1060), 병렬-직렬 컨버터(1070), 디인터리버(deinterleaver)(1080), 디코더(1090) 및 인터리버(1095)를 포함한다. 일반적으로, 이하에 더 설명되는 바와 같이, 소프트 디맵퍼(1060)는 반복적 프로세스가 최종 판정에 수렴될 때까지 반복적 방식으로 새로운 소프트 정보를 생성하여 소프트 디맵퍼에 재공급하도록 디코더(1090)에 의해 프로세싱되는 소프트 정보를 생성한다.
일 예시적인 실시예에서, 소프트 디맵퍼(1060)는 이하의 식을 갖는 소프트 정보(LLR)를 생성하는데,
[수학식 2]
Figure 112011007886443-pct00004
여기서, p(r｜s)는 플래시 채널을 특징화하는 확률 밀도 함수이고, r은 통상적으로 측정된 임계 전압을 표현하는 측정된 판독값(임의의 정밀도를 가짐)이고, s는 데이터 또는 전압 레벨 또는 전압 상태(예를 들어, 2개의 비트/셀 MLC NAND 플래시에 4개의 전압이 존재함)이고, cq는 위치(q)에서의 코딩된 비트이고, m은 셀당 비트의 수이고,
Figure 112011007886443-pct00005
는 위치(t)에서의 비트(Ct)에 대한 우선 순위 로그 우도비이고, Le(Ct)는 비트(Ct)에 대한 외인성 로그 우도비이고,
Figure 112011007886443-pct00006
는 그 비트 라벨이 위치(t)에서 값 Ct=ct를 갖는 기호의 서브세트이다. 우선 순위 로그 우도비[Le(Ct)]는 예시적인 실시예에서 저밀도 패리티 체크 디코더와 같은 디코더에 의해 생성되고, 선택적으로 인터리버를 통해 통과될 수 있다. 컴퓨팅된 외인성 로그 우도비[Le(Ct)]는 예시적인 실시예에서 저밀도 패리티 체크 디코더와 같은 디코더에 제공될 수 있거나 디코딩 전에 디인터리버로 통과될 수 있다. 컴퓨팅된 외인성 로그 우도비[Le(Ct)]는 또한 판독값에 대한 최종 판정을 수행하는데 사용될 수 있다.
일반적으로, 수학식 2에 따르면, 각각의 가능한 2진값에 대해, 소정의 데이터 레벨(s)에 대한 판독값(r)을 측정하는 확률은 가능한 2진값과 관련된 모든 데이터 레벨에 대해 집성된다(예를 들어, 합산되거나 승산됨). 비율은 이어서 가능한 2진값의 각각에 대해 집성된 확률에 기초하여 형성된다. 가능한 2진값의 각각에 대한 집성된 확률은 외인성 로그 우도비가 컴퓨팅되는 비트 이외의 셀 내의 모든 비트에 대한 하나 이상의 우선 순위 확률값에 기초하여 식과 곱해진다.
도 10에 도시된 바와 같이, 디맵퍼(1060)에 의해 생성된 소프트 정보는 피드백 경로 내의 소프트 디맵퍼(1060), 디인터리버(1080), 디코더(1090) 및 인터리버(1095) 사이의 반복적 디맵핑 및 디코딩을 위해 사용될 수 있다.
다른 변형예에서, 디맵퍼(1060)는 이하와 같이 확률 밀도 함수의 가우스 근사를 이용할 수 있는데,
[수학식 2a]
Figure 112011007886443-pct00007
여기서, σ2은 임계 전압에 대한 확률 밀도 함수의 평방 편차이다(예를 들어, 가우스 pdf의 제 2 모멘트로서 컴퓨팅됨). 이 수학식의 다른 항의 설명은 수학식 2의 설명을 참조하라.
도 11은 본 발명의 특징을 구비하는 예시적인 디맵핑 프로세스(1100)를 설명하는 흐름도이다. 도 11에 도시된 바와 같이, 예시적인 디맵핑 프로세스(1100)는 초기에는 단계 1110 중에 타겟 셀(710)에 대해 측정된 값(r)을 얻는다. 그 후에, p는 타겟 셀(710)에 대해 측정된 값(r)을 사용하여 확률 밀도 함수 또는 그 근사를 평가함으로써 단계 1120 중에 얻어진다.
LLR은 단계 1120 중에 확률 밀도 함수로부터 얻어진 p 값을 사용하여 그 근사 또는 수학식 2 또는 2a(상기)를 사용하여 단계 1130 중에 컴퓨팅된다. 마지막으로, 단계 1140 중에, 컴퓨팅된 LLR은 디코더 또는 선택적으로 디인터리버에 제공된다. 대안 실시예에서, 컴퓨팅된 LLR은 예를 들어 LLR의 부호에 기초하여 실제 데이터 상에 최종 판정을 수행하는데 사용된다.
연합 디맵핑 및 셀간 간섭 완화
전술된 바와 같이, 본 발명의 일 양태는 연합 디맵핑 및 ICI 완화 해결책을 제공한다. 개시된 연합 디맵핑 및 ICI 완화 해결책은 주위 셀의 데이터 패턴에 조절된 확률 밀도 함수(pdf)를 고려한다. 도 12는 예시적인 다중 레벨 셀 플래시 메모리(600)의 소정의 타겟 셀(710)에 대해 확률 밀도 함수(1210)의 예시적인 집합(1200)을 도시한다. 예시적인 다중 레벨 셀 플래시 메모리(600)는 셀당 4개의 레벨(2개의 비트)을 갖고, 하나의 공격자 셀(720)은 데이터 의존성 pdf에 대해 고려된다.
도 12는 각각의 공격자 셀(720)의 모든 가능한 값에 기초하여 소정의 타겟 셀(710)에 대한 가능한 ICI 효과를 지시하는 확률 밀도 함수의 집합(1200)을 도시한다. 따라서, 소정의 타겟 셀(710)의 각각의 가능한 레벨에 적용 가능한 확률 밀도 함수의 수는 소정의 타겟 셀(710)에 영향을 주는 공격자 셀(720)의 수로 상승된다. 전술된 바와 같이, 예시적인 실시예에서, 각각의 셀은 4개의 가능한 값 중 하나를 가질 수 있고, 타겟 셀(710)당 하나의 공격자 셀(720)이 있고 각각의 공격자 셀(720)은 4개의 가능한 레벨 중 하나를 가질 수 있다. 따라서, 예시를 위해, 확률 밀도 함수의 집합(1200)은 공격자 셀의 패턴에 기인하는 데이터 또는 전압 레벨(0)에 대해 4개의 확률 밀도 함수(1210-1 내지 1210-4)를 포함한다. 다른 데이터 레벨 1, 2 및 3의 각각에 대해 4개의 확률 밀도 함수가 또한 존재한다. 본 발명은 당 기술 분야의 숙련자에 명백할 수 있는 바와 같이, 셀당 임의의 수의 레벨을 갖는 다중 레벨 셀 플래시 메모리(600) 및 임의의 수의 공격자 셀(720)로 확장될 수 있다.
일반적으로, 도 12의 각각의 확률 밀도 함수는 다른 노이즈 및 방해 효과 중에서, 대응하는 공격자 셀(720)의 소정의 값에 대한 소정의 타겟 셀(710)에 대한 ICI 효과를 표현한다. 본 발명의 다른 실시예에서, 데이터 의존성 확률 밀도 함수는 ICI 대신에 또는 ICI에 추가하여 다른 데이터 의존성 왜곡을 표현할 수 있다. 이하에 설명되는 바와 같이, 다양한 실시예에서, 확률 밀도 함수는 사전 정의되고 정적일 수 있고, 실시간 관찰에 기초하여 적응될 수 있고, 또는 가우스 함수와 같이 공격자 셀(720)에 대해 측정된 또는 검출된 값(h)의 함수로서 표현될 수 있다.
도 13은 본 발명의 특징을 구비하는 예시적인 연합 디맵핑 및 ICI 완화 프로세스(1300)를 설명하는 흐름도이다. 도 13에 도시된 바와 같이, 예시적인 연합 디맵핑 및 ICI 완화 프로세스(1300)는 초기에 단계 1310 중에 타겟 셀(710)에 대해 측정된 값(r)을 얻는다. 그 후에, 단계 1320 중에 타겟 셀(710)과 관련된 적어도 하나의 공격자 셀(들)(720) 내에 저장된 데이터를 표현하는 값(h)이 얻어진다. 값(h)은 경판정 및/또는 소프트 값 또는 검출된 데이터일 수 있다.
각각의 공격자 셀에 대해, h는 타겟 셀(710)의 대응 레벨에 대한 확률 밀도 함수를 선택하기 위해 단계 1330 중에 사용된다. 확률 밀도 함수는 선택적으로 타겟 셀(710)의 하나 이상의 가능한 레벨에 대해 선택될 수 있다. 확률 밀도 함수는 예를 들어 메모리 내에 저장된 테이블로부터 얻어지거나 확률 밀도 함수를 설명하는 함수를 사용하여 평가될 수 있다. 그 후에, p는 타겟 셀(710)에 대한 측정된 값(r)을 사용하여 단계 1330 중에 얻어진 각각의 확률 밀도 함수로부터 단계 1340 중에 얻어진다.
LLR은 단계 1340 중에 각각의 확률 밀도 함수로부터 얻어진 p 값을 사용하여 수학식 3(이하)을 사용하여 단계 1350 중에 컴퓨팅된다. 마지막으로, 단계 1360 중에, 컴퓨팅된 LLR은 디코더 및 선택적 디인터리버에 제공되거나 판독 데이터에 대한 최종 판정을 수행하는데 사용된다.
일 예시적인 실시예에서, 연합 디맵핑 및 ICI 완화 프로세스(1300)는 이하의 셀 패턴 의존성 확률 밀도 함수를 구현한다.
[수학식 3]
Figure 112011007886443-pct00008
여기서, h(i,j)는 채널의 하드 또는 소프트 출력에 기초하는 공격자 셀(720)의 전압 레벨이다.
본 발명의 다른 양태에 따르면, 플래시 메모리 디바이스의 방해는 적어도 하나의 타겟 셀 상의 하나 이상의 공격자 셀의 패턴 의존성 방해를 표현하는 하나 이상의 확률 밀도 함수를 얻고, 플래시 메모리의 적어도 일부 내에 저장된 값의 패턴에 기초하여 확률 밀도 함수의 하나 이상을 선택함으로써 특징화될 수 있다. 방해는 예를 들어 백 패턴 의존성, 셀간 간섭, 프로그램 장애, 판독 장애 및/또는 추가의 노이즈를 포함할 수 있다. 확률 밀도 함수는 하나 이상의 데이터 판정에 기초하여 업데이트될 수 있다. 확률 밀도 함수는 저장된 테이블 및/또는 식으로서 표현될 수 있다.
확률 밀도 함수의 테이블 엔트리 또는 함수 파라미터는 선택적으로 예를 들어 수신된 데이터 판정에 기초하여 적응적으로 업데이트될 수 있다는 것이 더 주목된다. 예를 들어, 전술된 바와 같이, 확률 밀도 함수는 수신된 공격자 패턴(h)에 기초하여 선택된다. 선택된 확률 밀도 함수는 이어서 공지의 기술을 사용하여 수신된 타겟 셀 값(r)에 기초하여 최종 발생을 갖고 업데이트된다(예를 들어, 대응 카운터를 증가시킴으로써).
전술된 바와 같이, 소정의 타겟 셀(710)에 영향을 주는 공격자 셀(720)의 수는 팩터의 수에 기초하여 감소되거나 무효화될 수 있다. 이 방식으로, 고려되어야 할 필요가 있는 확률 밀도 함수의 수는 감소될 수 있다. 예를 들어, 대각선 커플링 계수(kxy)가 다른 커플링 계수보다 훨씬 작으면(종종 발생하는 바와 같이), 대각선으로 위치된 셀로부터의 ICI가 무효화될 수 있다. 게다가, 프로그래밍 시퀀스는 고려되어야 할 필요가 있는 공격자 셀(720)의 수에 영향을 준다. 예를 들어, 워드라인이 상향식 접근법과 같이 고정된 순서로 항상 기록되면, 하위 워드라인 내의 셀로부터 어떠한 ICI 기여도 존재하지 않는다. 게다가, ICI가 타겟 셀(710)의 좌측 및 우측 이웃에 대해 대칭이면, 특징화될 필요가 있는 확률 밀도 함수의 수는 절반만큼 감소된다.
전술된 바와 같이, 일 예시적인 구현예에서, 연합 디맵핑 및 ICI 완화 해결책은 확률 밀도 함수가 가우스 확률 밀도 함수를 사용하여 근사될 수 있는 것을 가정한다.
다른 변형예에서, 개량된 성능은 확률 밀도 함수가 예를 들어 막대 그래프에 기초하면 추가의 복잡성을 희생하여 얻어질 수 있다. 확률 밀도 함수가 막대 그래프를 사용하여 구현될 때, 확률 밀도 함수는 막대 그래프를 트레이닝하기 위해 성공적으로 디코딩된 워드라인을 사용하여 적응적으로 업데이트될 수 있다.
다른 실시예에서, 확률 밀도 함수 및 그 근사는 이하에 설명되는 바와 같이 판독 데이터를 검출하기 위해 비터비, 소프트 출력 비터비(SOVA) 및 BCJR 알고리즘과 같은 격자 기반 검출 알고리즘에 의해 사용될 수 있다.
비터비 구현예에서, 셀은 연속적으로 디맵핑되고 현재 디맵핑된 셀에 대한 하드 출력은 이전에 디맵핑된 레벨에 기초한다. 비터비 구현예는 당 기술 분야의 숙련자에게 명백할 수 있는 바와 같이, 디맵퍼 노드 사이의 접속부 및 플래시 채널로부터의 소프트 정보를 필요로 한다. 비터비, 소프트 출력 비터비(SOVA) 또는 BCJR 알고리즘에 기초하는 구현예에서, 가지 메트릭(branch metric)은 확률 밀도 함수
Figure 112011007886443-pct00009
에 의해 제공된다.
비터비 구현예에서, 격자 방향은 프로그래밍 스케쥴에 대향하여 구성되는데, 즉 이후에 프로그래밍되는 셀은 격자 내에서 초기에 있다[새로운 (이웃하는) 셀의 프로그래밍이 이전에 프로그래밍된 셀에 영향을 주기 때문임]. SOVA 및 BCJR 알고리즘의 정의는 유사하다. 가지 메트릭은 패턴 의존성 확률 밀도 함수
Figure 112011007886443-pct00010
또는 그 근사에 기초하여 컴퓨팅된다. 표준 격자 기반 알고리즘과의 일 차이점은 플래시 메모리의 경우에, 격자는 2차원이고, 이웃하는 비트라인 및 워드라인으로부터 ICI가 도래하는 사실을 반영한다는 것이다.
프로세스, 시스템 및 제조 물품 상세
본 명세서의 다수의 흐름도는 예시적인 단계의 순서를 설명하지만, 순서가 변경될 수 있는 것도 또한 본 발명의 실시예이다. 알고리즘의 다양한 치환은 본 발명의 대안 실시예로서 구현된다. 본 발명의 예시적인 실시예는 소프트웨어 프로그램 내의 프로세싱 단계에 대해 설명되었지만, 다양한 기능이 소프트웨어 프로그램 내의, 회로 소자 또는 상태 머신에 의해 하드웨어 내의, 또는 소프트웨어 및 하드웨어의 모두의 조합 내의 프로세싱 단계로서 디지털 도메인에서 구현될 수 있다. 이러한 소프트웨어는 예를 들어 디지털 신호 프로세서, 응용 특정 집적 회로, 마이크로 제어기 또는 범용 컴퓨터에서 구체화될 수 있다. 이러한 하드웨어 및 소프트웨어는 집적 회로 내에 구현된 회로 내에서 구체화될 수 있다.
따라서, 본 발명의 기능은 이들 방법을 실시하기 위한 방법 및 장치의 형태로 구체화될 수 있다. 본 발명의 하나 이상의 양태는 예를 들어 저장 매체 내에 저장되고, 머신 내에 로딩되고 그리고/또는 머신에 의해 실행되거나 몇몇 전송 매체를 통해 전송되건간에 프로그램 코드의 형태로 구체화될 수 있고, 여기서 프로그램 코드가 컴퓨터와 같은 머신 내에 로딩되어 실행될 때, 머신은 본 발명을 실시하기 위한 장치가 된다. 범용 프로세서 상에서 구현될 때, 프로그램 코드 세그먼트는 프로세서와 조합하여 특정 논리 회로와 유사하게 작동하는 디바이스를 제공한다. 본 발명은 또한 집적 회로, 디지털 신호 프로세서, 마이크로프로세서 및 마이크로 제어기 중 하나 이상으로 구현될 수 있다.
당 기술 분야에 공지된 바와 같이, 본 명세서에 설명된 방법 및 장치는 그에 구체화된 컴퓨터 판독 가능 코드 수단을 갖는 컴퓨터 판독 가능 매체를 자체로 포함하는 제조 물품으로서 분배될 수 있다. 컴퓨터 판독 가능 프로그램 코드 수단은 컴퓨터 시스템과 함께, 본 명세서에 설명된 방법을 수행하거나 장치를 생성하기 위한 단계의 전체 또는 일부를 수행하도록 작동 가능하다. 컴퓨터 판독 가능 매체는 판독 가능 매체[예를 들어, 플로피 디스크, 하드 드라이브, 컴팩트 디스크, 메모리 카드, 반도체 디바이스, 칩, 응용 특정 집적 회로(ASIC)]일 수 있고, 또는 전송 매체(예를 들어, 시간 분할 다중 접속, 코드 분할 다중 접속 또는 다른 무선 주파수 채널을 사용하는 광 파이버, 월드와이드 웹, 케이블 또는 무선 채널을 포함하는 네트워크)일 수 있다. 컴퓨터 시스템과 함께 사용을 위해 적합한 정보를 저장할 수 있는 것으로 공지되거나 개발된 임의의 매체가 사용될 수 있다. 컴퓨터 판독 가능 코드 수단은 자기 매체 상의 자기 편차 또는 컴팩트 디스크의 표면 상의 높이 편차와 같은 명령 및 데이터를 컴퓨터가 판독하는 것을 가능하게 하기 위한 임의의 메커니즘이다.
본 명세서에 설명된 컴퓨터 시스템 및 서버는 본 명세서에 개시된 방법, 단계 및 기능을 구현하기 위한 관련 프로세서를 구성할 수 있는 메모리를 각각 포함한다. 메모리는 분배형 또는 로컬형일 수 있고, 프로세서는 분배형 또는 단일형일 수 있다. 메모리는 전기, 자기 또는 광학 메모리, 또는 이들 또는 다른 유형의 저장 디바이스의 임의의 조합으로서 구현될 수 있다. 더욱이, 용어 "메모리"는 관련 프로세서에 의해 액세싱되는 어드레스 가능한 공간 내의 어드레스로부터 판독되거나 그에 기록될 수 있는 임의의 정보를 포함하는데 충분히 광범위하게 해석되어야 한다. 이 정의에서, 네트워크 상의 정보는 관련 프로세서가 네트워크로부터 정보를 검색할 수 있기 때문에 메모리 내에 여전히 있다.
본 명세서에 도시되고 설명된 실시예 및 변형예는 단지 본 발명의 원리의 예시이며 다양한 수정이 본 발명의 사상 및 범주로부터 벗어나지 않고 당 기술 분야의 숙련자들에 의해 구현될 수 있다는 것이 이해되어야 한다.
100: 플래시 메모리 시스템 110: 제어 시스템
120: 플래시 제어기 140: 인코더/디코더 블록
145: 버퍼 160: 플래시 메모리 블록
170: 메모리 어레이 180: 버퍼
600: 플래시 셀 어레이 710: 타겟 셀
720: 공격자 셀 800: 플래시 메모리 시스템
810: 제어 시스템 820: 플래시 제어기
825: 판독 채널 830: 신호 프로세싱 유닛
835: 소프트 디맵퍼 840: 인코더/디코더 블록
845: 버퍼 860: 메모리 블록
870: 메모리 어레이 880: 버퍼
900: 플래시 메모리 시스템 910: 플래시 제어 시스템
920: 플래시 제어기 925: 판독 채널
940: 인코더/디코더 블록 945: 버퍼
960: 플래시 메모리 블록 970: 메모리 어레이
985: 신호 프로세싱 유닛 990: 소프트 디맵퍼
1010: 인코더 1040: 맵퍼
1060: 소프트 디맵퍼 1090: 디코더

Claims (30)

  1. 셀당 적어도 2개의 데이터 레벨(s)을 저장할 수 있는 플래시 메모리 디바이스 내의 타겟 셀 판독 방법에 있어서,
    상기 플래시 메모리 내의 적어도 하나의 타겟 셀에 대한 측정된 판독값(r)을 얻는 단계와,
    소정의 데이터 레벨(s)에 대해 판독값(r)을 측정하는 확률을 표시하는 적어도 하나의 확률 밀도 함수를 상기 측정된 판독값(r)에 기초하여 평가하는 단계와,
    상기 평가 단계의 결과에 기초하여 하나 이상의 로그 우도비(log likelihood ratio)를 컴퓨팅하는 단계와,
    2개의 가능한 2진값과 관련된 다수의 데이터 레벨에 대해 소정의 데이터 레벨(s)에 대한 상기 판독값(r)을 측정하는 확률을 상기 2개의 가능한 2진값의 각각에 대해 집성하는 단계를 포함하는
    플래시 메모리 디바이스 내의 타겟 셀 판독 방법.
  2. 제 1 항에 있어서,
    상기 확률 밀도 함수는 상기 타겟 셀 상의 방해의 식(an expression of disturbance) 및 상기 플래시 메모리 내의 적어도 하나의 타겟 셀 상의 하나 이상의 공격자 셀(aggressor cells)의 패턴 의존성 방해(pattern-dependent disturbance)의 식 중 하나 이상을 더 포함하는
    플래시 메모리 디바이스 내의 타겟 셀 판독 방법.
  3. 삭제
  4. 셀당 적어도 2개의 데이터 레벨(s)을 저장할 수 있는 플래시 메모리 디바이스 내의 타겟 셀 판독 방법에 있어서,
    상기 플래시 메모리 내의 적어도 하나의 타겟 셀에 대한 측정된 판독값(r)을 얻는 단계와,
    상기 플래시 메모리 내의 적어도 하나의 공격자 셀에 대해 저장된 데이터를 표현하는 값(h)을 얻는 단계와,
    상기 플래시 메모리 내의 상기 적어도 하나의 타겟 셀 상의 하나 이상의 공격자 셀의 패턴 의존성 방해를 포함하는 하나 이상의 확률 밀도 함수를 상기 플래시 메모리의 적어도 일부에 저장된 값의 패턴에 기초하여 선택하는 단계와,
    상기 측정된 판독값(r)에 기초하여 적어도 하나의 선택된 확률 밀도 함수를 평가하는 단계와,
    상기 평가 단계의 결과에 기초하여 하나 이상의 로그 우도비를 컴퓨팅하는 단계를 포함하는
    플래시 메모리 디바이스 내의 타겟 셀 판독 방법.
  5. 제 4 항에 있어서,
    소프트 정보를 사용하여 다중 반복을 수행하는 단계를 더 포함하는
    플래시 메모리 디바이스 내의 타겟 셀 판독 방법.
  6. 제 4 항에 있어서,
    상기 하나 이상의 확률 밀도 함수 중 적어도 하나는 가우스 근사를 사용하여 표현되는
    플래시 메모리 디바이스 내의 타겟 셀 판독 방법.
  7. 제 4 항에 있어서,
    상기 하나 이상의 확률 밀도 함수 중 적어도 하나는 격자 기반 알고리즘(a trellis-based algorithm)에 기초하는
    플래시 메모리 디바이스 내의 타겟 셀 판독 방법.
  8. 플래시 메모리 내의 방해를 특징화하는 방법에 있어서,
    적어도 하나의 타겟 셀 상의 하나 이상의 공격자 셀의 패턴 의존성 방해를 표현하는 하나 이상의 확률 밀도 함수를 얻는 단계와,
    상기 플래시 메모리의 적어도 일부에 저장된 값의 패턴에 기초하여 상기 확률 밀도 함수 중 하나 이상을 선택하는 단계를 포함하는
    플래시 메모리 내의 방해를 특징화하는 방법.
  9. 셀당 적어도 2개의 데이터 레벨(s)을 저장할 수 있는 플래시 메모리 디바이스 내의 타겟 셀 판독 시스템에 있어서,
    메모리와,
    상기 메모리에 연결된 적어도 하나의 프로세서를 포함하되,
    상기 프로세서는,
    상기 플래시 메모리 내의 적어도 하나의 타겟 셀에 대한 측정된 판독값(r)을 얻고,
    소정의 데이터 레벨(s)에 대해 판독값(r)을 측정하는 확률을 표시하는 적어도 하나의 확률 밀도 함수를 상기 측정된 판독값(r)에 기초하여 평가하고,
    상기 평가 단계의 결과에 기초하여 하나 이상의 로그 우도비를 컴퓨팅하고,
    2개의 가능한 2진값과 관련된 다수의 데이터 레벨에 대해 소정의 데이터 레벨(s)에 대한 판독값(r)을 측정하는 확률을 상기 2개의 가능한 2진값의 각각에 대해 집성하도록 작동하는
    플래시 메모리 디바이스 내의 타겟 셀 판독 시스템.
  10. 셀당 적어도 2개의 데이터 레벨(s)을 저장할 수 있는 플래시 메모리 디바이스 내의 타겟 셀 판독 시스템에 있어서,
    메모리와,
    상기 메모리에 연결된 적어도 하나의 프로세서를 포함하되,
    상기 프로세서는,
    상기 플래시 메모리 내의 적어도 하나의 타겟 셀에 대한 측정된 판독값(r)을 얻고,
    상기 플래시 메모리 내의 적어도 하나의 공격자 셀에 대해 저장된 데이터를 표현하는 값(h)을 얻고,
    상기 플래시 메모리 내의 상기 적어도 하나의 타겟 셀 상의 하나 이상의 공격자 셀의 패턴 의존성 방해를 포함하는 하나 이상의 확률 밀도 함수를 상기 플래시 메모리의 적어도 일부에 저장된 값의 패턴에 기초하여 선택하고,
    상기 측정된 판독값(r)에 기초하여 적어도 하나의 선택된 확률 밀도 함수를 평가하고,
    상기 평가 단계의 결과에 기초하여 하나 이상의 로그 우도비를 컴퓨팅하도록 동작하는
    플래시 메모리 디바이스 내의 타겟 셀 판독 시스템.
  11. 제 1 항에 있어서,
    상기 2개의 가능한 2진값의 각각에 대해 집성된 확률에 기초하여 비율(a ratio)을 형성하는 단계를 더 포함하는
    플래시 메모리 디바이스 내의 타겟 셀 판독 방법.
  12. 제 1 항에 있어서,
    상기 로그 우도비가 컴퓨팅되는 비트 이외의 셀 내의 모든 비트에 대한 하나 이상의 우선 순위 확률값(a priori probability values)에 기초한 식과 상기 가능한 2진값의 각각에 대해 집성된 확률을 곱하는 단계를 더 포함하는
    플래시 메모리 디바이스 내의 타겟 셀 판독 방법.
  13. 제 1 항에 있어서,
    상기 집성하는 단계는 합산 및 승산(a multiplication) 중 하나 이상을 포함하는
    플래시 메모리 디바이스 내의 타겟 셀 판독 방법.
  14. 제 1 항에 있어서,
    상기 컴퓨팅하는 단계는,
    Figure 112014061617246-pct00029

    와 같은 식을 평가하되,
    p(r｜s)는 상기 플래시 메모리를 특징화하는 확률 밀도 함수이고, cq는 코딩된 비트이고, m은 셀당 비트의 수이고, La(Ct)는 상기 로그 우도비이고, La(Cq)는 인코딩된 비트(Cq)에 대한 로그 우도비이고, Le(Ct)는 외인성 로그 우도비이고,
    Figure 112014061617246-pct00030
    는 그 비트 라벨이 위치(t)에서 값 Ct=ct를 갖는 기호의 서브세트인
    플래시 메모리 디바이스 내의 타겟 셀 판독 방법.
  15. 제 9 항에 있어서,
    상기 적어도 하나의 프로세서는 상기 2개의 가능한 2진값의 각각에 대해 집성된 확률에 기초하여 비율을 형성도록 더 구성되는
    플래시 메모리 디바이스 내의 타겟 셀 판독 시스템.
  16. 제 9 항에 있어서,
    상기 적어도 하나의 프로세서는 상기 로그 우도비가 컴퓨팅되는 비트 이외의 셀 내의 모든 비트에 대한 하나 이상의 우선 순위 확률값(a priori probability values)에 기초한 식과 상기 가능한 2진값의 각각에 대해 집성된 확률을 곱하도록 더 구성되는
    플래시 메모리 디바이스 내의 타겟 셀 판독 시스템.
  17. 제 9 항에 있어서,
    상기 집성하는 것은 합산 및 승산 중 하나 이상을 포함하는
    플래시 메모리 디바이스 내의 타겟 셀 판독 시스템.
  18. 제 9 항에 있어서,
    상기 하나 이상의 로그 우도비의 컴퓨팅은,
    Figure 112014061617246-pct00031

    와 같은 식을 평가하고,
    p(r｜s)는 상기 플래시 메모리를 특징화하는 확률 밀도 함수이고, cq는 코딩된 비트이고, m은 셀당 비트의 수이고, La(Ct)는 상기 로그 우도비이고, La(Cq)는 인코딩된 비트(Cq)에 대한 로그 우도비이고, Le(Ct)는 외인성 로그 우도비이고,
    Figure 112014061617246-pct00032
    는 그 비트 라벨이 위치(t)에서 값 Ct=ct를 갖는 기호의 서브세트인
    플래시 메모리 디바이스 내의 타겟 셀 판독 시스템.
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