JP2011527072A - フラッシュ・メモリにおける書き込み側セル間干渉軽減のための方法および装置 - Google Patents

フラッシュ・メモリにおける書き込み側セル間干渉軽減のための方法および装置 Download PDF

Info

Publication number
JP2011527072A
JP2011527072A JP2011516836A JP2011516836A JP2011527072A JP 2011527072 A JP2011527072 A JP 2011527072A JP 2011516836 A JP2011516836 A JP 2011516836A JP 2011516836 A JP2011516836 A JP 2011516836A JP 2011527072 A JP2011527072 A JP 2011527072A
Authority
JP
Japan
Prior art keywords
cell
flash memory
aggressor
target cell
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2011516836A
Other languages
English (en)
Other versions
JP2011527072A5 (ja
JP5496191B2 (ja
Inventor
ハラッシュ，エリック，エフ．
イヴコヴィック，ミロス
クラチコヴスキー，ヴィクター
ミラディノヴィック，ネナド
ヴィトヤエーヴ，アンドレイ
イエン，ジョンソン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LSI Corp
Original Assignee
LSI Logic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LSI Logic Corp filed Critical LSI Logic Corp
Publication of JP2011527072A publication Critical patent/JP2011527072A/ja
Publication of JP2011527072A5 publication Critical patent/JP2011527072A5/ja
Application granted granted Critical
Publication of JP5496191B2 publication Critical patent/JP5496191B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1072—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in multilevel memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Error Detection And Correction (AREA)
  • Semiconductor Memories (AREA)

Abstract

フラッシュ・メモリにおける書き込み側セル間干渉軽減のための方法および装置が提供される。フラッシュ・メモリにおける少なくとも１つのターゲット・セルに書き込まれるべきプログラム・データを獲得すること、このターゲット・セルより後にプログラミングされるべき少なくとも１つのアグレッサ・セルに関するプログラム・データの１つまたは複数のビットを獲得すること、および事前補償されたプログラム値を生成することによって、このターゲット・セルに関するセル間干渉を事前補償することによって、フラッシュ・メモリ・デバイスに書き込みが行われる。アグレッサ・セルは、ターゲット・セルと同一のワード線における隣接セル、および／またはターゲット・セルの上位または下位の隣接するワード線におけるセルなどの、ターゲット・セルに隣接する１つまたは複数のセルを備える。ターゲット・セルに関する事前補償されたプログラム値は、オプションとして、フラッシュ・メモリに供給される。

Description

（関連出願の相互参照）
本出願は、参照によりそれぞれ本明細書に組み込まれている、２００８年７月１日に出願した米国仮特許出願第６１／１３３，６７５号、２００８年７月３日に出願した米国仮特許出願第６１／１３３，９２１号、２００８年７月１０日に出願した米国仮特許出願第６１／１３４，６８８号、２００８年７月２２日に出願した米国仮特許出願第６１／１３５，７３２号、および２００８年９月３０日に出願した米国仮特許出願第６１／１９４，７５１号の優先権を主張する。
本出願は、２００９年３月１１日に出願した、「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｓｔｏｒｉｎｇ Ｄａｔａ ｉｎ ａ Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｃｅｌｌ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ ｗｉｔｈ Ｃｒｏｓｓ−Ｐａｇｅ Ｓｅｃｔｏｒｓ，Ｍｕｌｔｉ−Ｐａｇｅ Ｃｏｄｉｎｇ ａｎｄ Ｐｅｒ−Ｐａｇｅ Ｃｏｄｉｎｇ」という名称の国際特許出願第ＰＣＴ／ＵＳ０９／３６８１０号、ならびに本出願とそれぞれ同時に出願し、参照により本明細書に組み込まれている「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｒｅａｄ−Ｓｉｄｅ Ｉｎｔｅｒｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｍｉｔｉｇａｔｉｏｎ ｉｎ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」という名称の国際特許出願、「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｉｎｔｅｒｆａｃｉｎｇ Ｂｅｔｗｅｅｎ ａ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ ａｎｄ ａ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ａｒｒａｙ」という名称の国際特許出願、「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｉｎｔｅｒｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｍｉｔｉｇａｔｉｏｎ Ｕｓｉｎｇ Ｍｏｄｕｌａｔｉｏｎ Ｃｏｄｉｎｇ」という名称の国際特許出願、および「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｓｏｆｔ Ｄｅｍａｐｐｉｎｇ ａｎｄ Ｉｎｔｅｒｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｍｉｔｉｇａｔｉｏｎ ｉｎ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」という名称の国際特許出願と関連する。
本発明は、一般に、フラッシュ・メモリ・デバイスに関し、より詳細には、そのようなフラッシュ・メモリ・デバイスにおけるセル間干渉の影響を軽減するための改良された技術に関する。
フラッシュ・メモリ・デバイスなどのいくつかのメモリ・デバイスは、データを格納するのにアナログ・メモリ・セルを使用する。各メモリ・セルは、電荷または電圧などの、格納値とも呼ばれるアナログ値を格納する。格納値は、セルの中に格納された情報を表す。例えば、フラッシュ・メモリ・デバイスにおいて、各アナログ・メモリ・セルは、通常、或る電圧を格納する。各セルに関する可能なアナログ値の範囲は、通常、複数のしきい値領域に分割され、各領域は、１つまたは複数のデータ・ビット値に対応する。データは、所望される１つまたは複数のビットに対応する公称アナログ値を書き込むことによって、アナログ・メモリ・セルに書き込まれる。
例えば、ＳＬＣ（シングルレベル・セル）フラッシュ・メモリ・デバイスは、１メモリ・セル当り１ビット（または可能な２つのメモリ状態）を格納する。他方、ＭＬＣ（マルチレベル・セル）フラッシュ・メモリ・デバイスは、１メモリ・セル当り２ビット以上を格納する（すなわち、各セルは、４つ以上のプログラミング可能な状態を有する）。ＭＬＣフラッシュ・メモリ・デバイスのより詳細な説明に関しては、例えば、参照により本明細書に組み込まれている、２００９年３月１１に出願した、「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｓｔｏｒｉｎｇ Ｄａｔａ ｉｎ ａ Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｃｅｌｌ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ ｗｉｔｈ Ｃｒｏｓｓ−Ｐａｇｅ Ｓｅｃｔｏｒｓ，Ｍｕｌｔｉ−Ｐａｇｅ Ｃｏｄｉｎｇ ａｎｄ Ｐｅｒ−Ｐａｇｅ Ｃｏｄｉｎｇ」という名称の国際特許出願ＰＣＴ／ＵＳ０９／３６８１０号を参照されたい。
例えば、マルチレベルＮＡＮＤフラッシュ・メモリ・デバイスにおいて、浮動ゲート・デバイスが、異なるマルチビット値にそれぞれが対応する複数の間隔に分割される或る範囲内のプログラマブルしきい値電圧で使用される。所与のマルチビット値をメモリ・セルに入れるようにプログラミングするのに、メモリ・セルにおける浮動ゲート・デバイスのしきい値電圧が、その値に対応するしきい値電圧間隔に入るようにプログラミングされる。
メモリ・セルの中に格納されたアナログ値は、しばしば、歪んでいる。これらの歪みは、通常、例えば、ＢＰＤ（バック・パターン依存）、雑音、およびＩＣＩ（セル間干渉）に起因する。フラッシュ・メモリ・デバイスにおける歪みのより詳細な説明に関しては、例えば、参照によりそれぞれ本明細書に組み込まれている、Ｊ．Ｄ．Ｌｅｅ他、「Ｅｆｆｅｃｔｓ ｏｆ Ｆｌｏａｔｉｎｇ−Ｇａｔｅ Ｉｎｔｅｒｆｅｒｅｎｃｅ ｏｎ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｃｅｌｌ Ｏｐｅｒａｔｉｏｎ」、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、２６４〜２６６頁、（２００２年５月）、またはＫｉ−Ｔａｅ Ｐａｒｋ他、「Ａ Ｚｅｒｏｉｎｇ Ｃｅｌｌ−ｔｏ−Ｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｐａｇｅ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｗｉｔｈ Ｔｅｍｐｏｒａｒｙ ＬＳＢ Ｓｔｏｒｉｎｇ ａｎｄ Ｐａｒａｌｌｅｌ ＭＳＢ Ｐｒｏｇｒａｍ Ｓｃｈｅｍｅ ｆｏｒ ＭＬＣ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」、ＩＥＥＥ Ｊ．ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、Ｖｏｌ．４３、Ｎｏ．４、９１９〜９２８頁、（２００８年４月）を参照されたい。
ＩＣＩは、セル間の寄生静電容量の結果であり、一般に、歪みの最も顕著な原因であると考えられる。Ｉｄ．例えば、ＩＣＩは、技術スケーリングとともに増大することが知られており、トランジスタ・サイズがより小さくなるにつれ、しきい値電圧分布の歪みの大きな原因となる。このため、ＩＣＩが、ＭＬＣメモリの中に確実に格納され得る電圧レベルの数を制限するので、ＩＣＩは、信頼できるＭＬＣメモリのために特に関心対象とされる。
セル間の静電容量結合を小さくすることによってＩＣＩの影響を軽減するためのいくつかの技術が、提案または示唆されている。例えば、Ｋｉ−Ｔａｅ Ｐａｒｋ他は、ＩＣＩを軽減する偶／奇プログラミング、ボトムアップ・プログラミング、および多段プログラミングなどの既存のプログラミング技術を説明する。これらの既存の方法は、ＩＣＩの影響を低減することに役立ってきたが、トランジスタ・サイズが小さくされるにつれ、例えば、フラッシュ・セルが非常に近接しているために寄生静電容量がはるかに大きい６５ナノメートル技術より小さくなると、それほど効果的でなくなる。したがって、ＩＣＩの影響を軽減するための改良された信号処理および符号化の技術の必要性が存在する。
米国仮特許出願第６１／１３３，６７５号 米国仮特許出願第６１／１３３，９２１号 米国仮特許出願第６１／１３４，６８８号 米国仮特許出願第６１／１３５，７３２号 米国仮特許出願第６１／１９４，７５１号 国際特許出願第ＰＣＴ／ＵＳ０９／３６８１０号 国際特許出願「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｒｅａｄ−Ｓｉｄｅ Ｉｎｔｅｒｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｍｉｔｉｇａｔｉｏｎ ｉｎ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」 国際特許出願「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｉｎｔｅｒｆａｃｉｎｇ Ｂｅｔｗｅｅｎ ａ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ ａｎｄ ａ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ａｒｒａｙ」（整理番号０８−０７６９） 国際特許出願「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｉｎｔｅｒｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｍｉｔｉｇａｔｉｏｎ Ｕｓｉｎｇ Ｍｏｄｕｌａｔｉｏｎ Ｃｏｄｉｎｇ」 国際特許出願「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｓｏｆｔ Ｄｅｍａｐｐｉｎｇ ａｎｄ Ｉｎｔｅｒｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｍｉｔｉｇａｔｉｏｎ ｉｎ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」 米国特許第６，５２２，５８０号
Ｊ．Ｄ．Ｌｅｅ他、「Ｅｆｆｅｃｔｓ ｏｆ Ｆｌｏａｔｉｎｇ−Ｇａｔｅ Ｉｎｔｅｒｆｅｒｅｎｃｅ ｏｎ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｃｅｌｌ Ｏｐｅｒａｔｉｏｎ」、ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ、２６４〜２６６頁、（２００２年５月） Ｋｉ−Ｔａｅ Ｐａｒｋ他、「Ａ Ｚｅｒｏｉｎｇ Ｃｅｌｌ−ｔｏ−Ｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｐａｇｅ Ａｒｃｈｉｔｅｃｔｕｒｅ ｗｉｔｈ Ｔｅｍｐｏｒａｒｙ ＬＳＢ Ｓｔｏｒｉｎｇ ａｎｄ Ｐａｒａｌｌｅｌ ＭＳＢ Ｐｒｏｇｒａｍ Ｓｃｈｅｍｅ ｆｏｒ ＭＬＣ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」、ＩＥＥＥ Ｊ．ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、Ｖｏｌ．４３、Ｎｏ．４、９１９〜９２８頁、（２００８年４月）
概して、フラッシュ・メモリにおける書き込み側セル間干渉軽減のための方法および装置が提供される。本発明の一態様によれば、フラッシュ・メモリにおける少なくとも１つのターゲット・セルに書き込まれるべきプログラム・データを獲得すること、このターゲット・セルより後にプログラミングされるべき少なくとも１つのアグレッサ・セルに関するプログラム・データの１つまたは複数のビットを獲得すること、および事前補償されたプログラム値を生成することによって、このターゲット・セルに関するセル間干渉を事前補償することによって、フラッシュ・メモリ・デバイスに書き込みが行われる。アグレッサ・セルは、ターゲット・セルと同一のワード線における隣接セル、および／またはターゲット・セルの上位または下位の隣接するワード線におけるセルなどの、ターゲット・セルに隣接する１つまたは複数のセルを備える。
ターゲット・セルに関する事前補償されたプログラム値は、オプションとして、フラッシュ・メモリに供給される。開示される技術は、オプションとして、マルチステップ・ページ・プログラミング・シーケンスの１つまたは複数のステップに適用され得る。本発明のいくつかの変種において、例えば、対角線上で隣接するアグレッサ・セルからの、さらに／または偶／奇プログラミング・シーケンスに関する同一のワード線における１つまたは複数の隣接セルからのターゲット・セルに関するセル間干渉は、無視され得る。
本発明のより完全な理解、ならびに本発明のさらなる特徴および利点は、後段の詳細な説明および図面を参照することによって得られる。
従来のフラッシュ・メモリ・システムを示す概略ブロック図である。 図１の例示的なマルチレベル・セル・フラッシュ・メモリに関する例示的なしきい値電圧分布を示す図である。 ＭＬＣ（マルチレベル・セル）フラッシュ・メモリ・デバイスにおける例示的なフラッシュ・セル・アレイのアーキテクチャを示す図である。 図２の電圧割当てスキームに関する例示的な２段階ＭＬＣプログラミング・スキームを示す図である。 隣接セルに加えられるＩＣＩを低減する代替のＭＬＣプログラミング・スキームを示す図である。 隣接セルに加えられるＩＣＩを低減する代替のＭＬＣプログラミング・スキームを示す図である。 ＭＬＣ（マルチレベル・セル）フラッシュ・メモリ・デバイスにおける例示的なフラッシュ・セル・アレイをさらに詳細に示す図である。 いくつかの例示的なアグレッサ・セルからの寄生静電容量に起因してターゲット・セルに関して存在するＩＣＩを示す図である。 本発明によるコントローラ・ベースのＩＣＩ軽減技術を組み込む例示的なフラッシュ・メモリ・システムを示す概略ブロック図である。 本発明の代替の実施形態によるメモリ・ベースのＩＣＩ軽減技術を組み込む例示的なフラッシュ・メモリ・システムを示す概略ブロック図である。 本発明の特徴を組み込んだ書き込み側ＩＣＩ軽減プロセスの例示的な実施例を説明する流れ図である。 本発明の特徴を組み込んだ読み取り側ＩＣＩ軽減プロセスの例示的な実施例を説明する流れ図である。 本発明の特徴を組み込んだ反復読み取り側ＩＣＩ軽減プロセスの例示的な実施例を説明する流れ図である。
本発明の様々な態様は、シングルレベル・セルＮＡＮＤフラッシュ・メモリ・デバイスまたはＭＬＣ（マルチレベル・セル）ＮＡＮＤフラッシュ・メモリ・デバイスなどのメモリ・デバイスにおいてＩＣＩを軽減するための信号処理技術を対象とする。本明細書で使用される、マルチレベル・セル・フラッシュ・メモリは、各メモリ・セルが２ビット以上を格納するメモリを備える。通常、１つのフラッシュ・セルの中に格納された複数のビットは、異なるページに属する。本発明は、アナログ値を電圧として格納するメモリ・セルを使用して本明細書で説明されるが、本発明は、当業者には明白なとおり、格納されたデータを表すのに電圧または電流を使用するなどの、フラッシュ・メモリに関する任意の格納機構と共に使用され得る。
図１は、従来のフラッシュ・メモリ・システム１００の概略ブロック図である。図１に示されるとおり、例示的なフラッシュ・メモリ・システム１００は、フラッシュ制御システム１１０と、フラッシュ・メモリ・ブロック１６０とを備える。例示的なフラッシュ制御システム１１０は、フラッシュ・コントローラ１２０と、符号器／復号器ブロック１４０と、１つまたは複数のバッファ１４５とを備える。代替の実施形態において、符号器／復号器ブロック１４０およびいくつかのバッファ１４５は、フラッシュ・コントローラ１２０内部に実装されてもよい。符号器／復号器ブロック１４０およびバッファ１４５は、例えば、よく知られた市販の技術および／または製品を使用して実施されることが可能である。
例示的なフラッシュ・メモリ・ブロック１６０は、よく知られた市販の技術および／または製品を使用して、それぞれ実施されることが可能なメモリ・アレイ１７０と、１つまたは複数のバッファ１８０とを備える。メモリ・アレイ１７０は、ＮＡＮＤフラッシュ・メモリ、ＰＣＭ（相変化メモリ）、ＭＲＡＭメモリ、ＮＯＲフラッシュ・メモリ、または別の不揮発性フラッシュ・メモリなどのシングルレベル・セル・フラッシュ・メモリまたはマルチレベル・セル・フラッシュ・メモリとして実施されることが可能である。本発明は、主に、マルチレベル・セルＮＡＮＤフラッシュ・メモリのコンテキストにおいて例示されるが、本発明は、当業者には明白なとおり、シングルレベル・セル・フラッシュ・メモリおよびその他の不揮発性メモリにも適用され得る。
（マルチレベル・セル・フラッシュ・メモリ）
マルチレベル・セルＮＡＮＤフラッシュ・メモリにおいて、しきい値検出器が、或る特定のセルに関連する電圧値を、事前定義されたメモリ状態に変換するのに通常、使用される。図２は、参照により本明細書に組み込まれている米国特許第６，５２２，５８０号の教示に基づく、図１の例示的なマルチレベル・セル・フラッシュ・メモリ１７０に関する例示的なしきい値電圧分布を示す。一般に、セルのしきい値電圧は、セルが或る量の電流を伝導するようにセルに印加される必要がある電圧である。しきい値電圧は、セルの中に格納されたデータに関する測度である。
図２に示される例示的な実施形態において、各格納要素は、可能な４つのデータ状態を使用して、各メモリ・セルの中に２ビットのデータを格納する。図２は、４つのピーク２１０〜２１３を示し、各ピークは、１つの状態に対応する。マルチレベル・セル・フラッシュ・デバイスにおいて、しきい値電圧分布グラフ２００の異なるピーク２１０〜２１３が、セルの中に２ビットを格納するために使用される。
しきい値電圧分布グラフ２００のピーク２１０〜２１３には、対応する２進値でラベルが付けられる。このため、セルが第１の状態２１０にある場合、セルは、低い方のビット（最下位ビット、ＬＳＢとしても知られる）に関して「１」を表し、高い方のビット（最上位ビット、ＭＳＢとしても知られる）に関して「１」を表す。状態２１０は、一般に、セルの初期の未だにプログラミングされていない状態、または消去された状態である。同様に、セルが第２の状態２１１にある場合、セルは、低い方のビットに関して「０」を表し、高い方のビットに関して「１」を表す。セルが第３の状態２１２にある場合、セルは、低い方のビットに関して「０」を表し、高い方のビットに関して「０」を表す。最後に、セルが第４の状態２１３にある場合、セルは、低い方のビットに関して「１」を表し、高い方のビットに関して「０」を表す。
しきい値電圧分布２１０は、０ボルトを下回る負のしきい値電圧レベルで、消去された状態（「１１」データ状態）にあるアレイ内のセルのしきい値電圧Ｖｔの分布を表す。「１０」ユーザ・データを格納するメモリ・セルのしきい値電圧分布２１１が、０ボルトから１ボルトまでの範囲内にあるように示され、「００」ユーザ・データを格納するメモリ・セルのしきい値電圧分布２１２が、１ボルトから２ボルトまでの範囲内にあるように示される。しきい値電圧分布２１３は、しきい値電圧レベルが２ボルトから４．５ボルトまでの範囲内の読み取り走査電圧に設定された、「０１」データ状態にプログラミングされているセルの分布を示す。
このように、図２の例示的な実施形態において、０ボルト、１ボルト、および２ボルトが、各レベルまたは各状態の間の電圧レベルしきい値として使用され得る。これらの電圧レベルしきい値は、フラッシュ・メモリ１６０（例えば、フラッシュ・メモリ１６０における感知回路）によって、所与のセルの電圧レベルまたは電圧状態を判定するのに使用される。フラッシュ・メモリ１６０は、測定された電圧を電圧レベルしきい値と比較することに基づいて、各セルに１つまたは複数のビットを割り当て、これらの割当ては、次に、ハード判定としてフラッシュ制御システム１１０に伝送される。さらに、または代替として、ソフト情報を使用する実施例において、フラッシュ・メモリ１６０は、メモリ・セルの中に格納されたビットの数より多くのビットが、測定された電圧を表すのに使用される場合に、測定された電圧、または測定された電圧の量子化されたバージョンをソフト情報としてフラッシュ制御システム１１０に伝送することが可能である。
セルは、通常、よく知られたプログラミング／検証技術を使用してプログラミングされることがさらに注目される。一般に、プログラミング／検証サイクル中、フラッシュ・メモリ１６０は、最小限のターゲットしきい値電圧を超えるまで、高まる電圧を徐々に印加して、セル・トランジスタの中に電荷を格納する。例えば、図２の例における「１０」データ状態をプログラミングする際、フラッシュ・メモリ１６０は、０．４ボルトという最小限のターゲットしきい値電圧を超えるまで、高まる電圧を徐々に印加して、セル・トランジスタの中に電荷を格納する。
後段でさらに説明するとおり、シングル・メモリ・セルの中に格納される２ビットのそれぞれは、異なるページからである。つまり、各メモリ・セルの中に格納された２ビットの各ビットには、異なるページ・アドレスが付いている。図２に示される右側のビットは、下位のページ・アドレスが入力されると、アクセスされる。左側のビットは、上位のページ・アドレスが入力されると、アクセスされる。
図３は、ＭＬＣ（マルチレベル・セル）フラッシュ・メモリ・デバイス１６０における例示的なフラッシュ・セル・アレイ３００のアーキテクチャを示し、それぞれの例示的なセルは、通常、２ビットを格納する浮動ゲート・トランジスタに対応する。図３で、各セルは、その２ビットが属する２つのページに関する２つの番号に関連する。例示的なセル・アレイ・セクション３００は、ワード線ｎ乃至ｎ＋２、および４つのビット線を示す。例示的なフラッシュ・セル・アレイ３００は、偶ページと奇ページに分割され、ただし、例えば、偶数番号を有するセル（番号０および２を有するセルなどの）は、偶ページに対応し、奇数番号を有するセル（番号１および３を有するセルなどの）は、奇ページに対応する。ワード線ｎは、例えば、偶ビット線の中に偶ページ０および２を格納し、奇ビット線の中に奇ページ１および３を格納する。
さらに、図３は、偶ビット線または奇ビット線が、示された順序で順次に（ボトムアップで）選択され、プログラミングされる例示的なプログラミング・シーケンスを示す。番号は、それらのページがプログラミングされる順序を示す。例えば、ページ０は、ページ１より前にプログラミングされる。偶ページおよび奇ページのプログラミングのさらなる説明に関しては、例えば、参照により本明細書に組み込まれている、Ｋｉ−Ｔａｅ Ｐａｒｋ他、「Ａ Ｚｅｒｏｉｎｇ Ｃｅｌｌ−ｔｏ−Ｃｅｌｌ Ｉｎｔｅｒｆｅｒｅｎｃｅ Ｐａｇｅ Ａｒｃｈｉｔｅｃｔｕｒｅ ｗｉｔｈ Ｔｅｍｐｏｒａｒｙ ＬＳＢ Ｓｔｏｒｉｎｇ ａｎｄ Ｐａｒａｌｌｅｌ ＭＳＢ Ｐｒｏｇｒａｍ Ｓｃｈｅｍｅ ｆｏｒ ＭＬＣ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ」、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、Ｖｏｌ．４３、Ｎｏ．４、９１９〜９２８頁、（２００８年４月）を参照されたい。
図４は、図２の電圧割当てスキームに関する例示的な２段階ＭＬＣプログラミング・スキーム４００を示す。図４に示されるとおり、ＬＳＢプログラミング段階中、消去された状態４１０にある選択されたセルの状態は、ＬＳＢがゼロである場合、プログラミングされた最低の状態４１１に移る。このため、ＬＳＢプログラミング段階で、メモリ・セルは、消去された状態「１１」から「１０」にプログラミングされる。次に、ＭＳＢプログラミング段階中、２つの状態、状態「００」（４１２）および状態「１０」（４１３）が、前のＬＳＢデータに依存して順次に形成される。一般に、ＭＳＢプログラミング段階中、「１０」状態は、「００」にプログラミングされ、状態「１１」は、「０１」にプログラミングされる。
図４のプログラミング・スキーム４００は、状態４１０から状態４１３への状態の変化に関連する最大電圧シフトを例示することが注目される。状態の変化に関連する最大電圧シフトを低減し、その結果、電圧シフトによって生じるＩＣＩを低減する、いくつかのプログラミング・スキームが提案または示唆されている。
図５Ａおよび図５Ｂは一緒になって、隣接セルに加えられるＩＣＩを低減する代替のＭＬＣプログラミング・スキーム５００を示す。図５Ａに示されるとおり、ＬＳＢプログラミング段階中、メモリ・セルが、ＳＬＣプログラミングと同様の仕方で、状態「１１」から、一時的（または中間）状態として状態「ｘ０」にプログラミングされる。同一のワード線における隣接セルもＬＳＢプログラミングされた後、分布は、ＩＣＩに起因して、図５Ａにおけるピーク５１０によって示されるとおり、場合により、広くなっている。その後、図５Ｂに示されるＭＳＢプログラミング段階で、「ｘ０」状態が、入力データに対応する最終段階として「００」または「１０」にプログラミングされ、さもなければ、「１１」状態が、最終の「０１」状態にプログラミングされる。一般に、「１１」セルを除くすべてのメモリは、隣接セルによって生じるＩＣＩが大きく低減され得るように、ＬＳＢデータに関する一時的にプログラミングされた状態から、ＭＳＢプログラミング状態における最終状態に再プログラミングされる。最終状態におけるセルは、最終状態に再プログラミングされているので、中間状態にある間にセルが経験したＩＣＩを被らない。最終状態におけるセルは、最終状態になってからセルが経験したＩＣＩだけしか被らない。前述したとおり、中間プログラミング段階を使用する図５Ａおよび図５Ｂのマルチステップ・プログラミング・シーケンスは、最大電圧変化を低減し、したがって、これらの電圧変化によって生じるＩＣＩを低減する。図５Ｂで、例えば、ＭＳＢプログラミング段階中の最大電圧シフトは、状態「１１」から「０１」への遷移、および状態「ｘ０」から「１０」への遷移にそれぞれ関連することを見て取ることができる。これらの電圧シフトは、図４における状態「１１」から「０１」への最大電圧シフトと比べて、相当に小さい。
図６は、ＭＬＣ（マルチレベル・セル）フラッシュ・メモリ・デバイス１３０における例示的なフラッシュ・セル・アレイ６００をさらに詳細に示す。図６に示されるとおり、フラッシュ・セル・アレイ６００は、１フラッシュ・セル、ｃｉ当り３ビットを格納する。図６は、１ブロックに関するフラッシュ・セル・アレイ・アーキテクチャを示し、ただし、それぞれの例示的なセルは、３ビットを格納する浮動ゲート・トランジスタに通常、対応する。例示的なセル・アレイ６００は、ｍ個のワード線と、ｎ個のビット線とから成る。通常、現行のマルチページ・セル・フラッシュ・メモリにおいて、単一のセル内の複数のビットは、異なるページに属する。図６の例において、各セルに関する３ビットは、異なる３つのページに対応し、各ワード線が、３つのページを格納する。以下の説明において、ページ０、１、および２は、ワード線内で低ページ・レベル、中ページ・レベル、および高ページ・レベルと呼ばれる。
前述したとおり、フラッシュ・セル・アレイは、偶ページと奇ページにさらに分割されることが可能であり、ただし、例えば、偶数番号を有するセル（図６のセル２および４などの）は、偶ページに対応し、奇数番号を有するセル（図６のセル１および３などの）は、奇ページに対応する。この場合、或るページ（ページ０などの）は、偶セルにおいて偶ページ（偶ページ０）を含み、奇セルにおいて奇ページ（奇ページ０）を含む。
（セル間干渉）
前述したとおり、ＩＣＩは、セル間の寄生静電容量の結果であり、一般に、歪みの最も顕著な原因の１つであると考えられる。図７は、いくつかの例示的なアグレッサ・セル７２０からの寄生静電容量に起因してターゲット・セル７１０に関して存在するＩＣＩを示す。以下の表記が図７において使用される。
ＷＬ：ワード線
ＢＬ：ビット線
ＢＬｏ：奇ビット線
ＢＬｅ：偶ビット線、および
Ｃ：静電容量。
本発明は、ＩＣＩが、ターゲット・セル７１０がプログラミングされた後にプログラミングされるアグレッサ・セル７２０によってもたらされることを認識する。ＩＣＩは、ターゲット・セル７１０の電圧、Ｖｔを変化させる。例示的な実施形態において、「ボトムアップ」プログラミング・スキームが想定され、ワード線ｉおよびｉ＋１における隣接するアグレッサ・セルが、ターゲット・セル７１０に関するＩＣＩを生じさせる。ブロックのそのようなボトムアップ・プログラミングでは、下位のワード線ｉ−１からのＩＣＩは、除去され、５つまでの隣接セルが、図７に示されるとおり、アグレッサ・セル７２０としてＩＣＩに寄与する。しかし、本明細書で開示される技術は、当業者には明白なとおり、ワード線ｉ−１などの他のワード線からのアグレッサ・セルもＩＣＩに寄与する事例にまで一般化され得ることが注目される。ワード線ｉ−１、ｉ、およびｉ＋１からのアグレッサ・セルがＩＣＩに寄与する場合、最も近い８つまでの隣接セルが考慮される必要がある。ターゲット・セルからより離れている他のセルは、それらのセルの、ＩＣＩへの寄与がごくわずかである場合、無視され得る。一般に、アグレッサ・セル７２０は、プログラミング・シーケンス・スキーム（ボトムアップ技術または偶／奇技術などの）を分析して、所与のターゲット・セル７１０の後にプログラミングされるアグレッサ・セル７２０を識別することによって、識別される。
ターゲット・セル７１０上にアグレッサ・セル７２０によってもたらされるＩＣＩは、以下のとおり、例示的な実施形態においてモデル化され得る。すなわち、
Figure 2011527072
 ただし、
Figure 2011527072
 は、アグレッサ・セル（ｗ，ｂ）のＶｔ電圧の変化であり、
Figure 2011527072
 は、ＩＣＩに起因するターゲット・セル（ｉ，ｊ）のＶｔ電圧の変化であり、ｋｘ、ｋｙおよびｋｘｙは、ｘ方向、ｙ方向、およびｘｙ方向に関する静電容量結合係数である。
一般に、Ｖｔは、セル上に格納され、読み取り動作中に獲得されるデータを表す電圧である。Ｖｔは、例えば、１セル当り格納されたビットの数より高い精度でソフト電圧値として、または１セル当り格納されたビットの数（例えば、１セル当り３ビットのフラッシュの場合、３ビット）と同一の分解能でハード電圧レベルに量子化された値として、読み取り動作によって獲得され得る。
（システム・レベルの考慮事項）
図８は、本発明によるコントローラ・ベースのＩＣＩ軽減技術を組み込む例示的なフラッシュ・メモリ・システム８００の概略ブロック図である。図８に示されるとおり、例示的なフラッシュ・メモリ・システム８００は、インタフェース８５０によって接続された、フラッシュ制御システム８１０と、フラッシュ・メモリ・ブロック８６０とを備える。例示的なフラッシュ制御システム８１０は、通常、１つまたは複数の集積回路上に、フラッシュ・コントローラ８２０と、読み取りチャネル８２５とを備える。例示的なフラッシュ・コントローラ８２０は、本発明の特徴および機能をサポートするようにこの場合、変形される、例えば、よく知られた市販の技術および／または製品を使用して実施されることが可能である。
例示的な読み取りチャネル８２５は、信号処理ユニット８３０と、符号器／復号器ブロック８４０と、１つまたは複数のバッファ８４５とを備える。「読み取りチャネル」という用語は、書き込みチャネルも包含し得ることが注目される。代替の実施形態において、符号器／復号器ブロック８４０およびいくつかのバッファ８４５は、フラッシュ・コントローラ８２０内部に実装されてもよい。符号器／復号器ブロック８４０およびバッファ８４５は、本発明の特徴および機能を提供するようにこの場合、変形される、例えば、よく知られた市販の技術および／または製品を使用して実施されることが可能である。
例示的な信号処理ユニット８３０は、例えば、図１０〜図１２に関連して後段でさらに説明される、１つまたは複数のＩＣＩ軽減プロセス８３５を実施する１つまたは複数のプロセッサを備える。さらに、図８に示される様々なブロックの間のデータ・フローも、例えば、図１０〜図１２に関連して後段でさらに説明される。一般に、図１１および図１２に関連して後段でさらに説明されるとおり、読み取り動作中にＩＣＩ軽減を実行するのに、１つまたは複数のＩＣＩ軽減プロセス８３５は、ハード読み取り値またはソフト読み取り値に基づいて、新たな読み取り値を計算する。同様に、図１０に関連して後段でさらに説明されるとおり、書き込み動作中にＩＣＩ軽減を実行するのに、１つまたは複数のＩＣＩ軽減プロセス８３５は、ターゲット・セルおよびアグレッサ・セルに関するプログラム・データに基づいて、メモリ・アレイ８７０の中に格納されるべき事前補償されたプログラム値を生成する。
例示的なフラッシュ・メモリ・ブロック８６０は、メモリ・アレイ８７０と、よく知られた市販の技術および／または製品を使用してそれぞれ実施されることが可能な１つまたは複数のバッファ８８０とを備える。
開示されるＩＣＩ軽減技術の様々な実施形態において、例示的なインタフェース８５０は、アグレッサ・セルに関連する情報を表す値などの、従来のフラッシュ・メモリ・システムと関係するさらなる情報を伝える必要がある可能性がある。インタフェース８５０は、オプションとして、例えば、ＤＤＲ（ダブル・データレート）技術を使用して、インタフェース８５０の情報伝送容量を増加させる、本出願と同時に出願し、参照により本明細書に組み込まれている「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｉｎｔｅｒｆａｃｉｎｇ Ｂｅｔｗｅｅｎ ａ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ ａｎｄ ａ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ａｒｒａｙ」という名称の国際特許出願第 号（整理番号０８−０７６９）の教示に、例えば、従って実施されることが可能である。
書き込み動作中、インタフェース８５０は、ページ・レベル・アクセス技術またはワード線レベル・アクセス技術を通常、使用して、ターゲット・セルの中に格納されるように、事前補償されたプログラム値を転送する。例示的なページ・レベル・アクセス技術またはワード線レベル・アクセス技術のより詳細な説明に関しては、例えば、参照により本明細書に組み込まれている、２００９年３月１１日に出願した、「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｓｔｏｒｉｎｇ Ｄａｔａ ｉｎ ａ Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｃｅｌｌ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ ｗｉｔｈ Ｃｒｏｓｓ−Ｐａｇｅ Ｓｅｃｔｏｒｓ，Ｍｕｌｔｉ−Ｐａｇｅ Ｃｏｄｉｎｇ ａｎｄ Ｐｅｒ−Ｐａｇｅ Ｃｏｄｉｎｇ」という名称の国際特許出願ＰＣＴ／ＵＳ０９／３６８１０号を参照されたい。事前補償されたプログラム値の数は、通常、元のプログラム値の数より多いので、通常、元のプログラム値を表すのと比べて、事前補償されたプログラム値を表すのに、より多くのビットが要求される。したがって、書き込み側ＩＣＩ軽減に関して、インタフェース８５０は、従来のインタフェースと比べて、より多くのデータを転送する必要がある。
読み取り動作中、インタフェース８５０は、ターゲット・セルおよびアグレッサ・セルに関してメモリ・アレイ８７０から獲得されたハード読み取り値および／またはソフト読み取り値を転送する。例えば、ターゲット・セルを伴うページの読み取り値に加えて、上位／下位のワード線、あるいは隣接する偶ビット線または奇ビット線における１つまたは複数の隣接ページの読み取り値が、インタフェース・バスを介して転送される。
図８の実施形態において、開示される書き込み側または読み取り側のＩＣＩ軽減技術は、通常、最小の面積を実現するように論理回路に合わせて最適化されたプロセス技術で、フラッシュ・メモリの外部に実装される。しかし、このことは、インタフェース８５０上でさらなるアグレッサ・セル・データが転送されなければならないという犠牲を払う。
図９は、代替の実施形態によるメモリ・ベースのＩＣＩ軽減技術を組み込む例示的なフラッシュ・メモリ・システム９００の概略ブロック図である。図９に示されるとおり、例示的なフラッシュ・メモリ・システム９００は、インタフェース９５０によって接続された、フラッシュ制御システム９１０と、フラッシュ・メモリ・ブロック９６０とを備える。例示的なフラッシュ制御システム９１０は、通常、１つまたは複数の集積回路上に、フラッシュ・コントローラ９２０と、オプションの読み取りチャネル９２５とを備える。例示的な読み取りチャネル９２５は、符号器／復号器ブロック９４０と、１つまたは複数のバッファ９４５とを備える。代替の実施形態において、符号器／復号器ブロック９４０およびいくつかのバッファ９４５は、フラッシュ・コントローラ９２０内部に実装されてもよい。例示的なフラッシュ・コントローラ９２０は、本発明の特徴および機能をサポートするようにこの場合、変形される、例えば、よく知られた市販の技術および／または製品を使用して実施されることが可能である。符号器／復号器ブロック９４０およびバッファ９４５は、よく知られた市販の技術および／または製品を使用して実施されることが可能である。
例示的なフラッシュ・メモリ・ブロック９６０は、メモリ・アレイ９７０と、よく知られた市販の技術および／または製品を使用してそれぞれ実施されることが可能な１つまたは複数のバッファ９８０とを備える。さらに、例示的なフラッシュ・メモリ・ブロック９６０は、例えば、図１０〜図１２に関連して後段でさらに説明される、１つまたは複数のＩＣＩ軽減プロセス９９０を実施する１つまたは複数のプロセッサを備える例示的な信号処理ユニット９８５を備える。さらに、図９に示される様々なブロックの間のデータ・フローも、例えば、図１０〜図１２に関連して後段でさらに説明される。一般に、後段でさらに説明されるとおり、読み取り動作中にＩＣＩ軽減を実行するのに、１つまたは複数のＩＣＩ軽減プロセス９９０は、メモリ・アレイ９７０から読み取られたハード読み取り値またはソフト読み取り値に基づいて、新たな読み取り値を計算する。同様に、図１０に関連して後段でさらに説明されるとおり、書き込み動作中にＩＣＩ軽減を実行するのに、１つまたは複数のＩＣＩ軽減プロセス９９０は、ターゲット・セルおよびアグレッサ・セルに関してフラッシュ・コントローラ９１０から受け取られたプログラム・データに基づいて、事前補償されたプログラム値を生成する。
開示されるＩＣＩ軽減技術の様々な実施形態において、例示的なインタフェース９５０は、アグレッサ・セルに関連する情報を表す値などの、従来のフラッシュ・メモリ・システムと関係するさらなる情報を伝える必要がある可能性がある。このため、インタフェース９５０は、従来のフラッシュ・メモリ・システムにおけるインタフェースと比べて、より大きい容量（例えば、より多くの入力ピンまたは出力ピン）、またはより高速のレートを有する必要がある可能性がある。インタフェース９５０は、オプションとして、例えば、ＤＤＲ（ダブル・データレート）技術を使用して、インタフェース９５０の情報伝送容量を増加させる、本出願と同時に出願し、参照により本明細書に組み込まれている「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｉｎｔｅｒｆａｃｉｎｇ Ｂｅｔｗｅｅｎ ａ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌｌｅｒ ａｎｄ ａ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ａｒｒａｙ」という名称の国際特許出願第 号（整理番号０８−０７６９）の教示に、例えば、従って実施されることが可能である。
書き込み動作中、インタフェース９５０は、ターゲット・セルおよびアグレッサ・セルの中に格納されるようにプログラム・データを転送し、事前補償されたプログラム値が、フラッシュ・メモリ９６０内部で計算される。インタフェース９５０は、例えば、従来のフラッシュ・メモリ・システムの場合と同様にターゲット・セルに対するページのためのプログラム・データを転送し、さらに、アグレッサ・セルに対する隣接するワード線、または偶ビット線もしくは奇ビット線のためのプログラム・データを転送する。通常、事前補償されたプログラム値を表すのと比べて、このプログラム・データを表すのに要求されるビットは、より少ない。したがって、書き込み側ＩＣＩ軽減に関して、インタフェース９５０は、通常、インタフェース８５０と比べて、より小さい帯域幅しか要求しない。しかし、このことは、論理回路にではなく、メモリに合わせて通常、最適化されるフラッシュ・メモリを製造するのに使用されるメモリ・プロセス技術を使用して、メモリ内部に書き込み側ＩＣＩ軽減プロセスを実装するという犠牲を払う。
読み取り動作中、インタフェース９５０は、ターゲット・セルに関して、ならびにオプションとしてアグレッサ・セルに関してＩＣＩ軽減プロセス９９０によって計算されたハード読み取り値もしくはハード読み取りデータ、またはソフト読み取り値もしくはソフト読み取りデータを転送する。通常、単一回の読み取りアクセスに関して伝えられる情報は、データのページまたはワード線である。論理回路にではなく、メモリに合わせて通常、最適化されるフラッシュ・メモリを製造するのに使用されるメモリ・プロセス技術を使用して、メモリ内部に読み取り側ＩＣＩ軽減プロセスを実装するという犠牲を払って、ターゲット・セルに関するデータだけを送ることは、インタフェース９５０の帯域幅要件を小さくすることが注目される。
図８および図９のＩＣＩ軽減技術の様々な実施形態において使用される静電容量結合係数ｋｘ、ｋｙおよびｋｘｙは、フラッシュ制御システム８１０、９１０および／またはフラッシュ・メモリ・ブロック８６０、９６０において計算され得ることが注目される。静電容量結合係数ｋｘ、ｋｙおよびｋｘｙは、それぞれのインタフェース８５０、９５０上で転送されることが必要である可能性がある。静電容量結合係数は、適応性であることが可能であり、絶えず、時々、または定期的に更新されることが可能であることが注目される。
前述したとおり、本発明の様々な態様は、ＩＣＩを軽減する信号処理技術を提供する。とりわけ利点として、ＩＣＩ軽減の信号処理アプローチは、技術的制約および物理的制約に縛られない。一般に、後段で詳細に説明されるとおり、書き込み側ＩＣＩ軽減は、アグレッサ・セル７２０の中に格納されるプログラム電圧の知識を有して、ターゲット・セル７１０のプログラミング中に実現され得る。同様に、読み取り側ＩＣＩ軽減が、アグレッサ・セル７２０の中に既に格納されている電圧の知識を有して実現され得る。このように、本発明のいくつかの態様は、例示的な書き込み側ＩＣＩ軽減技術、および例示的な読み取り側ＩＣＩ軽減技術を提供する。本発明のさらなる変種において、ＩＣＩ軽減は、開示される書き込み側ＩＣＩ軽減技術と読み取り側ＩＣＩ軽減技術の組合せを使用して実現され得る。
（書き込み側ＩＣＩ軽減）
図１０は、本発明の特徴を組み込む書き込み側ＩＣＩ軽減プロセス１０００の例示的な実施例を説明する流れ図である。図８および図９に関連して前述したとおり、書き込み側ＩＣＩ軽減プロセス１０００は、通常、フラッシュ制御システム８１０における信号処理ユニット８３０、またはフラッシュ・メモリ９６０における信号処理ユニット９８５によって実施される。図１０に示されるとおり、書き込み側ＩＣＩ軽減プロセス１０００は、ステップ１０１０中にフラッシュ・メモリ７００における１つまたは複数のターゲット・セル７１０に書き込まれるべきプログラム・データを最初に獲得する。前述したとおり、例示的なページ・レベル・アクセス技術またはワード線レベル・アクセス技術のより詳細な説明は、例えば、参照により本明細書に組み込まれている、２００９年３月１１に出願した、「Ｍｅｔｈｏｄｓ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｓｔｏｒｉｎｇ Ｄａｔａ ｉｎ ａ Ｍｕｌｔｉ−Ｌｅｖｅｌ Ｃｅｌｌ Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ ｗｉｔｈ Ｃｒｏｓｓ−Ｐａｇｅ Ｓｅｃｔｏｒｓ，Ｍｕｌｔｉ−Ｐａｇｅ Ｃｏｄｉｎｇ ａｎｄ Ｐｅｒ−Ｐａｇｅ Ｃｏｄｉｎｇ」という名称の国際特許出願ＰＣＴ／ＵＳ０９／３６８１０号において見ることができる。
その後、ステップ１０２０中、ターゲット・セル７１０に関して、書き込み側ＩＣＩ軽減プロセス１０００は、後にプログラミングされるべき少なくとも１つの隣接セル７２０のためのプログラム・データの１つまたは複数のビットを獲得する。ステップ１０２０中に獲得されるアグレッサ・セル７２０は、メモリ７００における隣接ページに関連することが可能であり、書き込み側ＩＣ軽減プロセス１０００は、アグレッサ・セル７２０のためのプログラム・データが利用可能になるまで待たなければならない可能性があることが注目される。ターゲット・セルおよび潜在的なアグレッサ・セルに関するプログラム・データは、それらのアグレッサ・セルに関するすべての値が利用可能になるまで、例えば、バッファ８４５または９８０の中に格納されることが可能である。これらのバッファは、ＩＣＩ軽減を実行するのに十分な量のデータが集められるまで、例えば、ターゲット・セルに対するページ、ならびに隣接するワード線、または隣接する偶ビット線もしくは奇ビット線におけるｘ、ｙ、またはｘｙ方向における隣接ページを格納することが可能である。前の書き込みプロセスからの潜在的なアグレッサ・セルに関するプログラム・データが、バッファの中で利用可能である可能性がある。前述したとおり、アグレッサ・セル７２０は、プログラミング・シーケンス・スキーム（ボトムアップ技術または偶／奇技術などの）を分析して、所与のターゲット・セル７１０の後にプログラミングされるアグレッサ・セル７２０を識別することによって、識別される。
書き込み側ＩＣＩ軽減プロセス１０００は、ステップ１０３０中にターゲット・セルに関するＩＣＩを事前補償する。予期されるＩＣＩを補償するターゲット・セル７１０の新たなプログラム電圧は、以下の式で得られる。すなわち、
Figure 2011527072
 ただし、ＰＶｔは、元のプログラムしきい値電圧であり、ＰＶｔｃは、ＩＣＩ消去後の新たなプログラムしきい値電圧であり、さらにΔＶｃは、ＩＣＩ消去項である。
一般に、式（２）に関するＩＣＩ軽減項は、結合係数、ならびにアグレッサ・セル７２０の電圧変化に基づいて計算される。前述したとおり、図７の例示的な実施形態において、アグレッサ・セル７２０は、同一のワード線、および隣接する上位のワード線におけるセルを備える。オプションとして、隣接する下位のワード線におけるアグレッサ・セルも、それらのセルがＩＣＩを生じさせる場合、考慮されることが可能である。このため、ＩＣＩに起因する電圧分布のシフトと広がりの両方が軽減される。
ＩＣＩ軽減項は、以下のとおり計算されることが可能である。すなわち、
Figure 2011527072
 ただし、
Figure 2011527072
 は、電圧レベルｌがセル（ｗ，ｂ）にプログラミングされた際のセル（ｗ，ｂ）のＶｔ電圧の変化であり、ｌ∈｛１，２，．．．Ｌ｝は、電圧レベルであり（１セル当り３ビットの場合、Ｌ＝８）、さらにｋｘ、ｋｙおよびｋｘｙは、静電容量結合係数である。異なるターゲット・セル、および異なるアグレッサ・セルに異なる電圧レベルｌがプログラミングされ得ることに留意されたい。
Figure 2011527072
 として、例えば、Ｖｔ電圧の予期される変化、または平均変化が使用され得る。
最後に、ステップ１０３０中にターゲット・セル７１０に関して計算された、事前補償されたプログラム値が、ステップ１０４０中にフラッシュ・メモリ８６０、９６０に供給される。
（読み取り側ＩＣＩ軽減）
前述したとおり、読み取り側ＩＣＩ軽減は、アグレッサ・セル７２０の中に格納されている電圧の知識を有して実現され得る。本明細書で説明されるとおり、開示される読み取り側ＩＣＩ軽減技術は、フラッシュ・セルから取得されたソフト電圧値、あるいはハード電圧レベル（検出された電圧レベル）（または以上の組合せ）を処理することができる。例示的な実施形態において、ソフト電圧値は、ターゲット・セル７１０に関して使用されるのに対して、ハード電圧レベルは、アグレッサ・セル７２０に関して使用される。
図１１は、本発明の特徴を組み込む読み取り側ＩＣＩ軽減プロセス１１００の例示的な実施例を説明する流れ図である。図８および図９に関連して前述したとおり、読み取り側ＩＣＩ軽減プロセス１１００は、通常、フラッシュ制御システム８１０における信号処理ユニット８３０、またはフラッシュ・メモリ９６０における信号処理ユニット９８５によって実施される。読み取り側ＩＣＩ軽減プロセス１１００は、通常、所与のページまたはワード線を読み取る要求を受け取ると、実施される。その後、フラッシュ・コントローラ８２０は、通常、読み取られる必要があるセルを識別する。
図１１に示されるとおり、読み取り側ＩＣＩ軽減プロセス１１００は、最初に、ステップ１１１０中、１つまたは複数のターゲット・セル７１０に関する読み取り値を獲得する。その後、所与のターゲット・セル７１０に関して、読み取り側ＩＣＩ軽減プロセス１１００は、ステップ１１２０中、少なくとも１つのアグレッサ・セル７２０の中の格納された電圧を表す値を獲得する。ターゲット・セルおよびアグレッサ・セルに関する値は、ハード値またはソフト値であることが可能である。ハード値は、前述したとおり、読み取られたしきい値電圧を電圧レベルしきい値と比較することによって、または信号処理技術もしくは信号復号技術によって獲得された、検出された電圧レベルであることが可能である。ステップ１１２０中に獲得される値は、測定された値、あるいは、例えば、所与のレベルまたは状態に関連する電圧分布の平均に基づく、予期される値であり得ることが注目される。
予期される値が使用される場合、隣接するワード線の中に格納された実際の値の知識は、軽減を実現するのに要求されない。例えば、ターゲット・セルを含む単一のワード線が測定されることが可能であり、予期される値が、隣接するワード線（アグレッサ・セル７２０）の中に格納された電圧に関して使用されることが可能である。このため、測定された値が、同一のワード線におけるアグレッサ・セルに関して使用され、予期される値が、隣接するワード線におけるアグレッサ・セルに関して使用される。予期される値は、電圧分布の知識を使用して、例えば、オフラインで計算され得る。隣接するワード線に関して予期される値を使用することは、この隣接するワード線が読み取られる必要がなく、さらにこの隣接するワード線に対応するデータが、インタフェース・バス８５０を介して伝送される必要がないという利点を有する。
さらなる変種において、ターゲット・セル７１０に関してソフト値が使用され得る一方で、アグレッサ・セル７２０に関してハード値が使用されて、インタフェース８５０、９５０上で送られるデータが減らされる。
ステップ１１２０中に獲得されるアグレッサ・セル７２０に関する値は、メモリ７００における隣接ページに関連することが可能であり、読み取り側ＩＣＩ軽減プロセス１１００は、アグレッサ・セル７２０に関する値が利用可能になるまで待たなければならない可能性があることが注目される。ターゲット・セルおよび潜在的なアグレッサ・セルに関する値は、それらのアグレッサ・セルに関するすべての値が利用可能になるまで、例えば、バッファ８４５または９８０の中に格納されることが可能である。これらのバッファは、ＩＣＩ軽減を実行するのに十分な量のデータが集められるまで、例えば、ターゲット・セルに関するページ、ならびに隣接するワード線、または隣接する偶ビット線もしくは奇ビット線におけるｘ方向、ｙ方向、またはｘｙ方向における隣接ページを格納することが可能である。また、前の読み取りプロセスからの潜在的なアグレッサ・セルに関する値が、バッファの中で利用可能である可能性もある。
ステップ１１３０中、読み取り側ＩＣＩ軽減プロセス１１００は、対応するアグレッサ・セル７２０からのターゲット・セル７１０に関するＩＣＩを算出する。ターゲット・セル７１０に関するＩＣＩは、以下の式で得られる。すなわち、
Figure 2011527072
 ただし、
Figure 2011527072
 は、電圧レベルｌがセル（ｗ，ｂ）にプログラミングされた際のセル（ｗ，ｂ）のＶｔ電圧の平均の、実際の、または推定された変化である。ｌ∈｛１，２，．．Ｌ｝は、電圧レベルである（１セル当り３ビットの場合、Ｌ＝８）。ｋｘ、ｋｙおよびｋｘｙは、静電容量結合係数である。Ｖｔ電圧の変化は、例えば、測定された値とベースライン電圧もしくは基準電圧の差であることが可能である。
例えば、フラッシュ・メモリ・セルが図５Ｂの最終状態「１０」にあることを測定された値が示す場合、電圧の変化は、この測定された値と状態「ｘ０」に関する基準電圧の差として計算されることが可能であり、ただし、例えば、状態「ｘ０」の分布に関する平均が基準電圧として使用される。
一般に、式（４）に関するＩＣＩ軽減項は、結合係数、ならびにアグレッサ・セル７２０の電圧変化に基づいて計算される。前述したとおり、図７の例示的な実施形態において、アグレッサ・セル７２０は、同一のワード線、および隣接する上位のワード線におけるセルを備える。オプションとして、隣接する下位のワード線におけるセルも、それらのセルがＩＣＩを生じさせる場合、アグレッサ・セルと見なされることが可能である。このため、電圧分布のシフトと広がりの両方が軽減される。同一のワード線からのデータだけしか考慮されない実施形態では、電圧分布のシフトが軽減され、広がりは、より小さい量だけ抑えられる。
読み取り側ＩＣＩ軽減プロセス１１００は、ステップ１１４０中に、以下のとおり、算出されたＩＣＩをターゲット・セル７１０の読み取り値から除去することによって、ターゲット・セル７１０に関するＩＣＩを訂正する新たな読み取り値を獲得する。すなわち、
Figure 2011527072
 ただし、ＲＶｔは、元の読み取り電圧または読み取り値であり、ＲＶｔｃは、ＩＣＩ消去後の新たな読み取り電圧または新たな読み取り値であり、さらにΔＶｃは、ＩＣＩ消去項である。
最後に、読み取り側ＩＣＩ軽減プロセス１１００は、ステップ１１５０中に復号のために新たな読み取り値をもたらす。
図１２は、本発明の特徴を組み込む反復読み取り側ＩＣＩ軽減プロセス１２００の例示的な実施例を説明する流れ図である。図８および図９に関連して前述したとおり、反復読み取り側ＩＣＩ軽減プロセス１２００は、通常、フラッシュ制御システム８１０における信号処理ユニット８３０、またはフラッシュ・メモリ９６０における信号処理ユニット９８５によって実施される。概して、反復読み取り側ＩＣＩ軽減プロセス１２００のステップ１２１０乃至１２５０は、図１１の読み取り側ＩＣＩ軽減プロセス１１００の対応するステップ１１１０乃至１１５０と実質的に同様である。
ステップ１２６０中に、復号誤りが検出された（例えば、復号器８４０（図８）によって）かどうかを判定する試験が実行される。ステップ１２６０中に、復号誤りは生じなかった判定された場合、プログラム制御は終了する。
しかし、ステップ１２６０中に、復号誤りが生じていると判定された場合、ステップ１２７０中に、プロセス１２００の後続の回に関するＩＣＩ軽減の範囲を拡大するように１つまたは複数のＩＣＩ軽減パラメータが調整される。例えば、プロセス１２００の第１の実行または第１回が、ターゲット・セルを含む同一のページまたは同一のワード線におけるＩＣＩだけしか補償しない可能性がある（それぞれ、ページ・アクセス技術またはワード線アクセス技術に関して）。ステップ１２６０中に復号誤りが検出された場合、プロセス１２００の第２の実行または第２回は、ｘ方向、ｙ方向、および、オプションとして、ｘｙ方向からのＩＣＩを考慮するように、隣接する１つまたは複数のページまたはワード線も包含することが可能である。
さらなる変種において、プロセス１２００の第１の実行または第１回が、ターゲット・セルおよび／またはアグレッサ・セルに関するハード値だけしか用いないが、復号誤りが生じた場合に、ターゲット・セルおよび／またはアグレッサ・セルに関するソフト値を含めるように拡張されることが可能である。ソフト情報は、より多い数の電圧レベルしきい値を使用して電圧を読み出すことによって、または第１の読み取りと比べて異なるしきい値を使用して電圧を再び読み取ることによって獲得されることが可能である（その場合、ソフト情報は、これらの複数の読み取り値に基づいて計算され得る）。
読み取り側ＩＣＩ軽減プロセス１１００と反復読み取り側ＩＣＩ軽減プロセス１２００の両方において、ＩＣＩ軽減のために用いられる電圧は、１セル当り格納されるビットの数より精度の高いソフト電圧値であることも、１セル当り格納されるビットの数（例えば、１セル当り３ビットを有するＭＬＣメモリの場合、３ビット）と同一の分解能を有するハード電圧レベルに量子化された値であることも可能である。読み取りプロセスの別の変種において、ソフト電圧値がターゲット・セル７１０に関して使用されることが可能であり、ハード電圧値がアグレッサ・セル７２０に関して使用されることが可能である。さらに、ＩＣＩ軽減は、アグレッサ・セル７２０に関する検出された値に基づくことが可能であり、ただし、検出された値は、アグレッサ・セルを読み取り、信号処理技術および信号復号技術を使用して、格納された値を検出することによって獲得される。代替として、検出された値は、それらの値が、以前の読み取りプロセス後に格納されている場合、バッファ８４５、８８０、９４５、または９８０から読み取られることも可能である。
（ＩＣＩ軽減の単純化）
Ａ．マルチステップ・ページ・プログラミング・シーケンス
前述したとおり、図５Ａおよび図５Ｂは、例示的なマルチステップ・ページ・プログラミング・シーケンスを示す。本発明の或る態様は、マルチステップ・ページ・プログラミング・シーケンスがＭＬＣフラッシュ・デバイス６００に適用される際、中間プログラミング中に出現するＩＣＩは、最終の上位ページの後のプログラミングによって相殺されることを認識する。一般に、上位（ＭＳＢ）ページの最終プログラミングは、最終プログラミングされた電圧の分布を再プログラミングし、引き締め、したがって、中間状態に加えられたＩＣＩを消去する。このため、本発明の一実施形態において、ＩＣＩは、最終の最上位ページ（ＭＳＢ）がプログラミングされると初めて、消去される。下位のページ（すなわち、中間状態）のプログラミングに関するＩＣＩを消去することは、オプションであるが、一般に、良好な誤り率のパフォーマンスを実現するのに要求されない。例えば、図６の１セル当り３ビットのフラッシュ・デバイス６００の場合、下位ページおよび中位ページの中間プログラミングは、無視され得る。
一般に、書き込み側ＩＣＩ軽減の場合、例えば、隣接するワード線またはビット線における、アグレッサ・セルのプログラム・レベルｌの知識が要求される。一般に、式（３）には、異なるＬ個のΔＶｔ（ｌ）値が存在する。例えば、図６の例示的なＭＬＣフラッシュ・セル・アレイ６００において、Ｌは、１セル当り３ビットを有するＭＬＣフラッシュ・セル・アレイ６００において８である。しかし、本発明の一態様は、使用されるプログラミング・アルゴリズムに依存して、異なるＭ個だけのΔＶｔ（ｌ）を使用して、異なるＬ個のΔＶｔ（ｌ）値が近似で記述され得ることを認識し、ただし、Ｍ＜Ｌである。図５Ｂに示される例示的なプログラミング・スキームに関して、「１１」から「０１」への遷移と「ｘ０」から「１０」への遷移は、ほぼ同一の電圧シフトを有するので、異なるＭ＝３個のΔＶｔ（ｌ）を考慮するだけで十分である。より複雑なＩＣＩ軽減プロセスは、可能なすべての遷移、「１１」から「１１」への遷移、「１１」から「０１」への遷移、「ｘ０」から「００」への遷移、「ｘ０」から「１０」への遷移に関して、異なるＬ＝４個のΔＶｔ（ｌ）値を考慮する。図７の実施形態において、式（２）および式（３）における別々のΔＶｃ値の数は、ＩＣＩを生じさせる隣接する５つのセル７２０が存在するので、Ｌ５ではなく、Ｍ５である。したがって、計算される必要がある別々のΔＶｃ値の数は、Ｍ＜Ｌである場合、大幅に減る。
図７に示される例示的なフラッシュ・メモリに関してマルチステップ・ページ・プログラミング・シーケンスが使用される場合、図１０および図１１のコントローラ・ベース、またはメモリ・ベースのＩＣＩ軽減プロセス１０００、１１００が、それぞれ、以下のとおり実施される。ページ・データは、バッファ・メモリ８４５または９８０の中に一時的に格納され、隣接する上位のワード線に関する上位ページ・データが利用可能になるまで、フラッシュ・メモリ・デバイス８７０、９７０に書き込まれない。それぞれのＩＣＩ軽減ブロック８３５または９９０が、図１０に関連して前述したとおり、これらのデータ・ビットに基づいて新たなプログラム電圧（事前補償されたプログラム値）を計算する。電源電圧が、例えば、電力中断または電力遮断に起因して、しきい値電力を下回って低下した場合、バッファ・メモリ８４５または９８０の中に格納されたデータが、データが失われることを防止するようにフラッシュ・メモリ８７０、９７０（または別の不揮発性メモリ）に書き込まれることが可能である。
やはり読み取り側ＩＣＩ軽減に関して、式（４）および式（５）に基づいて計算される別々のΔＶｃ値の数が、マルチステップ・プログラミング・シーケンスの電圧シフト特性を考慮に入れ、別々のＭ＜Ｌ個だけの電圧シフトΔＶｔ（ｌ）しか考慮しないことによって、減らされることが可能である。その場合、図７の実施形態において、式（４）および式（５）における別々のΔＶｃ値の数は、ＩＣＩを生じさせる隣接する５つのセル７２０が存在するので、Ｌ５ではなく、Ｍ５である。
前述した書き込み側ＩＣＩ軽減および読み取り側ＩＣＩ軽減は、最終状態だけではなく、例えば、１セル当り３ビットのフラッシュにおける中位のページがプログラミングされる際に、または１セル当り３ビットのフラッシュにおける中位のページをプログラミングした後に形成された中間状態を読み取る際に、中間状態にも適用され得る。
マルチステップ・ページ・プログラミング考慮事項は、フラッシュ・メモリの読み取りと書き込みの両方に影響を与えることが注目される。中間状態にプログラミングされると、セルは、無期限に中間状態に保たれ得る。セルが、読み取り動作中に中間状態である場合、ＩＣＩ軽減が、本発明に従って実施されることが可能である。
Ｂ．Ｘ−Ｙ方向の静電容量結合係数を無視する
前述したとおり、例示的な実施形態において、式（３）および式（４）は、図７に示される例示的なフラッシュ・メモリにおけるターゲット・セル７１０と５つまでの隣接アグレッサ・セル７２０の間のＩＣＩに対処するのに、静電容量結合係数ｋｘ、ｋｙおよびｋｘｙを考慮する。しかし、本発明の別の態様は、ｋｘｙ≪ｋｘ＜ｋｙであることを認識する。このため、ｘ−ｙ方向における静電容量結合ｋｘｙは、式（３）および式（４）において無視されることが可能であり、ＩＣＩ軽減項は、以下のとおりとなる。すなわち、
Figure 2011527072
すると、式（３）および式（４）によって与えられる別々のΔＶｃの数は、Ｌ５ではなく、Ｌ３に減らされる。別々のΔＶｃの数は、別々のＭ＜Ｌ個だけの電圧シフトΔＶｔ（ｌ）しか考慮しないことによって、さらに減らされ得る。すると、計算される必要がある別々のΔＶｃ値の数は、Ｍ３個に減らされる。一般に、ＩＣＩ軽減の単純化ＡおよびＢにおいて、別々のΔＶｃ値の数は、Ｍｋによって与えられ、ただし、ｋは、考慮されるアグレッサ・セルの数であり、Ｍは、考慮される別々の電圧シフトの数である。書き込み側軽減および読み取り側軽減に関する両方の式（３）と（４）は、本明細書で説明されるとおり単純化され得る。別々のΔＶｃ値の数を減らすことにより、式（２）から明白なとおり、事前補償されたプログラム値の数も減らされる。このことは、例えば、インタフェース８５０を介して伝送される必要があるデータの量を減らすのに役立ち、その結果、別々のＭ＜Ｌ個だけの電圧シフトΔＶｔ（ｌ）しか考慮しないことにより、別々のΔＶｃ値の数を減らさない書き込み側軽減スキームと比べて、インタフェース８５０の容量（ピン数または伝送レートの点で）が、減らされることが可能である。
Ｃ．偶／奇プログラミングに関してＸ方向における係数を無視する
図３に関連して前述したとおり、例示的な偶／奇プログラミング・シーケンスが、示された順序で偶または奇のビット線を選択し、順次に（ボトムアップで）プログラミングする。本発明の別の態様は、ｘ方向の結合が、偶ページまたは奇ページに関して（例えば、奇ページが偶ページの後にプログラミングされる場合、奇ページに関して）無視され得ることを認識する。したがって、奇ページに関して、式（３）におけるＩＣＩ軽減項は、以下のとおり単純化される。すなわち、
Figure 2011527072
 ただし、計算される必要がある別々のΔＶｃ値の数は、Ｍ個だけに減らされる。奇ビット線と偶ビット線の並行プログラミングを使用する一部のフラッシュ・アーキテクチャは、ほとんどパフォーマンスの損失なしにｘ結合がすべて省略されることを許す。一般に、式（７）は、偶ページと奇ページの両方に関してハードウェア複雑度を減らすのに使用され得る。書き込み側軽減および読み取り側軽減に関する両方の式（３）と（４）は、本明細書で説明されるとおり単純化され得る。
Ｄ．電圧レベルしきい値を調整することによって残留ＩＣＩおよび保持効果に対処する
本発明の一態様は、保持効果および漏れ効果に起因する一定の、さらに／または残留のＩＣＩ効果および電圧シフトに対処することが、１つまたは複数の電圧レベルしきい値の適切な調整によって行われ得ることを認識する。
開示されるＩＣＩ軽減技術は、保持に起因する信号の劣化にもかかわらず、実現され得ることが注目される。ターゲット・セルおよびアグレッサ・セルのしきい値電圧はそれぞれ、保持効果、および関連する漏れ効果によるそれぞれの量だけシフトする。適切な電圧レベルしきい値を選択することによって、保持効果および残留ＩＣＩ効果は、軽減され得る。
（プロセス、システム、および製造品の詳細）
本明細書のいくつかの流れ図は、ステップの例示的な順序を説明するが、その順序が変更され得ることも本発明の実施形態である。本発明の代替の実施形態として、アルゴリズムの様々な置換が企図される。本発明の例示的な実施形態は、ソフトウェア・プログラムにおける処理ステップに関連して説明されてきたが、当業者には明白なとおり、様々な機能が、デジタル領域で、ソフトウェア・プログラムにおいて、回路要素もしくは状態マシンによってハードウェアにおいて、またはソフトウェアとハードウェアの両方の組合せにおいて、処理ステップとして実施されることが可能である。そのようなソフトウェアは、例えば、デジタルシグナルプロセッサ、特定用途向け集積回路、マイクロコントローラ、または汎用コンピュータにおいて使用されることが可能である。そのようなハードウェアおよびソフトウェアは、集積回路内で実施される回路内で実施されることが可能である。
このため、本発明の機能は、方法の形態、およびそれらの方法を実施するための装置の形態で実施されることが可能である。本発明の１つまたは複数の態様は、例えば、記憶媒体の中に格納され、マシンにロードされ、さらに／またはマシンによって実行されるか、何らかの伝送媒体を介して伝送されるかにかかわらず、プログラム・コードの形態で実施されることが可能であり、このプログラム・コードが、コンピュータなどのマシンにロードされ、マシンによって実行されると、そのマシンが、本発明を実施するための装置となる。汎用プロセッサ上で実施される場合、それらのプログラム・コード・セグメントは、プロセッサと一緒になって、特定の論理回路と同様に動作するデバイスを提供する。また、本発明は、集積回路、デジタルシグナルプロセッサ、マイクロプロセッサ、およびマイクロコントローラの１つまたは複数において実施されることも可能である。
当技術分野で知られているとおり、本明細書で説明される方法および装置は、コンピュータ可読媒体を自ら備え、その媒体上にコンピュータ可読コード手段が実現されている製造品として配布されることが可能である。このコンピュータ可読プログラム・コード手段は、コンピュータ・システムと連携して、本明細書で説明される方法を実行する、または本明細書で説明される装置を作成するステップのすべて、または一部を実行するように動作可能である。このコンピュータ可読媒体は、記録可能な媒体（例えば、フロッピー・ディスク、ハードドライブ、コンパクト・ディスク、メモリ・カード、半導体デバイス、チップ、ＡＳＩＣ（特定用途向け集積回路））であっても、伝送媒体（例えば、光ファイバ、ワールド・ワイド・ウェブ、ケーブル、あるいは時分割多元接続チャネル、符号分割多元接続チャネル、または他の無線周波数チャネルを使用する無線チャネルを備えるネットワーク）であってもよい。コンピュータ・システムで使用するのに適した、情報を格納することができる、知られている、または開発される任意の媒体が、使用されることが可能である。コンピュータ可読コード手段は、磁気媒体上の磁気変化、またはコンパクト・ディスクの表面上の高さ変化などの、命令およびデータをコンピュータが読み取ることを許すための任意の機構である。
本明細書で説明されるコンピュータ・システムおよびサーバはそれぞれ、本明細書で開示される方法、ステップ、および機能を実施するように関連するプロセッサを構成するメモリを含む。これらのメモリは、分散型であることも、ローカル型であることも可能であり、これらのプロセッサは、分散型であることも、単体であることも可能である。これらのメモリは、電気メモリ、磁気メモリ、または光メモリとして、あるいは以上のタイプまたは他のタイプの格納デバイスの任意の組合せとして実施されることが可能である。さらに、「メモリ」という用語は、関連するプロセッサによってアクセスされるアドレス指定可能な空間内のアドレスから読み取られる、またはそのようなアドレスに書き込まれることが可能な任意の情報を包含するように十分に広く解釈されなければならない。この定義で、ネットワーク上の情報は、関連するプロセッサが、ネットワークからその情報を取得することができるため、やはりメモリの範囲内にある。
本明細書で示され、説明される実施形態および変形形態は、本発明の原理を単に例示するに過ぎないこと、ならびに様々な変形が、本発明の趣旨および範囲を逸脱することなく、当業者によって実施されることが可能であることを理解されたい。

Claims (17)

  1. フラッシュ・メモリ・デバイスに書き込むための方法であって、
    前記フラッシュ・メモリにおける少なくとも１つのターゲット・セルに書き込まれるべきプログラム・データを獲得すること、
    前記ターゲット・セルより後にプログラミングされるべき少なくとも１つのアグレッサ・セルに関するプログラム・データの１つまたは複数のビットを獲得すること、および
    事前補償されたプログラム値を生成することによって、前記ターゲット・セルに関するセル間干渉を事前補償することを備える方法。
  2. 前記フラッシュ・メモリ・デバイスは、ページ・アクセス技術およびワード線レベル・アクセス技術の１つまたは複数を使用してプログラミングされる請求項１に記載の方法。
  3. 前記少なくとも１つのアグレッサ・セルは、前記ターゲット・セルに隣接する１つまたは複数のセルを備える請求項１に記載の方法。
  4. 前記少なくとも１つのアグレッサ・セルは、前記ターゲット・セルと同一のワード線における１つまたは複数の隣接セルを備える請求項３に記載の方法。
  5. 前記少なくとも１つのアグレッサ・セルは、前記ターゲット・セルに隣接する上位または下位のワード線における１つまたは複数のセルを備える請求項３に記載の方法。
  6. 前記少なくとも１つのアグレッサ・セルの少なくとも１つは、前記少なくとも１つのアグレッサ・セルのすべてが利用可能になるまで、バッファの中に格納される請求項３に記載の方法。
  7. 前記少なくとも１つのアグレッサ・セルは、前記フラッシュ・メモリ・デバイスに関して使用されるプログラミング・シーケンス・スキームを分析することによって識別される請求項３に記載の方法。
  8. 前記セル間干渉を補償する前記ターゲット・セルの新たなプログラム電圧は、以下の式、すなわち、
    Figure 2011527072
     を使用して獲得され、ただし、ＰＶｔは、元のプログラム電圧であり、ＰＶｔｃは、ＩＣＩ消去後の新たなプログラム電圧であり、さらにΔＶｃは、ＩＣＩ消去項である請求項１に記載の方法。
  9. 前記セル間干渉軽減項は、以下、すなわち、
    Figure 2011527072
     のとおり計算されることが可能（異なる前記ターゲット・セルおよび前記アグレッサ・セルに異なる電圧レベルｌがプログラミングされ得ることに留意）であり、ただし、
    Figure 2011527072
     は、電圧レベルｌがセル（ｗ，ｂ）にプログラミングされた際のセル（ｗ，ｂ）のＶｔ電圧の変化であり、ｌ∈｛１，２，．．Ｌ｝は、前記電圧レベルであり、さらにｋｘ、ｋｙおよびｋｘｙは、静電容量結合係数である請求項８に記載の方法。
  10. 前記ターゲット・セルに関する前記事前補償されたプログラム値を、前記フラッシュ・メモリ・デバイスのメモリ・アレイに書き込むためにインタフェース上で供給するステップをさらに備える請求項１に記載の方法。
  11. 前記獲得するステップは、少なくとも１つのターゲット・セルに書き込まれるべき前記プログラム値、および少なくとも１つのアグレッサ・セルに関するプログラム・データの前記１つまたは複数のビットをインタフェースから獲得し、さらに前記事前補償されたプログラム値は、前記フラッシュ・メモリ・デバイスに関連するプロセッサによって計算される請求項１に記載の方法。
  12. マルチステップ・ページ・プログラミング・シーケンスの１つまたは複数のステップに適用される請求項１に記載の方法。
  13. セル間干渉を算出する前記ステップは、対角線上で隣接するアグレッサ・セルからの前記ターゲット・セルに関するセル間干渉を無視する請求項１に記載の方法。
  14. セル間干渉を算出する前記ステップは、偶／奇プログラミング・シーケンスに関する同一のワード線における１つまたは複数の隣接セルからの前記ターゲット・セルに関するセル間干渉を無視する請求項１に記載の方法。
  15. 前記ターゲット・セルに関する前記事前補償されたプログラム値を前記フラッシュ・メモリに供給するステップをさらに備える請求項１に記載の方法。
  16. マルチステップ・プログラミング・シーケンスの電圧シフト特性が、計算されるべき別々のΔＶｃ値の数をＭｋ個に減らすのに使用され、ただし、Ｍ＜Ｌであり、ｋは、考慮されるアグレッサ・セルの数であり、さらにＭは、考慮される別々の電圧シフトの数である請求項１に記載の方法。
  17. フラッシュ・メモリ・デバイスに書き込むためのシステムであって、
    メモリと、
    前記メモリに結合され、
    前記フラッシュ・メモリにおける少なくとも１つのターゲット・セルに書き込まれるべきプログラム・データを獲得し、
    前記ターゲット・セルより後にプログラミングされるべき少なくとも１つのアグレッサ・セルに関するプログラム・データの１つまたは複数のビットを獲得し、さらに
    事前補償されたプログラム値を生成することによって、前記ターゲット・セルに関するセル間干渉を事前補償するように動作する少なくとも１つプロセッサとを備えるシステム。
JP2011516836A 2008-07-01 2009-06-30 フラッシュ・メモリにおける書き込み側セル間干渉軽減のための方法および装置 Expired - Fee Related JP5496191B2 (ja)

Applications Claiming Priority (11)

Application Number Priority Date Filing Date Title
US13367508P 2008-07-01 2008-07-01
US61/133,675 2008-07-01
US13392108P 2008-07-07 2008-07-07
US61/133,921 2008-07-07
US13468808P 2008-07-10 2008-07-10
US61/134,688 2008-07-10
US13573208P 2008-07-22 2008-07-22
US61/135,732 2008-07-22
US19475108P 2008-09-30 2008-09-30
US61/194,751 2008-09-30
PCT/US2009/049327 WO2010002942A1 (en) 2008-07-01 2009-06-30 Method and apparatus for write-side intercell interference mitigation in flash memories

Publications (3)

Publication Number Publication Date
JP2011527072A true JP2011527072A (ja) 2011-10-20
JP2011527072A5 JP2011527072A5 (ja) 2012-08-16
JP5496191B2 JP5496191B2 (ja) 2014-05-21

Family

ID=40957821

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2011516835A Expired - Fee Related JP5710474B2 (ja) 2008-07-01 2009-06-30 フラッシュ・メモリにおける読み取り側セル間干渉軽減のための方法および装置
JP2011516840A Expired - Fee Related JP5710475B2 (ja) 2008-07-01 2009-06-30 フラッシュ・メモリにおけるソフト・デマッピングおよびセル間干渉軽減のための方法および装置
JP2011516838A Expired - Fee Related JP5621175B2 (ja) 2008-07-01 2009-06-30 変調コーディングを使用するセル間干渉軽減のための方法および装置
JP2011516836A Expired - Fee Related JP5496191B2 (ja) 2008-07-01 2009-06-30 フラッシュ・メモリにおける書き込み側セル間干渉軽減のための方法および装置

Family Applications Before (3)

Application Number Title Priority Date Filing Date
JP2011516835A Expired - Fee Related JP5710474B2 (ja) 2008-07-01 2009-06-30 フラッシュ・メモリにおける読み取り側セル間干渉軽減のための方法および装置
JP2011516840A Expired - Fee Related JP5710475B2 (ja) 2008-07-01 2009-06-30 フラッシュ・メモリにおけるソフト・デマッピングおよびセル間干渉軽減のための方法および装置
JP2011516838A Expired - Fee Related JP5621175B2 (ja) 2008-07-01 2009-06-30 変調コーディングを使用するセル間干渉軽減のための方法および装置

Country Status (8)

Country Link
US (4) US8526230B2 (ja)
EP (4) EP2308058B1 (ja)
JP (4) JP5710474B2 (ja)
KR (4) KR101628413B1 (ja)
CN (4) CN102132350B (ja)
IL (3) IL210394A0 (ja)
TW (4) TWI501238B (ja)
WO (4) WO2010002945A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011527159A (ja) * 2008-07-01 2011-10-20 エルエスアイ コーポレーション 変調コーディングを使用するセル間干渉軽減のための方法および装置

Families Citing this family (121)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8239735B2 (en) 2006-05-12 2012-08-07 Apple Inc. Memory Device with adaptive capacity
CN103280239B (zh) 2006-05-12 2016-04-06 苹果公司 存储设备中的失真估计和消除
US8595573B2 (en) 2006-12-03 2013-11-26 Apple Inc. Automatic defect management in memory devices
CN101715595A (zh) 2007-03-12 2010-05-26 爱诺彼得技术有限责任公司 存储器单元读取阈的自适应估计
US8429493B2 (en) 2007-05-12 2013-04-23 Apple Inc. Memory device with internal signap processing unit
US8234545B2 (en) 2007-05-12 2012-07-31 Apple Inc. Data storage with incremental redundancy
US8259497B2 (en) 2007-08-06 2012-09-04 Apple Inc. Programming schemes for multi-level analog memory cells
US8174905B2 (en) 2007-09-19 2012-05-08 Anobit Technologies Ltd. Programming orders for reducing distortion in arrays of multi-level analog memory cells
US8300478B2 (en) 2007-09-19 2012-10-30 Apple Inc. Reducing distortion using joint storage
US8527819B2 (en) 2007-10-19 2013-09-03 Apple Inc. Data storage in analog memory cell arrays having erase failures
KR101509836B1 (ko) 2007-11-13 2015-04-06 애플 인크. 멀티 유닛 메모리 디바이스에서의 메모리 유닛의 최적화된 선택
US8225181B2 (en) * 2007-11-30 2012-07-17 Apple Inc. Efficient re-read operations from memory devices
US8209588B2 (en) 2007-12-12 2012-06-26 Anobit Technologies Ltd. Efficient interference cancellation in analog memory cell arrays
US8456905B2 (en) 2007-12-16 2013-06-04 Apple Inc. Efficient data storage in multi-plane memory devices
US8230300B2 (en) * 2008-03-07 2012-07-24 Apple Inc. Efficient readout from analog memory cells using data compression
US8493783B2 (en) 2008-03-18 2013-07-23 Apple Inc. Memory device readout using multiple sense times
US8400858B2 (en) 2008-03-18 2013-03-19 Apple Inc. Memory device with reduced sense time readout
US7995388B1 (en) 2008-08-05 2011-08-09 Anobit Technologies Ltd. Data storage using modified voltages
US8949684B1 (en) 2008-09-02 2015-02-03 Apple Inc. Segmented data storage
US8482978B1 (en) 2008-09-14 2013-07-09 Apple Inc. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8239734B1 (en) 2008-10-15 2012-08-07 Apple Inc. Efficient data storage in storage device arrays
US8713330B1 (en) 2008-10-30 2014-04-29 Apple Inc. Data scrambling in memory devices
US8208304B2 (en) 2008-11-16 2012-06-26 Anobit Technologies Ltd. Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N
US8248831B2 (en) 2008-12-31 2012-08-21 Apple Inc. Rejuvenation of analog memory cells
US8397131B1 (en) 2008-12-31 2013-03-12 Apple Inc. Efficient readout schemes for analog memory cell devices
US8924661B1 (en) 2009-01-18 2014-12-30 Apple Inc. Memory system including a controller and processors associated with memory devices
KR101602316B1 (ko) * 2009-02-09 2016-03-22 삼성전자주식회사 반도체 메모리 장치 및 그것의 데이터 처리 방법
US8023345B2 (en) * 2009-02-24 2011-09-20 International Business Machines Corporation Iteratively writing contents to memory locations using a statistical model
US8228701B2 (en) * 2009-03-01 2012-07-24 Apple Inc. Selective activation of programming schemes in analog memory cell arrays
US8259506B1 (en) 2009-03-25 2012-09-04 Apple Inc. Database of memory read thresholds
US8832354B2 (en) 2009-03-25 2014-09-09 Apple Inc. Use of host system resources by memory controller
US8179731B2 (en) 2009-03-27 2012-05-15 Analog Devices, Inc. Storage devices with soft processing
US8238157B1 (en) 2009-04-12 2012-08-07 Apple Inc. Selective re-programming of analog memory cells
US8479080B1 (en) 2009-07-12 2013-07-02 Apple Inc. Adaptive over-provisioning in memory systems
US8386739B2 (en) * 2009-09-28 2013-02-26 International Business Machines Corporation Writing to memory using shared address buses
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
US8677054B1 (en) 2009-12-16 2014-03-18 Apple Inc. Memory management schemes for non-volatile memory devices
US8694814B1 (en) 2010-01-10 2014-04-08 Apple Inc. Reuse of host hibernation storage space by memory controller
US8677203B1 (en) 2010-01-11 2014-03-18 Apple Inc. Redundant data storage schemes for multi-die memory systems
KR101678404B1 (ko) * 2010-02-25 2016-11-23 삼성전자주식회사 사전 확률 정보를 사용하는 메모리 시스템 및 그것의 데이터 처리 방법
KR101710663B1 (ko) * 2010-03-02 2017-02-28 삼성전자주식회사 메모리 시스템 및 그것의 동작 방법
US8504885B2 (en) 2010-03-31 2013-08-06 Lsi Corporation Methods and apparatus for approximating a probability density function or distribution for a received value in communication or storage systems
US8775913B2 (en) 2010-03-31 2014-07-08 Lsi Corporation Methods and apparatus for computing soft data or log likelihood ratios for received values in communication or storage systems
US8463985B2 (en) * 2010-03-31 2013-06-11 International Business Machines Corporation Constrained coding to reduce floating gate coupling in non-volatile memories
US8429500B2 (en) 2010-03-31 2013-04-23 Lsi Corporation Methods and apparatus for computing a probability value of a received value in communication or storage systems
US8694853B1 (en) 2010-05-04 2014-04-08 Apple Inc. Read commands for reading interfering memory cells
US8406051B2 (en) * 2010-05-17 2013-03-26 Seagate Technology Llc Iterative demodulation and decoding for multi-page memory architecture
US8572423B1 (en) 2010-06-22 2013-10-29 Apple Inc. Reducing peak current in memory systems
US8595591B1 (en) 2010-07-11 2013-11-26 Apple Inc. Interference-aware assignment of programming levels in analog memory cells
US9104580B1 (en) 2010-07-27 2015-08-11 Apple Inc. Cache memory for hybrid disk drives
US8767459B1 (en) 2010-07-31 2014-07-01 Apple Inc. Data storage in analog memory cells across word lines using a non-integer number of bits per cell
US8856475B1 (en) 2010-08-01 2014-10-07 Apple Inc. Efficient selection of memory blocks for compaction
KR101678888B1 (ko) * 2010-08-06 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치의 데이터 판독 방법
US8493781B1 (en) 2010-08-12 2013-07-23 Apple Inc. Interference mitigation using individual word line erasure operations
US8694854B1 (en) 2010-08-17 2014-04-08 Apple Inc. Read threshold setting based on soft readout statistics
CN103140894B (zh) * 2010-08-17 2017-08-22 技术研究及发展基金公司 在非易失性存储器(nvm)单元中减轻单元间耦合效应
US8964464B2 (en) * 2010-08-24 2015-02-24 Densbits Technologies Ltd. System and method for accelerated sampling
US9021181B1 (en) 2010-09-27 2015-04-28 Apple Inc. Memory management for unifying memory cell conditions by using maximum time intervals
US9898361B2 (en) 2011-01-04 2018-02-20 Seagate Technology Llc Multi-tier detection and decoding in flash memories
US9082480B2 (en) 2011-01-04 2015-07-14 Seagate Technology Llc Detection and decoding in flash memories with error correlations for a plurality of bits within a sliding window
US9292377B2 (en) 2011-01-04 2016-03-22 Seagate Technology Llc Detection and decoding in flash memories using correlation of neighboring bits and probability based reliability values
US9106264B2 (en) 2011-01-04 2015-08-11 Lsi Corporation Encoding and decoding in flash memories using convolutional-type low-density parity check codes
US8854880B2 (en) 2011-01-04 2014-10-07 Lsi Corporation Inter-cell interference cancellation in flash memories
US9502117B2 (en) 2011-03-14 2016-11-22 Seagate Technology Llc Cell-level statistics collection for detection and decoding in flash memories
US8780659B2 (en) 2011-05-12 2014-07-15 Micron Technology, Inc. Programming memory cells
US8549380B2 (en) * 2011-07-01 2013-10-01 Intel Corporation Non-volatile memory error mitigation
US9030870B2 (en) * 2011-08-26 2015-05-12 Micron Technology, Inc. Threshold voltage compensation in a multilevel memory
US9076547B2 (en) 2012-04-05 2015-07-07 Micron Technology, Inc. Level compensation in multilevel memory
US9117529B2 (en) * 2011-12-23 2015-08-25 Hgst Technologies Santa Ana, Inc. Inter-cell interference algorithms for soft decoding of LDPC codes
TWI514404B (zh) * 2012-02-24 2015-12-21 Silicon Motion Inc 讀取快閃記憶體中所儲存之資料的方法、記憶體控制器與系統
KR101962786B1 (ko) 2012-03-23 2019-03-27 삼성전자주식회사 불휘발성 메모리 장치, 메모리 시스템 및 그것의 프로그램 방법
US9136011B2 (en) * 2012-04-26 2015-09-15 Hgst Technologies Santa Ana, Inc. Soft information module
KR102089570B1 (ko) 2012-06-04 2020-03-16 삼성전자주식회사 저장 장치 및 그것의 데이터 처리 방법
US8824203B2 (en) 2012-07-13 2014-09-02 Micron Technology, Inc. Multiple step programming in a memory device
KR101762885B1 (ko) * 2012-11-09 2017-07-28 존슨 컨트롤스 테크놀러지 컴퍼니 연장된 경로를 갖는 가변 기하학적 디퓨저 및 그 제어방법
CN103811077B (zh) * 2012-11-12 2017-03-29 光宝电子(广州)有限公司 闪存中的资料补偿方法
US9021332B2 (en) * 2012-12-11 2015-04-28 Seagate Technology Llc Flash memory read error recovery with soft-decision decode
KR101741346B1 (ko) 2013-01-11 2017-06-15 엠파이어 테크놀로지 디벨롭먼트 엘엘씨 플래시 메모리들에 대한 페이지 할당
CN105027098B (zh) * 2013-01-17 2018-02-27 英派尔科技开发有限公司 减轻单元间干扰
WO2014113726A1 (en) * 2013-01-17 2014-07-24 University Of Hawaii Estimation of memory data
CN103971750B (zh) * 2013-01-29 2017-02-08 中国航空工业集团公司西安飞机设计研究所 一种ram的9相邻单元敏感故障检测方法
US9424946B2 (en) 2013-02-08 2016-08-23 Seagate Technology Llc Non-volatile buffering to enable sloppy writes and fast write verification
US9142309B2 (en) * 2013-02-19 2015-09-22 Sk Hynix Memory Solutions Inc. Generation of a composite read based on neighboring data
KR101742462B1 (ko) * 2013-02-27 2017-06-01 엠파이어 테크놀로지 디벨롭먼트 엘엘씨 메모리 디바이스들을 위한 선형 프로그래밍 기반 디코딩
US9129711B2 (en) 2013-02-28 2015-09-08 Kabushiki Kaisha Toshiba Semiconductor memory device
US8990668B2 (en) 2013-03-14 2015-03-24 Western Digital Technologies, Inc. Decoding data stored in solid-state memory
KR102168096B1 (ko) * 2013-03-15 2020-10-20 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 데이터 쓰기 방법
KR102067611B1 (ko) 2013-03-15 2020-01-20 삼성전자주식회사 메모리 컨트롤러의 동작 방법과 상기 메모리 컨트롤러를 포함하는 장치들
CN104112477B (zh) * 2013-04-19 2017-07-07 光宝科技股份有限公司 用于固态储存装置中晶体单元的群组区分方法
KR20150018291A (ko) 2013-08-09 2015-02-23 에스케이하이닉스 주식회사 메모리 시스템
KR102149770B1 (ko) * 2013-08-26 2020-08-31 삼성전자주식회사 메모리 컨트롤러 및 그것의 동작 방법
US9164828B2 (en) 2013-09-26 2015-10-20 Seagate Technology Llc Systems and methods for enhanced data recovery in a solid state memory system
KR102204394B1 (ko) * 2013-10-14 2021-01-19 삼성전자주식회사 메모리 시스템에서의 코딩 방법 및 디코딩 방법
US9218851B2 (en) * 2013-10-24 2015-12-22 Sandisk Technologies Inc. Power drop protection for a data storage device
TWI527048B (zh) * 2013-11-29 2016-03-21 慧榮科技股份有限公司 應用於快閃記憶體裝置的錯誤更正碼單元、自我測試方法及相關的控制器
WO2015088552A1 (en) 2013-12-13 2015-06-18 Empire Technology Development Llc Low-complexity flash memory data-encoding techniques using simplified belief propagation
US9798613B2 (en) 2013-12-27 2017-10-24 Toshiba Memory Corporation Controller of nonvolatile semiconductor memory
US9645763B2 (en) * 2014-01-13 2017-05-09 Seagate Technology Llc Framework for balancing robustness and latency during collection of statistics from soft reads
US9911492B2 (en) 2014-01-17 2018-03-06 International Business Machines Corporation Writing multiple levels in a phase change memory using a write reference voltage that incrementally ramps over a write period
JP6262063B2 (ja) * 2014-03-18 2018-01-17 東芝メモリ株式会社 不揮発性メモリおよび書き込み方法
US9349477B2 (en) 2014-06-16 2016-05-24 Seagate Technology Llc Inter-cell interference estimation based on a pattern dependent histogram
US9343170B2 (en) 2014-06-24 2016-05-17 Hgst Technologies Santa Ana, Inc. Word-line inter-cell interference detector in flash system
KR102246843B1 (ko) * 2015-01-15 2021-05-03 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
US9613664B2 (en) * 2015-01-20 2017-04-04 Samsung Electronics Co., Ltd. Method of operating memory device including multi-level memory cells
KR102298607B1 (ko) * 2015-02-17 2021-09-06 삼성전자주식회사 저항성 메모리 시스템 및 저항성 메모리 시스템의 동작 방법
US9595317B2 (en) * 2015-05-28 2017-03-14 Sandisk Technologies Llc Multi-state programming for non-volatile memory
WO2016194623A1 (ja) * 2015-06-01 2016-12-08 ソニー株式会社 データ処理装置、およびデータ処理方法
US9734912B2 (en) 2015-11-25 2017-08-15 Macronix International Co., Ltd. Reprogramming single bit memory cells without intervening erasure
US9704594B1 (en) 2016-02-18 2017-07-11 Western Digital Technolgies, Inc. Inter-cell interference reduction in flash memory devices
JP6606039B2 (ja) 2016-09-09 2019-11-13 東芝メモリ株式会社 メモリシステムおよび制御方法
JP2018163709A (ja) 2017-03-24 2018-10-18 東芝メモリ株式会社 メモリシステム
CN107403643B (zh) * 2017-07-17 2019-12-24 华中科技大学 一种通过重定向提高3d fg nand闪存可靠性的方法
CN108511021B (zh) * 2018-03-26 2020-10-27 上海华虹宏力半导体制造有限公司 一种虚拟接地闪存读取电路
KR102080089B1 (ko) * 2018-05-18 2020-02-21 최영준 정전시 전력 소모를 감소시키기 위한 데이터 저장 방법 및 데이터 저장 장치
KR102565913B1 (ko) * 2018-06-12 2023-08-11 에스케이하이닉스 주식회사 저장 장치 및 메모리 컨트롤러를 포함하는 메모리 시스템 및 이의 동작 방법
JP7066584B2 (ja) 2018-09-18 2022-05-13 キオクシア株式会社 メモリシステム
US10770155B2 (en) 2018-10-11 2020-09-08 International Business Machines Corporation Determining a read apparent voltage infector page and infected page
US10878912B1 (en) 2019-08-02 2020-12-29 Kabushiki Kaisha Toshiba Multi-cell modulation for flash memory
US11621033B2 (en) * 2020-01-14 2023-04-04 Micron Technology, Inc. Techniques for low power operation
US11556416B2 (en) 2021-05-05 2023-01-17 Apple Inc. Controlling memory readout reliability and throughput by adjusting distance between read thresholds
US11847342B2 (en) 2021-07-28 2023-12-19 Apple Inc. Efficient transfer of hard data and confidence levels in reading a nonvolatile memory

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005025898A (ja) * 2003-07-04 2005-01-27 Toshiba Corp 半導体記憶装置及びデータ書き込み方法。
JP2006228394A (ja) * 2004-11-12 2006-08-31 Toshiba Corp 半導体記憶装置のデータ書き込み方法
JP2007164899A (ja) * 2005-12-14 2007-06-28 Toshiba Corp 不揮発性半導体記憶装置
WO2008011440A2 (en) * 2006-07-20 2008-01-24 Sandisk Corporation Floating gate memory with compensating for coupling during programming
JP2008065866A (ja) * 2006-09-04 2008-03-21 Toshiba Corp 不揮発性半導体記憶装置
JP2009272016A (ja) * 2008-05-09 2009-11-19 Hitachi Ltd フラッシュメモリシステム

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5313421A (en) 1992-01-14 1994-05-17 Sundisk Corporation EEPROM with split gate source side injection
US5867429A (en) * 1997-11-19 1999-02-02 Sandisk Corporation High density non-volatile flash memory without adverse effects of electric field coupling between adjacent floating gates
EP0948140B1 (en) * 1998-04-03 2006-03-22 Agere Systems Inc. Iterative demapping and decoding of multilevel modulated signal
US6781877B2 (en) * 2002-09-06 2004-08-24 Sandisk Corporation Techniques for reducing effects of coupling between storage elements of adjacent rows of memory cells
US6944063B2 (en) * 2003-01-28 2005-09-13 Sandisk Corporation Non-volatile semiconductor memory with large erase blocks storing cycle counts
US20080266149A1 (en) * 2004-04-09 2008-10-30 Koninklijke Philips Electronics, N.V. Modulation Code System and Methods of Encoding and Decoding a Signal
US6980140B1 (en) * 2004-06-18 2005-12-27 Nortel Networks Limited Flash ADC receiver with reduced errors
US7251160B2 (en) 2005-03-16 2007-07-31 Sandisk Corporation Non-volatile memory and method with power-saving read and program-verify operations
US7187585B2 (en) * 2005-04-05 2007-03-06 Sandisk Corporation Read operation for non-volatile storage that includes compensation for coupling
US7526715B2 (en) * 2005-10-17 2009-04-28 Ramot At Tel Aviv University Ltd. Probabilistic error correction in multi-bit-per-cell flash memory
JP4800901B2 (ja) 2005-12-12 2011-10-26 矢崎総業株式会社 電圧検出装置及び絶縁インタフェース
JP4177847B2 (ja) * 2006-01-06 2008-11-05 株式会社東芝 不揮発性半導体記憶装置
US8055979B2 (en) * 2006-01-20 2011-11-08 Marvell World Trade Ltd. Flash memory with coding and signal processing
US7400532B2 (en) 2006-02-16 2008-07-15 Micron Technology, Inc. Programming method to reduce gate coupling interference for non-volatile memory
US7388781B2 (en) * 2006-03-06 2008-06-17 Sandisk Il Ltd. Multi-bit-per-cell flash memory device with non-bijective mapping
US7971130B2 (en) * 2006-03-31 2011-06-28 Marvell International Ltd. Multi-level signal memory with LDPC and interleaving
CN103280239B (zh) 2006-05-12 2016-04-06 苹果公司 存储设备中的失真估计和消除
KR101202537B1 (ko) 2006-05-12 2012-11-19 애플 인크. 메모리 디바이스를 위한 결합된 왜곡 추정 및 에러 보정 코딩
JP5095131B2 (ja) * 2006-05-31 2012-12-12 株式会社東芝 半導体記憶装置
CN102306501B (zh) 2006-06-19 2014-03-19 桑迪士克股份有限公司 编程不同大小的容限及在选择状态下使用补偿进行感测以改进非易失性存储器中的读取操作
WO2008011439A2 (en) * 2006-07-20 2008-01-24 Sandisk Corporation Compensating for coupling between adjacent storage elements in a nonvolatile memory, based on sensing a neighbour using coupling
US7894269B2 (en) * 2006-07-20 2011-02-22 Sandisk Corporation Nonvolatile memory and method for compensating during programming for perturbing charges of neighboring cells
JP4764288B2 (ja) * 2006-08-22 2011-08-31 株式会社東芝 半導体記憶装置及びその製造方法
KR100800378B1 (ko) * 2006-08-24 2008-02-01 삼성전자주식회사 메모리 소자 및 그의 제조방법
JP4791912B2 (ja) 2006-08-31 2011-10-12 株式会社東芝 不揮発性半導体記憶装置及び不揮発性記憶システム
US7457155B2 (en) * 2006-08-31 2008-11-25 Micron Technology, Inc. Non-volatile memory device and method having bit-state assignments selected to minimize signal coupling
KR100771883B1 (ko) * 2006-09-06 2007-11-01 삼성전자주식회사 멀티-레벨 불휘발성 메모리 장치 및 프로그램 방법
KR101615773B1 (ko) * 2006-09-08 2016-04-26 샌디스크 테크놀로지스, 인코포레이티드 플래시 메모리에서 사이클링 효과들에 대한 의사 랜덤 및 명령 구동 비트 보상 및 이를 위한 방법
JP2008077810A (ja) * 2006-09-25 2008-04-03 Toshiba Corp 不揮発性半導体記憶装置
US7886204B2 (en) * 2006-09-27 2011-02-08 Sandisk Corporation Methods of cell population distribution assisted read margining
TWI353521B (en) * 2006-09-28 2011-12-01 Sandisk Corp Soft-input soft-output decoder for nonvolatile mem
TWI360126B (en) * 2006-09-28 2012-03-11 Sandisk Corp Nonvolatile memory with adaptive operations and me
JP5409371B2 (ja) * 2006-11-03 2014-02-05 サンディスク テクノロジィース インコーポレイテッド 可変読み出ししきい値を有する不揮発性メモリ
US7941590B2 (en) * 2006-11-06 2011-05-10 Marvell World Trade Ltd. Adaptive read and write systems and methods for memory cells
EP1921614A3 (en) 2006-11-08 2008-06-11 Daewoo Electronics Corporation Optical information processing apparatus and optical information processing method
US7814401B2 (en) * 2006-12-21 2010-10-12 Ramot At Tel Aviv University Ltd. Soft decoding of hard and soft bits read from a flash memory
KR20090106461A (ko) * 2006-12-29 2009-10-09 쌘디스크 코포레이션 적응형 메모리 상태 분할에 의한 ｎａｎｄ 플래시 메모리 셀 어레이 및 방법
US7984360B2 (en) * 2006-12-31 2011-07-19 Ramot At Tel Aviv University Ltd. Avoiding errors in a flash memory by using substitution transformations
KR100816154B1 (ko) 2007-01-23 2008-03-21 주식회사 하이닉스반도체 플래시 메모리 소자의 어드레스 스케쥴링 방법
DE102007006603A1 (de) * 2007-02-06 2008-08-07 Keiper Gmbh & Co.Kg Verriegelungsvorrichtung für einen Fahrzeugsitz
US8031526B1 (en) * 2007-08-23 2011-10-04 Marvell International Ltd. Write pre-compensation for nonvolatile memory
KR101425958B1 (ko) * 2007-09-06 2014-08-04 삼성전자주식회사 멀티-비트 데이터를 저장하는 메모리 시스템 및 그것의읽기 방법
US7697325B2 (en) * 2007-09-24 2010-04-13 Sandisk Corporation Non-volatile memory cell endurance using data encoding
US7633798B2 (en) * 2007-11-21 2009-12-15 Micron Technology, Inc. M+N bit programming and M+L bit read for M bit memory cells
US7897953B2 (en) * 2008-01-16 2011-03-01 Micron Technology, Inc. Multi-level programmable PCRAM memory
US8458563B2 (en) * 2008-06-23 2013-06-04 Ramot At Tel Aviv University Ltd. Reading a flash memory by joint decoding and cell voltage distribution tracking
CN102132350B (zh) * 2008-07-01 2015-06-17 Lsi公司 用于闪存存储器中的软解映射和单元间干扰减轻的方法和设备
CN102099865B (zh) * 2008-07-22 2014-05-28 Lsi公司 用于在闪存存储器中每信号电平编程多个编程值的方法和装置
CN102203876B (zh) * 2008-09-30 2015-07-15 Lsi公司 用于存储器器件的软数据生成的方法和装置
US8228728B1 (en) * 2009-09-14 2012-07-24 Marvell International Ltd. Programming method for multi-level cell flash for minimizing inter-cell interference
US8213255B2 (en) * 2010-02-19 2012-07-03 Sandisk Technologies Inc. Non-volatile storage with temperature compensation based on neighbor state information

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005025898A (ja) * 2003-07-04 2005-01-27 Toshiba Corp 半導体記憶装置及びデータ書き込み方法。
JP2006228394A (ja) * 2004-11-12 2006-08-31 Toshiba Corp 半導体記憶装置のデータ書き込み方法
JP2007164899A (ja) * 2005-12-14 2007-06-28 Toshiba Corp 不揮発性半導体記憶装置
WO2008011440A2 (en) * 2006-07-20 2008-01-24 Sandisk Corporation Floating gate memory with compensating for coupling during programming
JP2008065866A (ja) * 2006-09-04 2008-03-21 Toshiba Corp 不揮発性半導体記憶装置
JP2009272016A (ja) * 2008-05-09 2009-11-19 Hitachi Ltd フラッシュメモリシステム

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011527159A (ja) * 2008-07-01 2011-10-20 エルエスアイ コーポレーション 変調コーディングを使用するセル間干渉軽減のための方法および装置
JP2011527071A (ja) * 2008-07-01 2011-10-20 エルエスアイ コーポレーション フラッシュ・メモリにおける読み取り側セル間干渉軽減のための方法および装置

Also Published As

Publication number Publication date
JP5710474B2 (ja) 2015-04-30
EP2308055A1 (en) 2011-04-13
WO2010002942A1 (en) 2010-01-07
WO2010002941A1 (en) 2010-01-07
WO2010002945A1 (en) 2010-01-07
TWI501248B (zh) 2015-09-21
JP2011527159A (ja) 2011-10-20
EP2308058B1 (en) 2016-01-27
KR101671313B1 (ko) 2016-11-01
KR101626631B1 (ko) 2016-06-01
KR20110041500A (ko) 2011-04-21
EP2308053A1 (en) 2011-04-13
CN102132353A (zh) 2011-07-20
KR20110041501A (ko) 2011-04-21
TW201015556A (en) 2010-04-16
IL210396A0 (en) 2011-03-31
TWI501241B (zh) 2015-09-21
US8462549B2 (en) 2013-06-11
KR20110038097A (ko) 2011-04-13
JP5710475B2 (ja) 2015-04-30
US20110145487A1 (en) 2011-06-16
US8797795B2 (en) 2014-08-05
IL210394A0 (en) 2011-03-31
TWI497522B (zh) 2015-08-21
IL210397A0 (en) 2011-03-31
CN102132348B (zh) 2015-06-17
EP2308058A1 (en) 2011-04-13
CN102160120A (zh) 2011-08-17
US8788923B2 (en) 2014-07-22
TWI501238B (zh) 2015-09-21
US20110216586A1 (en) 2011-09-08
CN102160120B (zh) 2019-05-31
TW201009843A (en) 2010-03-01
KR101675170B1 (ko) 2016-11-10
US20110149657A1 (en) 2011-06-23
TW201015559A (en) 2010-04-16
CN102132350B (zh) 2015-06-17
WO2010002948A1 (en) 2010-01-07
JP2011527071A (ja) 2011-10-20
CN102132353B (zh) 2015-07-22
JP2011528456A (ja) 2011-11-17
CN102132348A (zh) 2011-07-20
TW201021047A (en) 2010-06-01
JP5496191B2 (ja) 2014-05-21
US20110141815A1 (en) 2011-06-16
US8526230B2 (en) 2013-09-03
CN102132350A (zh) 2011-07-20
EP2308056A1 (en) 2011-04-13
KR20110051190A (ko) 2011-05-17
JP5621175B2 (ja) 2014-11-05
KR101628413B1 (ko) 2016-06-08

Similar Documents

Publication Publication Date Title
JP5496191B2 (ja) フラッシュ・メモリにおける書き込み側セル間干渉軽減のための方法および装置
JP5496198B2 (ja) フラッシュ・メモリにおいて信号レベルごとに複数のプログラム値をプログラミングするための方法および装置
JP5562329B2 (ja) フラッシュ・メモリ・コントローラとフラッシュ・メモリ・アレイの間でインタフェースをとるための方法および装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120629

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120629

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20120713

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130306

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130314

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20130614

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20130621

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130912

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140204

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140304

R150 Certificate of patent or registration of utility model

Ref document number: 5496191

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees