WO2016194623A1 - データ処理装置、およびデータ処理方法 - Google Patents

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Definitions

  • the present disclosure relates to a data processing device and a data processing method, and more particularly, to a data processing device and a data processing method that optimize an input to an LDPC decoder that performs parallel processing with a predetermined bit width.
  • LDPC Low Density Parity Check
  • DVB Digital Video Broadcasting
  • DVB-S.2 in Europe
  • ATSC Advanced Television Systems Committee
  • FIG. 1 shows the robustness in the case of transmitting 64800 bits, which is a data unit of an LDPC code, by the 64K16QAM system, for example.
  • 64,800 bits are composed of 180 360-bit bit strings, and the robustness differs in units of 360 bits.
  • bit interleaving is performed so that the robustness of the bit string is distributed.
  • Fig. 2 shows the state of bit interleaving processing conventionally used in DVB-T.2. As described above, in this interleaver (Permute), bit interleaving processing is executed only for the purpose of distributing robustness.
  • FIG. 3 shows an example of an LDPC decoder that decodes an LDPC code, which is adopted in a receiving device such as DVB-T.2, and the configuration of the preceding stage.
  • the transmission data is LDPC-encoded on the transmission side, and after the bit interleaving process is performed, the LDPC code 11 transmitted according to the 64K16QAM system is input one symbol (4 bits) at a time.
  • the demapper 12 calculates the probability that it is 0 and the probability that it is 1 for each bit constituting one symbol.
  • Bit deinterleaver (Bit DeINT Memory) 13 performs bit deinterleave (rearrangement) processing for restoring bit interleaving (reordering) processing performed on the transmission side.
  • the LDPC decoder 14 converts the serially input data string after the bit interleaving inverse processing into a predetermined bit width (360 bits in the case of 64K16QAM), and then converts the probability of zeroness of each bit of the predetermined bit width to The original transmission data before LDPC encoding is restored based on the probability of oneness.
  • the LDPC decoder provided on the receiving side is configured to perform parallel processing in units of a predetermined bit width (360 bits in the case of the 64K16QAM system).
  • serial processing is performed by the demapper 12 and the bit deinterleaver 13 in the preceding stage of the LDPC decoder 14, so that the demapper 12 and the bit deinterleaver 13 become a bottleneck, and the LDPC code It was a factor to delay the time required to restore the.
  • the present disclosure has been made in view of such a situation, and efficiently decodes LDPC codes in which bit interleaving processing is performed in consideration of not only robustness distribution but also processing units of parallel processing in an LDPC decoder. It is something that can be done.
  • data to be transmitted is LDPC encoded on the transmission side, and the resulting LDPC code is mapped to a symbol on a complex plane corresponding to a predetermined modulation scheme.
  • the data processing apparatus for processing the bit-interleaved data sequence in which the mapped data sequence representing the symbol is bit-interleaved in a predetermined bit group unit and transmitted according to the predetermined modulation method from the transmission side
  • the second data is obtained by executing in parallel the demapping process corresponding to the mapping on the transmission side for the first data string to be processed corresponding to the transmitted bit interleaved data string.
  • a parallel demapping unit for obtaining a sequence, and the transmission for the second data sequence A bit interleave inverse processing unit that obtains a third data string by executing in parallel a bit interleave inverse process corresponding to the bit interleave in, and decodes the third data string input in parallel in the bit group unit LDPC decoding unit.
  • the data processing device obtains a fourth data string by executing, in parallel, the same bit interleaving processing as the bit interleaving on the transmission side with respect to the output of the LDPC decoding unit
  • a bit interleaving processing unit can be further provided, and the parallel demapping unit executes the demapping processing corresponding to the mapping on the transmitting side in parallel with the fourth data string as a processing target, thereby performing the second processing. Can be obtained.
  • the predetermined modulation method may be a 64K16QAM method, and the predetermined bit group unit may be 360 bits.
  • data to be transmitted is LDPC encoded on the transmission side, and the resulting LDPC code is mapped to a symbol on a complex plane corresponding to a predetermined modulation method.
  • the data sequence representing the mapped symbol is bit-interleaved in a predetermined bit group unit and the bit-interleaved data sequence transmitted according to the predetermined modulation scheme is a processing target.
  • the demapping processing corresponding to the mapping on the transmission side is performed on the first data sequence to be processed, which corresponds to the bit interleaved data sequence transmitted from the transmission side, by the data processing device.
  • Parallel demapping to obtain the second data string by executing in parallel A bit interleaving inverse processing step for obtaining a third data sequence by executing, in parallel, bit interleaving inverse processing corresponding to the bit interleaving on the transmission side for the second data sequence, and the bit And an LDPC decoding step of decoding the third data string input in parallel in units of groups.
  • a data string is obtained, and the third data string input in parallel in bit group units is subjected to LDPC decoding.
  • each of a plurality of data to be transmitted is LDPC-encoded and bit-interleaved in a predetermined bit group unit on the transmission side, and then LDM (Layered Division Multiplexing)
  • LDM Laned Division Multiplexing
  • a parallel demapping processing unit that obtains a second data string by executing in parallel a demapping process that calculates each likelihood of the data to be decoded, with respect to the second data string.
  • bit interleaving inverse processing corresponding to the bit interleaving on the transmitting side is executed in parallel.
  • a bit interleave inverse processing unit for obtaining a data sequence an LDPC decoding unit for decoding the third data sequence input in parallel in units of bit groups, and the bit on the transmission side with respect to the output of the LDPC decoding unit
  • a bit interleave processing unit that obtains a fourth data sequence by executing the same bit interleaving processing as that of interleaving in parallel, and the parallel demapping unit also performs the demapping processing on the fourth data sequence as a processing target.
  • a second data string is obtained by executing in parallel.
  • the received signal includes a result of LDPC encoding of first data to be transmitted on the transmission side, bit interleaving in units of a predetermined bit group, and modulation using the QPSK method, and second data to be transmitted.
  • This data can be LDPC-encoded, bit-interleaved in units of a predetermined bit group, and multiplexed with the result of 64 NUC system multiplexing in the LDM system.
  • each of a plurality of data to be transmitted is LDPC-encoded and bit-interleaved in a predetermined bit group unit, and then LDM (Layered Division Multiplexing)
  • LDM Layered Division Multiplexing
  • first data to be processed corresponding to the received signal transmitted from the transmitting side by the data processing device A parallel demapping process step for obtaining a second data string by executing parallel demapping processing for calculating each likelihood of the data to be decoded with respect to the column other than the data to be decoded as noise
  • bit interleaving corresponding to the bit interleaving on the transmission side for the second data string Bit interleaving inverse processing step for obtaining a third data string by executing parallel processing in parallel, LDPC decoding step for decoding the third data string inputted in parallel in bit group units, and LDPC decoding
  • bit interleaving process step A bit interleaving process step
  • a second data string is obtained by executing in parallel a demapping process for calculating each likelihood of data, and bit interleaving inverse corresponding to the bit interleaving on the transmitting side is performed on the second data string.
  • a third data string is obtained by executing the processing in parallel, the third data string input in parallel in the bit group unit is decoded, and the bit on the transmission side is decoded with respect to the output of the decoding.
  • a fourth data string is obtained by executing the same bit interleaving process as the interleaving in parallel, and the fourth data Even processed, the second data stream is obtained by performing the de-mapping process in parallel.
  • the second aspect of the present disclosure it is possible to efficiently decode even when the LDPC code is multiplexed by the LDM method.
  • FIG. 10 is a block diagram illustrating a modification example of the configuration example of the data processing device according to the embodiment of the present disclosure. It is a flowchart explaining the process at the time of reception by the data processor of FIG. It is a figure for demonstrating the multiplexing by an LDM system, and its decoding.
  • FIG. 4 illustrates a state of bit interleaving processing performed on the transmission side with respect to the LDPC code to be decoded by the data processing apparatus according to the embodiment of the present disclosure.
  • the LDPC code subjected to decoding processing by the data processing apparatus is not only distributed in the robustness of the bit string, but also becomes a processing unit of parallel processing in the LDPC decoder. Bit interleaving processing is performed in consideration of bits.
  • FIG. 5 illustrates an LDPC decoder included in the data processing apparatus according to the embodiment of the present disclosure and a configuration example of the preceding stage.
  • the data processing apparatus 20 includes a 360-bit demapper 22, a bit deinterleaver 23, a barrel shifter 24, and an LDPC decoder 25.
  • the 360-bit demapper 22 includes a plurality of demappers that perform demapping processing, and performs parallel demapping processing. That is, for each bit of the processing target data 21 input in units of 4 ⁇ 360 bits, the probability that it is 0 and the probability that it is 1 are calculated and output to the bit deinterleaver 23.
  • the bit deinterleaver 23 performs bit interleaving reverse processing (reverse rearrangement) for restoring the bit interleaving processing (rearrangement) performed on the transmission side, and 360 bits corresponding to four sets of bit interleave reverse processing are performed. Probabilities (0-like probability and 1-like probability) are output to the barrel shifter 24 in order.
  • the barrel shifter 24 performs column twist reverse processing corresponding to the column twist processing performed on the transmission side with respect to the input, and outputs the probability of 360 bits after the column twist reverse processing to the LDPC decoder 25 in parallel.
  • the LDPC decoder 25 performs LDPC decoding processing. That is, the original transmission data before LDPC coding is restored based on the probability of 0 and 1 probability of each bit of 360 bits input in parallel.
  • FIG. 6 is a flowchart for explaining processing at the time of reception by the data processing device 20.
  • the processing target data 21 is input to the 360-bit demapper 22 in units of 4 ⁇ 360 bits in step S1.
  • the 360-bit demapper 22 performs parallel demapping processing and outputs the processing result to the bit deinterleaver 23 in parallel.
  • step S 3 the bit deinterleaver 23 performs bit interleave reverse processing and outputs the processing result to the barrel shifter 24 in parallel.
  • step S4 the barrel shifter 24 performs column twist reverse processing on the parallel input, and outputs the processing result to the LDPC decoder 25 in parallel.
  • step S5 the LDPC decoder 25 performs an LDPC decoding process. Above, description of the process at the time of reception by the data processor 20 is complete
  • the demapping process and the bit interleave inverse process are performed in parallel even in the previous stage of the LDPC decoder 25, so that the data sequence to be processed is delayed with respect to the LDPC decoder 25.
  • Parallel input is possible. Therefore, the decoding result of the LDPC code can be obtained more quickly than in the example of the conventional configuration shown in FIG.
  • the LDPC decoder can improve the decoding performance (error correction accuracy) by repeating the LDPC decoding process using its own output again as its own input.
  • FIG. 7 shows an LDPC decoder included in the data processing apparatus according to the embodiment of the present disclosure and a modification of the configuration example of the preceding stage.
  • the data processing device 30 which is the modification is configured to repeatedly execute the LDPC decoding process. That is, the data processing device 30 has a configuration after the LDPC decoder 25 of the data processing device 20 shown in FIG. 5 and with a barrel shifter 31 and a bit interleaver 32 added before the 360-bit demapper 22. .
  • the barrel shifter 31 performs the same column twist process as the column twist process performed on the transmission side on the output of the LDPC decoding process, and outputs the processing result to the bit interleaver 32 in parallel.
  • the bit interleaver 32 performs the same bit interleaving as the bit interleaving performed on the LDPC code on the transmission side, and outputs the processing result to the 360-bit demapper 22 in parallel.
  • FIG. 8 is a flowchart for explaining processing at the time of reception by the data processing device 30.
  • the processing target data 21 is input to the 360-bit demapper 22 in units of 4 ⁇ 360 bits in step S11.
  • the 360-bit demapper 22 performs parallel demapping processing and outputs the processing result to the bit deinterleaver 23 in parallel.
  • step S13 the bit deinterleaver 23 performs bit interleaving reverse processing and outputs the processing result to the barrel shifter 24 in parallel.
  • step S14 the barrel shifter 24 performs column twist reverse processing on the parallel input, and outputs the processing result to the LDPC decoder 25 in parallel.
  • step S15 the LDPC decoder 25 performs an LDPC decoding process.
  • step S16 it is determined whether or not a predetermined condition for ending the process at the time of reception is satisfied.
  • a predetermined condition for example, the number of Mr. Kuri in the LDPC decoding process may be set, or a threshold value for error correction accuracy in the LDPC decoding process may be set.
  • step S16 If it is determined in step S16 that the predetermined condition is not yet satisfied, the process proceeds to step S17.
  • step S ⁇ b> 17 the barrel shifter 31 performs the same column twist processing as that on the transmission side on the parallel input from the LDPC decoder 25, and outputs the processing result to the bit interleaver 32 in parallel.
  • step S18 the bit interleaver 32 performs the same bit interleaving processing as that on the transmission side for the parallel input from the barrel shifter 31, and outputs the processing result to the 360-bit demapper 22 in parallel. Thereafter, the process returns to step S12, and the subsequent steps are repeated.
  • step S16 If it is determined in step S16 that the predetermined condition is still satisfied, the process at the time of reception ends. Above, description of the process at the time of the reception by the data processor 30 is complete
  • the demapping process and the bit interleave inverse process are performed in parallel even before the LDPC decoder 25, so that the data sequence to be processed is delayed with respect to the LDPC decoder 25.
  • Parallel input is possible.
  • the LDPC decoding process can be repeatedly executed, error correction can be performed with higher accuracy.
  • the data processing device 30 which is a modification of the present embodiment can also decode a signal multiplexed by an LDM (Layered Division Multiplexing) method.
  • LDM Lane Division Multiplexing
  • the LDM method is a method of multiplexing a plurality of error correction codewords in the power direction, and is known to be effective in improving transmission efficiency.
  • FIG. 9 shows an outline of multiplexing by the LDM method and decoding thereof.
  • the signal A modulated by the QPSK system shown in the upper left of the figure and the signal B modulated by the 64 NUC (non-uniform constellation) system shown in the lower left of the figure are centered in the figure.
  • the signals are multiplexed by adding after adjusting the signal amplitude.
  • the component of the signal B modulated by the 64NUM system that is the second modulation system is regarded as noise, and is modulated by the QPSK system that is the first modulation system.
  • Signal A is decoded.
  • the signal B modulated by the 64NUM system which is the second modulation system is decoded.
  • the signal A a result obtained by encoding and interleaving with a predetermined LDPC code and then modulating with the QPSK method may be used.
  • the signal B a result obtained by encoding and interleaving using the same or different LDPC code as the signal A and then modulating by the 64 NUC method may be used.
  • signal A and signal B are encoded by the same LDPC code
  • signal A and signal B can be decoded by a common LDPC decoder.
  • a signal A that has been encoded and interleaved by a predetermined LDPC code and then modulated by the QPSK method, and a signal B that has been encoded and interleaved by the same LDPC code and then modulated by the 64NUC method are converted by the LDM method.
  • a method of decoding the multiplexed reception signal (multiplexed signal) by the data processing device 30 will be described.
  • a reception signal (multiplexed signal) as processing target data 21 is input to the 360-bit demapper 22 in units of 4 ⁇ 360 bits.
  • the 360-bit demapper 22 calculates each likelihood corresponding to the signal A for the received signal, performs parallel demapping processing, and outputs the processing result to the bit deinterleaver 23 in parallel.
  • the bit deinterleaver 23 performs a bit interleaving inverse process corresponding to the bit interleaving process of the signal A performed on the transmission side with respect to the output of the 360-bit demapper 22 inputted in parallel, and the processing result is sent to the barrel shifter 24. Output in parallel.
  • the barrel shifter 24 performs column twist reverse processing corresponding to the column twist processing of the signal A performed on the transmission side with respect to the output of the bit deinterleaver 23 input in parallel, and the processing result is parallel to the LDPC decoder 25. Output.
  • the LDPC decoder 25 executes LDPC code decoding processing of the signal A in parallel with respect to the output of the barrel shifter 24 input in parallel, and outputs the processing result to the barrel shifter 31 in parallel.
  • the barrel shifter 31 performs the same column twist process as the column twist process performed on the signal A on the transmission side with respect to the output of the LDPC decoder 25 input in parallel, and the processing result is parallel to the bit interleaver 23. Output.
  • the bit interleaver 23 performs the same bit interleaving process as the bit interleaving process performed on the signal A on the transmission side with respect to the output of the barrel shifter 31 input in parallel, and the processing result is parallel to the 360-bit demapper 22. Output.
  • the 360-bit demapper 22 performs a hard-decision decoding process on the output of the 360-bit demapper 22 input in parallel, and performs a process of subtracting from the received signal after performing an amplitude adjustment equivalent to that on the transmission side.
  • the 360-bit demapper 22 calculates each likelihood corresponding to the signal B, performs parallel demapping processing, and outputs the processing result to the bit deinterleaver 23 in parallel.
  • the process of the bit interleaver 23 and the process of the barrel shifter 24 are performed in parallel as in the process for the signal A. Further, the LDPC decoder 25 executes the LDPC code decoding process of the signal B in parallel with respect to the output of the barrel shifter 24 inputted in parallel, and outputs the processing result in parallel.
  • the barrel shifter 31 performs the same column twist process as the column twist process performed on the signal B on the transmission side with respect to the output of the LDPC decoder 25 input in parallel, and the processing result is converted into a bit interleaver. 23 in parallel.
  • the bit interleaver 23 performs the same bit interleaving process as the bit interleaving process performed on the signal B on the transmission side with respect to the output of the barrel shifter 31 input in parallel, and the processing result is parallel to the 360-bit demapper 22. Output.
  • the 360-bit demapper 22 performs a hard decision decoding process on the output of the 360-bit demapper 22 input in parallel.
  • the signal B is output after amplitude adjustment equivalent to that on the transmission side.
  • the 360-bit demapper 22 instead of performing a hard decision by the 360-bit demapper 22 after processing the signal A, the 360-bit demapper 22 performs a process for calculating the likelihood of the signal B using the likelihood obtained as a decoding result of the signal A as prior information. You may go.
  • iterative decoding such that the signal A process and the signal B process are sequentially performed in an arbitrary order may be performed a plurality of times.
  • the number of repetitions of LDPC decoding performed in each LDPC decoding process is set to one or more arbitrary times, and the number of decoding between the outer LDPC decoder and the demapper is set to one or more times for each of the signal A signal B Any number of times may be used.
  • the data processing device 30 can be used when decoding a received signal in which two or more signals are multiplexed by the LDM method.
  • This indication can also take the following composition.
  • Data to be transmitted is LDPC encoded on the transmission side, and the resulting LDPC code is mapped to a symbol on a complex plane corresponding to a predetermined modulation scheme, and a data string representing the mapped symbol is a predetermined bit.
  • a data processing apparatus for processing the data sequence that has been bit interleaved in groups and transmitted according to the predetermined modulation method By executing in parallel the demapping process corresponding to the mapping on the transmission side for the first data sequence to be processed, which corresponds to the bit interleaved data sequence transmitted from the transmission side.
  • a parallel demapping unit for obtaining two data strings A bit interleave inverse processing unit that obtains a third data sequence by executing in parallel a bit interleave inverse process corresponding to the bit interleave on the transmission side for the second data sequence;
  • a data processing apparatus comprising: an LDPC decoding unit that decodes the third data string input in parallel in the bit group unit.
  • a bit interleaving processing unit that obtains a fourth data string by executing in parallel the same bit interleaving processing as the bit interleaving on the transmission side with respect to the output of the LDPC decoding unit,
  • the parallel demapping unit obtains a second data string by executing in parallel the demapping process corresponding to the mapping on the transmission side, with the fourth data string as a processing target.
  • Data processing equipment (3)
  • the predetermined modulation method is a 64K16QAM method, The data processing apparatus according to (1) or (2), wherein the predetermined bit group unit is 360 bits.
  • Data to be transmitted is LDPC encoded on the transmission side, and the resulting LDPC code is mapped to a symbol on a complex plane corresponding to a predetermined modulation scheme, and a data string representing the mapped symbol is a predetermined bit.
  • a data processing method of a data processing device for processing the bit interleaved data sequence that is bit-interleaved in units of groups and transmitted according to the predetermined modulation method.
  • the data processing device By executing in parallel the demapping process corresponding to the mapping on the transmission side for the first data sequence to be processed, which corresponds to the bit interleaved data sequence transmitted from the transmission side.
  • each of a plurality of data to be transmitted is subjected to LDPC encoding, and a reception signal multiplexed by an LDM (Layered Division Multiplexing) method after being bit-interleaved in a predetermined bit group unit is processed.
  • LDM Layerered Division Multiplexing
  • the first data sequence to be processed corresponding to the received signal transmitted from the transmission side is regarded as noise other than the data to be decoded and is used to calculate each likelihood of the data to be decoded.
  • a parallel demapping processor that obtains the second data string by executing the mapping process in parallel;
  • a bit interleave inverse processing unit that obtains a third data sequence by executing in parallel a bit interleave inverse process corresponding to the bit interleave on the transmission side for the second data sequence;
  • An LDPC decoding unit for decoding the third data string input in parallel in the bit group unit;
  • a bit interleave processing unit that obtains a fourth data sequence by executing in parallel the same bit interleaving as the bit interleaving on the transmission side with respect to the output of the LDPC decoding unit;
  • the data processing device wherein the parallel demapping unit obtains a second data string by executing the demapping process in parallel with the fourth data string as a processing target.
  • the received signal includes a result of LDPC encoding of first data to be transmitted on the transmission side, bit interleaving in units of a predetermined bit group, and modulation using the QPSK method, and second data to be transmitted.
  • the data processing apparatus according to (5), wherein the data is LDPC encoded, bit-interleaved in units of a predetermined bit group, and multiplexed with the result of modulation with the 64 NUC method.
  • each of a plurality of data to be transmitted is subjected to LDPC encoding, and a reception signal multiplexed by an LDM (Layered Division Multiplexing) method after being bit-interleaved in a predetermined bit group unit is processed.
  • LDM Layerered Division Multiplexing
  • the first data sequence to be processed corresponding to the received signal transmitted from the transmission side is regarded as noise other than the data to be decoded and is used to calculate each likelihood of the data to be decoded.

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Abstract

本開示は、ビットインターリーブ処理が行われているLDPC符号を効率的に復号することができるようにするデータ処理装置、およびデータ処理方法に関する。 本開示の一側面であるデータ処理装置は、処理対象とする第１のデータ列に対して、送信側におけるマッピングに対応するデマッピング処理をパラレルに実行することにより第２のデータ列を得るパラレルデマッピング部と、前記第２のデータ列に対して、前記送信側におけるビットインターリーブに対応するビットインターリーブ逆処理をパラレルに実行することにより第３のデータ列を得るビットインターリーブ逆処理部と、ビットグループ単位でパラレル入力される前記第３のデータ列をデコードするLDPCデコード部とを備える。本開示は、例えば、デジタル放送の受信装置に適用できる。

Description

データ処理装置、およびデータ処理方法
　本開示は、データ処理装置、およびデータ処理方法に関し、特に、所定のビット幅でパラレル処理を行うLDPCデコーダに対する入力を最適化したデータ処理装置、およびデータ処理方法に関する。
　誤り訂正符号の一種であるLDPC(Low Density Parity Check)符号は、高い誤り訂正能力を有し、近年では、例えば、欧州等のDVB(Digital Video Broadcasting)-T.2や、DVB-S.2、DVB-C.2、米国等のATSC(Advanced Television Systems Committee)3.0等のデジタル放送等の伝送方式に広く採用されている（例えば、非特許文献１参照）。
　図１は、例えば、LDPC符号のデータ単位となる64800ビットを64K16QAM方式で伝送する場合のロバストネスを表している。同図に示されるように、64800ビットは360ビットのビット列が１８０個連ねって構成されており、360ビットの単位でロバストネスが異なっている。
　したがって、LDPC符号を64K16QAM方式で伝送するに際しては、ビット列のロバストネスが分散するようにビットインターリーブ処理が行われている。
　図２は、従来、DVB-T.2などで採用されているビットインターリーブ処理の様子を示している。上述したように、このインターリーバ(Permute)では、ロバストネスの分散のみを目的としてビットインターリーブ処理が実行される。
　図３は、DVB-T.2などの受信装置で採用されている、LDPC符号を復号するLDPCデコーダと、その前段の構成の一例を示している。
　デマッパ(Demapper)１２には、送信側で送信データがLDPC符号化され、ビットインターリーブ処理が行われた後に64K16QAM方式に従って伝送されたLDPC符号１１が１シンボル（4ビット分）ずつ入力される。デマッパ１２には、１シンボルを構成する各ビットに対してそれが０である確率と１である確率を算出する。
　ビットデインターリーバ(Bit DeINT Memory)１３では、送信側で行われたビットインターリーブ（並び替え）処理の復元を行うビットデインターリーブ（逆並び替え）処理が行われる。
　LDPCデコーダ１４では、ビットインターリーブ逆処理後のシリアル入力されるデータ列を所定のビット幅（64K16QAM方式の場合、360ビット）にパラレル変換した後、所定のビット幅の各ビットの０らしさの確率と１らしさの確率とに基づき、LDPC符号化前の元の送信データを復元するように構成されている。
DVB-T.2:ETSI EN 302 755 V1.3.1 (2012-04)
　上述したように、受信側に設けられているLDPCデコーダは、所定のビット幅（64K16QAM方式の場合、360ビット）を単位としてパラレル処理を行うように構成されている。
　しかしながら、従来の受信側における構成では、LDPCデコーダ１４の前段のデマッパ１２およびビットデインターバ１３でシリアル処理が行われていため、デマッパ１２およびビットデインターリーバ１３がボトルネックとなってしまい、LDPC符号を復元できるまでの要する時間を遅延させる要因となっていた。
　本開示はこのような状況に鑑みてなされたものであり、ロバストネスの分散だけでなく、LDPCデコーダにおけるパラレル処理の処理単位まで考慮してビットインターリーブ処理が行われているLDPC符号を効率的に復号できるようにするものである。
　本開示の第１の側面であるデータ処理装置は、送信側において送信対象のデータがLDPC符号化され、その結果得られたLDPC符号が所定の変調方式に対応した複素平面上のシンボルにマッピングされ、マッピングされた前記シンボルを表すデータ列が所定のビットグループ単位でビットインターリーブされ、前記所定の変調方式に従って伝送されたビットインターリーブ済みの前記データ列を処理対象とするデータ処理装置において、送信側から伝送されたビットインターリーブ済みの前記データ列に相当する、処理対象とする第１のデータ列に対して、前記送信側における前記マッピングに対応するデマッピング処理をパラレルに実行することにより第２のデータ列を得るパラレルデマッピング部と、前記第２のデータ列に対して、前記送信側における前記ビットインターリーブに対応するビットインターリーブ逆処理をパラレルに実行することにより第３のデータ列を得るビットインターリーブ逆処理部と、前記ビットグループ単位でパラレル入力される前記第３のデータ列をデコードするLDPCデコード部とを備える。
　本開示の第１の側面であるデータ処理装置は、前記LDPCデコード部の出力に対して、前記送信側における前記ビットインターリーブと同じビットインターリーブ処理をパラレルに実行することにより第４のデータ列を得るビットインターリーブ処理部をさらに備えることができ、前記パラレルデマッピング部は、前記第４のデータ列も処理対象として、前記送信側における前記マッピングに対応するデマッピング処理をパラレルに実行することにより第２のデータ列を得ることができる。
　前記所定の変調方式は、64K16QAM方式とし、前記所定のビットグループ単位は、３６０ビットとすることができる。
　本開示の第１の側面であるデータ処理方法は、送信側において送信対象のデータがLDPC符号化され、その結果得られたLDPC符号が所定の変調方式に対応した複素平面上のシンボルにマッピングされ、マッピングされた前記シンボルを表すデータ列が所定のビットグループ単位でビットインターリーブされ、前記所定の変調方式に従って伝送されたビットインターリーブ済みの前記データ列を処理対象とするデータ処理装置のデータ処理方法において、前記データ処理装置による、送信側から伝送されたビットインターリーブ済みの前記データ列に相当する、処理対象とする第１のデータ列に対して、前記送信側における前記マッピングに対応するデマッピング処理をパラレルに実行することにより第２のデータ列を得るパラレルデマッピングステップと、前記第２のデータ列に対して、前記送信側における前記ビットインターリーブに対応するビットインターリーブ逆処理をパラレルに実行することにより第３のデータ列を得るビットインターリーブ逆処理ステップと、前記ビットグループ単位でパラレル入力される前記第３のデータ列をデコードするLDPCデコードステップとを含む。
　本開示の一側面においては、送信側から伝送されたビットインターリーブ済みの前記データ列に相当する、処理対象とする第１のデータ列に対して、前記送信側における前記マッピングに対応するデマッピング処理をパラレルに実行することにより第２のデータ列が得られ、前記第２のデータ列に対して、前記送信側における前記ビットインターリーブに対応するビットインターリーブ逆処理をパラレルに実行することにより第３のデータ列が得られ、前記ビットグループ単位でパラレル入力される前記第３のデータ列がLDPCデコードされる。
　本開示の第２の側面であるデータ処理装置は、送信側において、送信対象とされる複数のデータそれぞれがLDPC符号化され、所定のビットグループ単位でビットインターリーブされた後にLDM(Layered Division Multiplexing)方式で多重化されている受信信号を処理対象とするデータ処理装置において、送信側から伝送された前記受信信号に相当する、処理対象とする第１のデータ列に対して、復号対象とするデータ以外をノイズとみなし、復号対象とするデータの各尤度を算出するデマッピング処理をパラレルに実行することにより第２のデータ列を得るパラレルデマッピング処理部と、前記第２のデータ列に対して、前記送信側における前記ビットインターリーブに対応するビットインターリーブ逆処理をパラレルに実行することにより第３のデータ列を得るビットインターリーブ逆処理部と、前記ビットグループ単位でパラレル入力される前記第３のデータ列をデコードするLDPCデコード部と、前記LDPCデコード部の出力に対して、前記送信側における前記ビットインターリーブと同じビットインターリーブ処理をパラレルに実行することにより第４のデータ列を得るビットインターリーブ処理部と備え、前記パラレルデマッピング部は、前記第４のデータ列も処理対象として、前記デマッピング処理をパラレルに実行することにより第２のデータ列を得る。
　前記受信信号は、送信側において、送信対象とされる第１のデータがLDPC符号化され、所定のビットグループ単位でビットインターリーブされ、QPSK方式で変調された結果と、送信対象とされる第２のデータがLDPC符号化され、所定のビットグループ単位でビットインターリーブされ、64NUC方式で変調された結果とがLDM方式で多重化されているようにすることができる。
　本開示の第２の側面であるデータ処理方法は、送信側において、送信対象とされる複数のデータそれぞれがLDPC符号化され、所定のビットグループ単位でビットインターリーブされた後にLDM(Layered Division Multiplexing)方式で多重化されている受信信号を処理対象とするデータ処理装置のデータ処理方法において、前記データ処理装置による、送信側から伝送された前記受信信号に相当する、処理対象とする第１のデータ列に対して、復号対象とするデータ以外をノイズとみなし、復号対象とするデータの各尤度を算出するデマッピング処理をパラレルに実行することにより第２のデータ列を得るパラレルデマッピング処理ステップと、前記第２のデータ列に対して、前記送信側における前記ビットインターリーブに対応するビットインターリーブ逆処理をパラレルに実行することにより第３のデータ列を得るビットインターリーブ逆処理ステップと、前記ビットグループ単位でパラレル入力される前記第３のデータ列をデコードするLDPCデコードステップと、前記LDPCデコードステップの出力に対して、前記送信側における前記ビットインターリーブと同じビットインターリーブ処理をパラレルに実行することにより第４のデータ列を得るビットインターリーブ処理ステップと含み、前記パラレルデマッピングステップは、前記デマッピング処理をパラレルに実行することにより第２のデータ列を得る。
　本開示の第２の側面においては、送信側から伝送された受信信号に相当する、処理対象とする第１のデータ列に対して、復号対象とするデータ以外をノイズとみなし、復号対象とするデータの各尤度を算出するデマッピング処理をパラレルに実行することにより第２のデータ列が得られ、前記第２のデータ列に対して、前記送信側における前記ビットインターリーブに対応するビットインターリーブ逆処理をパラレルに実行することにより第３のデータ列が得され、前記ビットグループ単位でパラレル入力される前記第３のデータ列がデコードされ、そのデコードの出力に対して、前記送信側における前記ビットインターリーブと同じビットインターリーブ処理をパラレルに実行することにより第４のデータ列が得られ、前記第４のデータ列も処理対象として、前記デマッピング処理をパラレルに実行することにより第２のデータ列が得られる。
　本開示の第１の側面によれば、LDPC符号を効率的に復号することができる。
　本開示の第２の側面によれば、LDPC符号がLDM方式で多重化されている場合においても効率的に復号することができる。
LDPC符号を64K16QAM方式で伝送する場合のロバストネスを表す図である。 従来のビットインターリーブ処理の様子を示す図である。 従来のLDPCデコーダとその前段の構成の一例を示すブロック図である。 本開示の実施の形態であるデータ処理装置が処理対象とするデータ列のビットインターリーブ処理の様子を示す図である。 本開示の実施の形態であるデータ処理装置の構成例を示すブロック図である。 図５のデータ処理装置による、受信時の処理を説明するフローチャートである。 本開示の実施の形態であるデータ処理装置の構成例の変形例を示すブロック図である。 図７のデータ処理装置による、受信時の処理を説明するフローチャートである。 LDM方式による多重化とその復号を説明するための図である。
　以下、本開示を実施するための最良の形態（以下、実施の形態と称する）について、図面を参照しながら詳細に説明する。
　＜本開示の実施の形態であるデータ処理装置がデコード処理の対象とする入力データについて＞
　図４は、本開示の実施の形態であるデータ処理装置がデコード処理の対象とするLDPC符号に対して送信側で行われているビットインターリーブ処理の様子を示している。
　同図に示されるように、本開示の実施の形態であるデータ処理装置がデコード処理の対象とするLDPC符号は、ビット列のロバストネスの分散だけでなく、LDPCデコーダにおけるパラレル処理の処理単位となる３６０ビットを考慮してビットインターリーブ処理が行われている。
　＜本開示の実施の形態であるデータ処理装置の構成例＞
　次に、図５は、本開示の実施の形態であるデータ処理装置が有するLDPCデコーダと、その前段の構成例を示している。
　このデータ処理装置２０は、３６０ビットデマッパ(360Bit Demappers)２２、ビットデインターリーバ２３、バレルシフタ(Barrel Shifter)２４、およびLDPCデコーダ(decoder)２５を有する。
　３６０ビットデマッパ２２は、デマッピング処理を行う複数のデマッパから成り、パラレルデマッピング処理を行う。すなわち、４×３６０ビットの単位で入力される処理対象データ２１の各ビットに対してそれが０である確率と１である確率を算出して、ビットデインターリーバ２３に出力する。
　ビットデインターリーバ２３では、送信側で行われたビットインターリーブ処理（並び替え）の復元を行うビットインターリーブ逆処理（逆並び替え）が行われ、４組のビットインターリーブ逆処理済みの３６０ビット分の確率（０らしさの確率と１らしさの確率）が順にバレルシフタ２４に出力される。
　バレルシフタ２４は、入力に対して、送信側で行われているカラムツイスト処理に対応するカラムツイスト逆処理を実行し、カラムツイスト逆処理後の３６０ビット分の確率をLDPCデコーダ２５にパラレル出力する。
　LDPCデコーダ２５は、LDPCデコード処理を行う。すなわち、パラレル入力される３６０ビット分の各ビットの０らしさの確率と１らしさの確率とに基づき、LDPC符号化前の元の送信データを復元する。
　＜データ処理装置２０の動作＞
　次に図６は、データ処理装置２０による受信時の処理を説明するフローチャートである。
　データ処理装置２０は、送信側から64K16QAM方式で変調されているLDPC符号を受信すると、ステップＳ１において、４×３６０ビットの単位で処理対象データ２１が３６０ビットデマッパ２２に入力される。ステップＳ２において、３６０ビットデマッパ２２は、パラレルデマッピング処理を行い、処理結果をビットデインターリーバ２３に対してパラレル出力する。
　次にステップＳ３において、ビットデインターリーバ２３は、ビットインターリーブ逆処理を行い、処理結果をバレルシフタ２４に対してパラレル出力する。
　ステップＳ４において、バレルシフタ２４は、パラレル入力に対してカラムツイスト逆処理を実行し、処理結果をLDPCデコーダ２５にパラレル出力する。ステップＳ５において、LDPCデコーダ２５は、LDPCデコード処理を行う。以上で、データ処理装置２０による受信時の処理の説明を終了する。
　以上説明したように、データ処理装置２０では、LDPCデコーダ２５の前段においても、デマッピング処理およびビットインターリーブ逆処理がパラレルに処理されるので、LDPCデコーダ２５に対して処理対象とするデータ列を遅延なくパラレル入力することができる。よって、図３に示された従来の構成の一例に比較して、より速やかにLDPC符号の復号結果を得ることができる。
　＜本開示の実施の形態であるデータ処理装置の変形例＞
　ところで、LDPCデコーダは、その特性として、自己の出力を再び自己の入力としてLDPCデコード処理を繰り返すことにより、復号性能（誤り訂正の精度）を向上できることが知られている。
　次に図７は、本開示の実施の形態であるデータ処理装置が有するLDPCデコーダと、その前段の構成例の変形例を示している。
　該変形例であるデータ処理装置３０は、LDPCデコード処理を繰り返して実行できるようにしたものである。すなわち、データ処理装置３０は、図５に示されたデータ処理装置２０のLDPCデコーダ２５の後段であって、且つ、３６０ビットデマッパ２２の前段にバレルシフタ３１およびビットインターリーバ３２が追加された構成を有する。
　バレルシフタ３１は、LDPCデコード処理の出力に対して、送信側で行われたカラムツイスト処理と同じカラムツイスト処理を実行し、処理結果をビットインターリーバ３２にパラレル出力する。
　ビットインターリーバ３２は、送信側でLDPC符号に対して実行されたビットインターリーブ処理と同じビットインターリーブ処理を実行し、処理結果を３６０ビットデマッパ２２にパラレル出力する。
　＜データ処理装置３０の動作＞
　次に図８は、データ処理装置３０による受信時の処理を説明するフローチャートである。
　データ処理装置３０は、送信側から64K16QAM方式で変調されているLDPC符号を受信すると、ステップＳ１１において、４×３６０ビットの単位で処理対象データ２１が３６０ビットデマッパ２２に入力される。ステップＳ１２において、３６０ビットデマッパ２２は、パラレルデマッピング処理を行い、処理結果をビットデインターリーバ２３に対してパラレル出力する。
　次にステップＳ１３において、ビットデインターリーバ２３は、ビットインターリーブ逆処理を行い、処理結果をバレルシフタ２４に対してパラレル出力する。
　ステップＳ１４において、バレルシフタ２４は、パラレル入力に対してカラムツイスト逆処理を実行し、処理結果をLDPCデコーダ２５にパラレル出力する。ステップＳ１５において、LDPCデコーダ２５は、LDPCデコード処理を行う。
　ステップＳ１６において、当該受信時の処理を終了させるための所定の条件が満たされているか否かが判定される。所定の条件としては、例えば、LDPCデコード処理のクリエ氏回数を設定したり、LDPCデコード処理の誤り訂正の精度の閾値を設定したりしてもよい。
　ステップＳ１６において、所定の条件がまだ満たされていないと判定された場合、処理はステップＳ１７に進められる。ステップＳ１７において、バレルシフタ３１は、LDPCデコーダ２５からのパラレル入力に対して、送信側と同じカラムツイスト処理を実行し、処理結果をビットインターリーバ３２にパラレル出力する。
　ステップＳ１８において、ビットインターリーバ３２は、バレルシフタ３１からのパラレル入力に対して、送信側と同じビットインターリーブ処理を実行し、処理結果を３６０ビットデマッパ２２にパラレル出力する。この後、処理はステップＳ１２に戻されて、それ以降が繰り返される。
　そして、ステップＳ１６において、所定の条件がまだ満たされていると判定された場合、当該受信時の処理は終了される。以上で、データ処理装置３０による受信時の処理の説明を終了する。
　以上説明したように、データ処理装置３０では、LDPCデコーダ２５の前段においても、デマッピング処理およびビットインターリーブ逆処理がパラレルに処理されるので、LDPCデコーダ２５に対して処理対象とするデータ列を遅延なくパラレル入力することができる。また、LDPCデコード処理を繰り返し実行することができるので、より高い精度でエラー訂正を行うことができる。
　＜データ処理装置３０の利用例＞
　本実施の形態の変形例であるデータ処理装置３０は、LDM(Layered Division Multiplexing)方式で多重化されている信号についても復号することができる。
　LDM方式は、複数の誤り訂正符号語を電力方向に多重する手法であり、伝送効率の向上に有効であることが知られている。
　図９は、LDM方式による多重化とその復号の概要を示している。
　LDM方式では、送信時には、例えば、同図左上に示されるQPSK方式によって変調した信号Aと、例えば、同図左下に示される64NUC(non-uniform constellation)方式によって変調した信号Bを、同図中央に示すように、それぞれの信号振幅を調整した後に加算することにより多重化する。
　一方、受信時には、まず、同図右上に示すように、第２の変調方式である64NUM方式によって変調されている信号Ｂの成分をノイズとみなして、第１の変調方式であるQPSK方式によって変調されている信号Aを復号する。次に、同図右下に示すように、復号した信号Ａの成分を除去した後、第２の変調方式である64NUM方式によって変調されている信号Ｂを復号する。
　なお、信号Aとしては、所定のLDPC符号によって符号化、インターリーブされた後にQPSK方式によって変調された結果を用いてもよい。また、信号Bとしては、信号Aと同一または異なるLDPC符号によって符号化、インターリーブされた後に64NUC方式によって変調された結果を用いてもよい。
　信号Ａと信号Ｂが同一のLDPC符号により符号化されている場合、信号Ａと信号Ｂを共通のLDPCデコーダによって復号できる。LDPCデコーダの周辺回路についても同様である。
　以下、所定のLDPC符号によって符号化、インターリーブされた後にQPSK方式によって変調されている信号Ａと、同一のLDPC符号によって符号化、インターリーブされた後に64NUC方式によって変調されている信号ＢがLDM方式により多重されている受信信号（多重化信号）を、データ処理装置３０によって復号する方法について説明する。
　この復号方法は、基本的には、図８を参照して説明された受信時の処理が、受信信号の信号Ａの成分に対して行われた後、受信信号の信号Ｂの成分に対して行われる。
　すなわち、まず、４×３６０ビットの単位で処理対象データ２１としての受信信号（多重化信号）が３６０ビットデマッパ２２に入力される。３６０ビットデマッパ２２では、受信信号に対して信号Aに対応する各尤度を算出してパラレルデマッピング処理を行い、処理結果をビットデインターリーバ２３に対してパラレル出力する。
　ビットデインターリーバ２３は、パラレル入力された、３６０ビットデマッパ２２の出力に対して、送信側で行われている信号Ａのビットインターリーブ処理に対応するビットインターリーブ逆処理を実行し、処理結果をバレルシフタ２４にパラレル出力する。
　バレルシフタ２４は、パラレル入力されたビットデインターリーバ２３の出力に対して送信側で行われている信号Ａのカラムツイスト処理に対応するカラムツイスト逆処理を実行し、処理結果をLDPCデコーダ２５にパラレル出力する。
　LDPCデコーダ２５は、パラレル入力されたバレルシフタ２４の出力に対して、信号AのLDPC符号デコード処理をパラレルに実行し、処理結果をバレルシフタ３１にパラレルに出力する。
　バレルシフタ３１は、パラレル入力されたLDPCデコーダ２５の出力に対して、送信側で信号Aに対して実行されたカラムツイスト処理と同一のカラムツイスト処理を実行し、処理結果をビットインターリーバ２３にパラレル出力する。
　ビットインターリーバ２３は、パラレル入力されたバレルシフタ３１の出力に対して、送信側で信号Aに対して実行されたビットインターリーブ処理と同一のビットインターリーブ処理を実行し、処理結果を３６０ビットデマッパ２２にパラレル出力する。
　３６０ビットデマッパ２２は、パラレル入力された３６０ビットデマッパ２２の出力に対して硬判定の復号処理を行い、送信側と同等な振幅調整をした後に受信信号から差し引く処理を行う。
　次に、その結果を用いて、３６０ビットデマッパ２２は、信号Ｂに対応する各尤度を算出してパラレルデマッピング処理を行い、処理結果をビットデインターリーバ２３に対してパラレル出力する。
　受信信号の信号Ｂに対する処理は、信号Ａに対する処理と同様、ビットインターリーバ２３の処理、バレルシフタ２４の処理がパラレルに行われる。また、LDPCデコーダ２５は、パラレル入力されたバレルシフタ２４の出力に対して、信号ＢのLDPC符号デコード処理をパラレルに実行し、処理結果をパラレルに出力する。
　この後、バレルシフタ３１は、パラレル入力されたLDPCデコーダ２５の出力に対して、送信側で信号Ｂに対して実行されたカラムツイスト処理と同一のカラムツイスト処理を実行し、処理結果をビットインターリーバ２３にパラレル出力する。
　ビットインターリーバ２３は、パラレル入力されたバレルシフタ３１の出力に対して、送信側で信号Ｂに対して実行されたビットインターリーブ処理と同一のビットインターリーブ処理を実行し、処理結果を３６０ビットデマッパ２２にパラレル出力する。
　３６０ビットデマッパ２２は、パラレル入力された３６０ビットデマッパ２２の出力に対して硬判定の復号処理を行う。そして、送信側と同等な振幅調整をした後に信号Ｂが出力される。
　ところで、上述した説明では、各種のパラレル処理は３６０ビット単位であるとしたが、３６０ビットに限らずその倍数や約数を用いたパラレル処理であってもよい。
　また、信号Aと信号Bを符号化するLDPC符号のパラレル数が異なっている場合にも、パラレル数が大きい方にデータ処理装置３０のパラレル数を合わせた上で、信号Aの処理と信号Bの処理を共有化してもよい。
　また、信号Aを処理した後に３６０ビットデマッパ２２にて硬判定を行う代わりに、信号Aの復号結果として得られる尤度を事前情報として信号Bの尤度を算出する様な処理を３６０ビットデマッパ２２にて行ってもよい。
　さらに、信号Aの処理、信号Bの処理を一通り行った後、さらに信号Aの処理、信号Bの処理を順次任意の順番で行うような繰り返し復号を複数回行ってもよい。
　それぞれのLDPCデコード処理の中で行われるLDPCデコードの繰り返し数を１回、または複数回の任意の回数とし、外側のLDPCデコーダおよびデマッパ間の復号回数を信号A信号Bそれぞれ１回または複数回の任意の回数としてもよい。
　さらに、データ処理装置３０は、２以上の複数の信号がLDM方式で多重されている受信信号を復号する場合に用いることができる。
　なお、本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
　本開示は以下のような構成も取ることができる。
（１）
　送信側において送信対象のデータがLDPC符号化され、その結果得られたLDPC符号が所定の変調方式に対応した複素平面上のシンボルにマッピングされ、マッピングされた前記シンボルを表すデータ列が所定のビットグループ単位でビットインターリーブされ、前記所定の変調方式に従って伝送されたビットインターリーブ済みの前記データ列を処理対象とするデータ処理装置において、
　送信側から伝送されたビットインターリーブ済みの前記データ列に相当する、処理対象とする第１のデータ列に対して、前記送信側における前記マッピングに対応するデマッピング処理をパラレルに実行することにより第２のデータ列を得るパラレルデマッピング部と、
　前記第２のデータ列に対して、前記送信側における前記ビットインターリーブに対応するビットインターリーブ逆処理をパラレルに実行することにより第３のデータ列を得るビットインターリーブ逆処理部と、
　前記ビットグループ単位でパラレル入力される前記第３のデータ列をデコードするLDPCデコード部と
　を備えるデータ処理装置。
（２）
　前記LDPCデコード部の出力に対して、前記送信側における前記ビットインターリーブと同じビットインターリーブ処理をパラレルに実行することにより第４のデータ列を得るビットインターリーブ処理部をさらに備え、
　前記パラレルデマッピング部は、前記第４のデータ列も処理対象として、前記送信側における前記マッピングに対応するデマッピング処理をパラレルに実行することにより第２のデータ列を得る
　前記（１）に記載のデータ処理装置。
（３）
　前記所定の変調方式は、64K16QAM方式であり、
　前記所定のビットグループ単位は、３６０ビットである
　前記（１）または（２）に記載のデータ処理装置。
（４）
　送信側において送信対象のデータがLDPC符号化され、その結果得られたLDPC符号が所定の変調方式に対応した複素平面上のシンボルにマッピングされ、マッピングされた前記シンボルを表すデータ列が所定のビットグループ単位でビットインターリーブされ、前記所定の変調方式に従って伝送されたビットインターリーブ済みの前記データ列を処理対象とするデータ処理装置のデータ処理方法において、
　前記データ処理装置による、
　　送信側から伝送されたビットインターリーブ済みの前記データ列に相当する、処理対象とする第１のデータ列に対して、前記送信側における前記マッピングに対応するデマッピング処理をパラレルに実行することにより第２のデータ列を得るパラレルデマッピングステップと、
　　前記第２のデータ列に対して、前記送信側における前記ビットインターリーブに対応するビットインターリーブ逆処理をパラレルに実行することにより第３のデータ列を得るビットインターリーブ逆処理ステップと、
　　前記ビットグループ単位でパラレル入力される前記第３のデータ列をデコードするLDPCデコードステップと
　を含むデータ処理方法。
（５）
　送信側において、送信対象とされる複数のデータそれぞれがLDPC符号化され、所定のビットグループ単位でビットインターリーブされた後にLDM(Layered Division Multiplexing)方式で多重化されている受信信号を処理対象とするデータ処理装置において、
　送信側から伝送された前記受信信号に相当する、処理対象とする第１のデータ列に対して、復号対象とするデータ以外をノイズとみなし、復号対象とするデータの各尤度を算出するデマッピング処理をパラレルに実行することにより第２のデータ列を得るパラレルデマッピング処理部と、
　前記第２のデータ列に対して、前記送信側における前記ビットインターリーブに対応するビットインターリーブ逆処理をパラレルに実行することにより第３のデータ列を得るビットインターリーブ逆処理部と、
　前記ビットグループ単位でパラレル入力される前記第３のデータ列をデコードするLDPCデコード部と、
　前記LDPCデコード部の出力に対して、前記送信側における前記ビットインターリーブと同じビットインターリーブ処理をパラレルに実行することにより第４のデータ列を得るビットインターリーブ処理部と備え、
　前記パラレルデマッピング部は、前記第４のデータ列も処理対象として、前記デマッピング処理をパラレルに実行することにより第２のデータ列を得る
　データ処理装置。
（６）
　前記受信信号は、送信側において、送信対象とされる第１のデータがLDPC符号化され、所定のビットグループ単位でビットインターリーブされ、QPSK方式で変調された結果と、送信対象とされる第２のデータがLDPC符号化され、所定のビットグループ単位でビットインターリーブされ、64NUC方式で変調された結果とがLDM方式で多重化されている
　前記（５）に記載のデータ処理装置。
（７）
　送信側において、送信対象とされる複数のデータそれぞれがLDPC符号化され、所定のビットグループ単位でビットインターリーブされた後にLDM(Layered Division Multiplexing)方式で多重化されている受信信号を処理対象とするデータ処理装置のデータ処理方法において、
　前記データ処理装置による、
　　送信側から伝送された前記受信信号に相当する、処理対象とする第１のデータ列に対して、復号対象とするデータ以外をノイズとみなし、復号対象とするデータの各尤度を算出するデマッピング処理をパラレルに実行することにより第２のデータ列を得るパラレルデマッピング処理ステップと、
　　前記第２のデータ列に対して、前記送信側における前記ビットインターリーブに対応するビットインターリーブ逆処理をパラレルに実行することにより第３のデータ列を得るビットインターリーブ逆処理ステップと、
　　前記ビットグループ単位でパラレル入力される前記第３のデータ列をデコードするLDPCデコードステップと、
　　前記LDPCデコードステップの出力に対して、前記送信側における前記ビットインターリーブと同じビットインターリーブ処理をパラレルに実行することにより第４のデータ列を得るビットインターリーブ処理ステップと含み、
　前記パラレルデマッピングステップは、前記第４のデータ列も処理対象として、前記デマッピング処理をパラレルに実行することにより第２のデータ列を得る
　データ処理方法。
　２０　データ処理装置，　２１　対象データ，　２２　３６０ビットデマッパ，　２３　ビットデインターリーバ，　２４　バレルシフタ，　２５　LDPCデコーダ，　３０　データ処理装置，　３１　バレルシフタ，　３２　ビットデインターリーバ

Claims (7)

  1. 　送信側において送信対象のデータがLDPC符号化され、その結果得られたLDPC符号が所定の変調方式に対応した複素平面上のシンボルにマッピングされ、マッピングされた前記シンボルを表すデータ列が所定のビットグループ単位でビットインターリーブされ、前記所定の変調方式に従って伝送されたビットインターリーブ済みの前記データ列を処理対象とするデータ処理装置において、
    　送信側から伝送されたビットインターリーブ済みの前記データ列に相当する、処理対象とする第１のデータ列に対して、前記送信側における前記マッピングに対応するデマッピング処理をパラレルに実行することにより第２のデータ列を得るパラレルデマッピング処理部と、
    　前記第２のデータ列に対して、前記送信側における前記ビットインターリーブに対応するビットインターリーブ逆処理をパラレルに実行することにより第３のデータ列を得るビットインターリーブ逆処理部と、
    　前記ビットグループ単位でパラレル入力される前記第３のデータ列をデコードするLDPCデコード部と
    　を備えるデータ処理装置。
  2. 　前記LDPCデコード部の出力に対して、前記送信側における前記ビットインターリーブと同じビットインターリーブ処理をパラレルに実行することにより第４のデータ列を得るビットインターリーブ処理部をさらに備え、
    　前記パラレルデマッピング部は、前記第４のデータ列も処理対象として、前記送信側における前記マッピングに対応するデマッピング処理をパラレルに実行することにより第２のデータ列を得る
    　請求項１に記載のデータ処理装置。
  3. 　前記所定の変調方式は、64K16QAM方式であり、
    　前記所定のビットグループ単位は、３６０ビットである
    　請求項２に記載のデータ処理装置。
  4. 　送信側において送信対象のデータがLDPC符号化され、その結果得られたLDPC符号が所定の変調方式に対応した複素平面上のシンボルにマッピングされ、マッピングされた前記シンボルを表すデータ列が所定のビットグループ単位でビットインターリーブされ、前記所定の変調方式に従って伝送されたビットインターリーブ済みの前記データ列を処理対象とするデータ処理装置のデータ処理方法において、
    　前記データ処理装置による、
    　　送信側から伝送されたビットインターリーブ済みの前記データ列に相当する、処理対象とする第１のデータ列に対して、前記送信側における前記マッピングに対応するデマッピング処理をパラレルに実行することにより第２のデータ列を得るパラレルデマッピングステップと、
    　　前記第２のデータ列に対して、前記送信側における前記ビットインターリーブに対応するビットインターリーブ逆処理をパラレルに実行することにより第３のデータ列を得るビットインターリーブ逆処理ステップと、
    　　前記ビットグループ単位でパラレル入力される前記第３のデータ列をデコードするLDPCデコードステップと
    　を含むデータ処理方法。
  5. 　送信側において、送信対象とされる複数のデータそれぞれがLDPC符号化され、所定のビットグループ単位でビットインターリーブされた後にLDM(Layered Division Multiplexing)方式で多重化されている受信信号を処理対象とするデータ処理装置において、
    　送信側から伝送された前記受信信号に相当する、処理対象とする第１のデータ列に対して、復号対象とするデータ以外をノイズとみなし、復号対象とするデータの各尤度を算出するデマッピング処理をパラレルに実行することにより第２のデータ列を得るパラレルデマッピング処理部と、
    　前記第２のデータ列に対して、前記送信側における前記ビットインターリーブに対応するビットインターリーブ逆処理をパラレルに実行することにより第３のデータ列を得るビットインターリーブ逆処理部と、
    　前記ビットグループ単位でパラレル入力される前記第３のデータ列をデコードするLDPCデコード部と、
    　前記LDPCデコード部の出力に対して、前記送信側における前記ビットインターリーブと同じビットインターリーブ処理をパラレルに実行することにより第４のデータ列を得るビットインターリーブ処理部と備え、
    　前記パラレルデマッピング部は、前記第４のデータ列も処理対象として、前記デマッピング処理をパラレルに実行することにより第２のデータ列を得る
    　データ処理装置。
  6. 　前記受信信号は、送信側において、送信対象とされる第１のデータがLDPC符号化され、所定のビットグループ単位でビットインターリーブされ、QPSK方式で変調された結果と、送信対象とされる第２のデータがLDPC符号化され、所定のビットグループ単位でビットインターリーブされ、64NUC方式で変調された結果とがLDM方式で多重化されている
    　請求項５に記載のデータ処理装置。
  7. 　送信側において、送信対象とされる複数のデータそれぞれがLDPC符号化され、所定のビットグループ単位でビットインターリーブされた後にLDM(Layered Division Multiplexing)方式で多重化されている受信信号を処理対象とするデータ処理装置のデータ処理方法において、
    　前記データ処理装置による、
    　　送信側から伝送された前記受信信号に相当する、処理対象とする第１のデータ列に対して、復号対象とするデータ以外をノイズとみなし、復号対象とするデータの各尤度を算出するデマッピング処理をパラレルに実行することにより第２のデータ列を得るパラレルデマッピング処理ステップと、
    　　前記第２のデータ列に対して、前記送信側における前記ビットインターリーブに対応するビットインターリーブ逆処理をパラレルに実行することにより第３のデータ列を得るビットインターリーブ逆処理ステップと、
    　　前記ビットグループ単位でパラレル入力される前記第３のデータ列をデコードするLDPCデコードステップと、
    　　前記LDPCデコードステップの出力に対して、前記送信側における前記ビットインターリーブと同じビットインターリーブ処理をパラレルに実行することにより第４のデータ列を得るビットインターリーブ処理ステップと含み、
    　前記パラレルデマッピングステップは、前記第４のデータ列も処理対象として、前記デマッピング処理をパラレルに実行することにより第２のデータ列を得る
    　データ処理方法。
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