TWI497522B - 在快閃記憶體用於讀取側單元間干擾抑制的方法及裝置 - Google Patents

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Description

在快閃記憶體用於讀取側單元間干擾抑制的方法及裝置
本發明大體上係關於快閃記憶體器件且更特定言之，係關於在此等快閃記憶體器件中用於抑制單元間干擾之效應的改良技術。
本申請案主張2008年7月1日申請之美國臨時專利申請案第61/133,675號、2008年7月3日申請之美國臨時專利申請案第61/133,921號、2008年7月10日申請之美國臨時專利申請案第61/134,688號、2008年7月22日申請之美國臨時專利申請案第61/135,732號及2008年9月30日申請之美國臨時專利申請案第61/194,751號之優先權，該等申請案中之每一者以引用的方式併入本文中。
本申請案涉及2009年3月11日申請之名為「Methods and Apparatus for Storing Data in a Multi-Level Cell Flash Memory Device with Cross-Page Sectors,Multi-Page Coding and Per-Page Coding」之國際專利申請案第PCT/US09/36810號及名為「Methods and Apparatus for Write-Side Intercell Interference Mitigation in Flash Memories」之國際專利申請案、名為「Methods and Apparatus for Interfacing Between a Flash Memory Controller and a Flash Memory Array」之國際專利申請案、名為「Methods and Apparatus for Intercell Interference Mitigation Using Modulation Coding」之國際專利申請案及名為「Methods and Apparatus for Soft Demapping and Intercell Interference Mitigation in Flash Memories」之國際專利申請案，該等申請案中之每一者在同一天申請且以引用的方式併入本文中。
許多記憶體器件(諸如，快閃記憶體器件)使用類比記憶體單元儲存資料。每一記憶體單元儲存一類比值，其亦被稱為儲存值(諸如，電荷或電壓)。該儲存值表示儲存於該單元中之資訊。舉例而言，在快閃記憶體器件中，每一類比記憶體單元通常儲存某一電壓。每一單元之可能類比值之範圍通常被分成多個臨限區域，其中每一區域對應於一或多個資料位元值。藉由寫入對應於所要一或多個位元之標稱類比值將資料寫入至類比記憶體單元。
舉例而言，單位準單元(Single-level cell,SLC)快閃記憶體器件每記憶體單元儲存一個位元(或兩個可能之記憶體狀態)。另一方面，多位準單元(Multi-level cell,MLC)快閃記憶體器件每記憶體單元儲存兩個或兩個以上位元(亦即，每一單元具有四個或四個以上可程式化狀態)。對於MLC快閃記憶體器件之更詳細論述，見(例如)2009年3月11日申請之名為「Methods and Apparatus for Storing Data in a Multi-Level Cell Flash Memory Device with Cross-Page Sectors,Multi-Page Coding And Per-Page Coding」之國際專利申請案第PCT/US09/36810號，其以引用的方式併入本文中。
在多位準NAND快閃記憶體器件中，例如，浮動閘極器 件以處於一範圍中之可程式化臨限電壓來使用，該範圍被分成多個區間，其中每一區間對應於不同多位元值。為了將給定多位元值程式化至一記憶體單元中，該記憶體單元中之浮動閘極器件之臨限電壓經程式化至對應於該值之臨限電壓區間中。
儲存於記憶體單元中之類比值常常失真。失真通常歸因於(例如)向後樣式相依性(back pattern dependency,BPD)、雜訊及單元間干擾(ICI)。對於快閃記憶體器件中之失真之更詳細論述，見(例如)IEEE電子器件快報第264-266頁(2002年5月)J.D.Lee等人之「Effects of Floating-Gate Interference on NAND Flash Memory Cell Operation」或IEEE固態電路期刊第43卷第4期第919-928頁(2008年4月)Ki-Tae Park等人之「A Zeroing Cell-to-Cell Interference Page Architecture With Temporary LSB Storing and Parallel MSB Program Scheme for MLC NAND Flash Memories」，其中之每一者以引用的方式併入本文中。
ICI是單元之間之寄生電容的後果，且通常被認為是失真的最重要來源。舉例而言，已知ICI隨技術微縮(scaling)而增加，且隨電晶體尺寸變得更小而變成臨限電壓分布之失真的重要來源。因此，為了得到可靠MLC記憶體，尤其需要關注ICI，此係因ICI限制可以可靠方式儲存於MLC記憶體中之電壓位準的數目。
已提議或建議用於藉由減小單元之間的電容耦合來抑制ICI之效應的許多技術。舉例而言，Ki-Tae Park等人描述 抑制ICI之現有程式化技術，諸如，偶數/奇數程式化、自下而上程式化及多階段程式化。雖然此等現有方法已促進減小ICI之效應，但其隨電晶體尺寸減小(例如，低於65nm之技術，其中寄生電容因快閃單元之緊密接近而大出許多)而變得較不有效。因此存在對用於抑制ICI效應之改良信號處理及編碼技術的需要。
大體而言，提供在快閃記憶體中用於讀取側單元間干擾抑制的方法及裝置。根據本發明之一態樣，一快閃記憶體器件係藉由以下步驟來讀取：獲得至少一目標單元之一讀取值；獲得一表示儲存於在該目標單元之後經程式化之至少一干擾單元中之一電壓的值；判定來自至少一干擾單元之對該目標單元的單元間干擾；及藉由自該至少一目標單元之該讀取值移除該經判定之單元間干擾，而獲得一補償該單元間干擾的新讀取值。可視情況提供該新讀取值至解碼器。該等干擾單元包含鄰近於目標單元之一或多個單元，諸如，在與目標單元相同字線中的鄰近單元及/或在目標單元之上或下鄰近字線中的單元。
在本發明之一變化中，表示儲存於至少一干擾單元中之一電壓之該值包含一經量測值、一預期值、一估計值、一平均值、一量化值及一經偵測值中之一或多者。該經量測值可包含(例如)硬性電壓值、軟性電壓值或其組合。該預期值可包含(例如)與給定狀態相關聯之一電壓分布之一平均值。
在一例示性反覆實施例中，可在解碼錯誤發生的情況下調整一或多個單元間干擾抑制參數。舉例而言，該單元間干擾抑制參數可包含(例如)(i)經考慮干擾單元的數目；或(ii)除硬性電壓值以外之軟性電壓值的使用。所揭示之技術可視情況應用於多步頁程式化序列中之一或多個步驟。
本發明之更完整理解以及本發明之另外特徵及優點將藉由參考以下[實施方式]及圖式來獲得。
本發明之各種態樣係針對用於抑制諸如單位準單元或多位準單元(MLC)NAND快閃記憶體器件之記憶體器件中之ICI的信號處理技術。如本文中所使用，多位準單元快閃記憶體包含一記憶體，其中每一記憶體單元儲存兩個或兩個以上位元。通常，儲存於一個快閃單元中之多個位元屬於不同頁。雖然本發明在本文中使用儲存類比值作為電壓之記憶體單元來說明，但如一般熟習此項技術者將顯而易見，本發明可與用於快閃記憶體之任何儲存機制一起使用，諸如使用電壓或電流表示所儲存資料。
圖1為習知快閃記憶體系統100之示意性方塊圖。如圖1中所展示，例示性快閃記憶體系統100包含快閃控制系統110及快閃記憶體區塊160。例示性快閃控制系統110包含快閃控制器120、編碼器/解碼器區塊140及一或多個緩衝器145。在一替代實施例中，編碼器/解碼器區塊140及一些緩衝器145可在快閃控制器120內部實施。編碼器/解碼器區塊140及緩衝器145可(例如)使用熟知市售技術及/或產 品來實施。
例示性快閃記憶體區塊160包含一記憶體陣列170及一或多個緩衝器180(每一者可使用熟知市售技術及/或產品來實施)。記憶體陣列170可體現為單位準或多位準單元快閃記憶體，諸如NAND快閃記憶體、相變記憶體(PCM)、MRAM記憶體、NOR快閃記憶體或另一非揮發性快閃記憶體。雖然主要在多位準單元NAND快閃記憶體之情況下說明本發明，但如一般熟習此項技術者將顯而易見，本發明亦可應用於單位準單元快閃記憶體及其他非揮發性記憶體。
多位準單元快閃記憶體
在多位準單元NAND快閃記憶體中，臨限值偵測器通常用於將與特定單元相關聯的電壓值轉譯為預定記憶體狀態。圖2說明圖1之例示性多位準單元快閃記憶體170之例示性臨限電壓分布，其基於以引用的方式併入本文中之美國專利案第6,522,580號之教示。大體而言，一單元之臨限電壓為需要施加至該單元以使得該單元傳導某一量之電流的電壓。臨限電壓為對儲存於該單元中之資料之量測。
在圖2所展示之例示性實施例中，每一儲存元件使用四個可能之資料狀態將兩個資料位元儲存於每一記憶體單元中。圖2說明四個尖峰210-213，其中每一尖峰對應於一個狀態。在多位準單元快閃器件中，臨限電壓分布圖200之不同尖峰210-213用於將兩個位元儲存於該單元中。
臨限電壓分布圖200之尖峰210-213以相應二進位值標 記。因此，當一單元處於第一狀態210時，其表示低位(亦被稱為最低有效位元LSB)之「1」及高位(亦被稱為最高有效位元MSB)之「1」。狀態210通常為單元之初始未被程式化狀態或抹除狀態。同樣地，當一單元處於第二狀態211時，其表示低位之「0」及高位之「1」。當一單元處於第三狀態212時，其表示低位之「0」及高位之「0」。最後，當一單元處於第四狀態213時，其表示低位之「1」及高位之「0」。
臨限電壓分布210表示陣列內處於抹除狀態(「11」資料狀態)之單元之臨限電壓Vt的分布，其中負臨限電壓位準低於0伏特。分別儲存「10」及「00」使用者資料之記憶體單元之臨限電壓分布211及212經展示分別在0伏特與1伏特之間及1伏特與2伏特之間。臨限電壓分布213展示已程式化至「01」資料狀態之單元之分布，其中臨限電壓位準設定在2伏特與讀通電壓(read pass voltage)4.5伏特之間。
因此，在圖2之例示性實施例中，0伏特、1伏特及2伏特可用作每一位準或狀態之間的電壓位準臨限值。電壓位準臨限值由快閃記憶體160(例如，快閃記憶體160中之感測電路)用於判定給定單元之電壓位準或狀態。快閃記憶體160將基於經量測電壓與電壓位準臨限值之比較來將一或多個位元指派至每一單元，該一或多個位元接著作為硬性決策傳輸至快閃控制系統110。另外或其他，在使用軟性資訊之實施例中，快閃記憶體160可將經量測電壓或經量測電壓之量化版本作為軟性資訊傳輸至快閃控制系統 110，其中使用比儲存於記憶體單元中之位元數目大的位元數目來表示經量測電壓。
應進一步注意，單元通常使用熟知程式化/驗證技術程式化。大體而言，在程式化/驗證週期期間，快閃記憶體160施加逐漸增加的電壓以將電荷儲存於單元電晶體中直至超過最小目標臨限電壓。舉例而言，當在圖2之實例中程式化‘10’資料狀態時，快閃記憶體160可施加逐漸增加的電壓以將電荷儲存於單元電晶體中直至超過0.4V之最小目標臨限電壓。
如下文進一步論述，儲存於單一記憶體單元中之兩個位元中之每一者來自不同頁。換言之，儲存於每一記憶體單元中之兩個位元中的每一位元載運不同的頁位址。當輸入下頁位址時存取圖2中所展示之右側位元。當輸入上頁位址時存取左側位元。
圖3說明多位準單元(MLC)快閃記憶體器件160中之例示性快閃單元陣列300之架構，其中每一例示性單元通常對應於儲存兩個位元之浮動閘極電晶體。在圖3中，每一單元與兩個位元所屬之兩頁之兩個編號相關聯。例示性單元陣列區段300展示字線n至n+2及四個位元線。例示性快閃單元陣列300被劃分成偶數頁及奇數頁，其中(例如)具有偶數編號之單元(諸如，具有編號0及2之單元)對應於偶數頁，且具有奇數編號之單元(諸如，具有編號1及3之單元)對應於奇數頁。字線n(例如)將偶數頁0及2儲存於偶數位元線中，且將奇數頁1及3儲存於奇數位元線中。
另外，圖3指示例示性程式序列，其中偶數或奇數位元線單元經選擇且以所指示次序依序(自下而上)程式化。編號指示程式化頁之次序。舉例而言，頁0在頁1之前被程式化。對於偶數頁及奇數頁之程式化之進一步論述，見(例如)IEEE固態電路期刊第43卷第4期第919-928頁(2008年4月)之K.-T.Park等人的「A Zeroing Cell-to-Cell Interference Page Architecture with Temporary LSB Storing and Parallel MSB Program Scheme for MLC NAND Flash Memories」，其以引用的方式併入本文中。
圖4說明用於圖2之電壓指派方案之例示性二階段MLC程式化方案400。如圖4中所展示，在LSB程式化階段期間，若LSB為零，則處於抹除狀態410之選定單元之狀態移動至最低程式化狀態411。因此，在LSB程式化階段，記憶體單元自抹除狀態'11'經程式化至'10'。接下來，在MSB程式化階段期間，視先前LSB資料而定，兩個狀態(狀態'00'(412)及狀態'01'(413))依序形成。大體而言，在MSB程式化階段期間，'10'狀態經程式化至'00'，且狀態'11'經程式化至'01'。
應注意，圖4之程式化方案400說明與自狀態410至狀態413之狀態改變相關聯的最大電壓偏移。已提議或建議許多程式化方案以減小與狀態改變相關聯的最大電壓偏移，且藉此減小由電壓偏移引起之ICI。
圖5A及圖5B共同說明減小鄰近單元遭受之ICI之替代MLC程式化方案500。如圖5A中所展示，在LSB程式化階 段期間，記憶體單元以類似於SLC程式化之方式自狀態'11'經程式化至作為臨時(或中間)狀態的狀態'x0'。在相同字線中之鄰近單元亦經LSB程式化之後，分布歸因於ICI而可能如由圖5A中之尖峰510所展示經加寬。此後，在圖5B中所展示之MSB程式化階段，'x0'狀態經程式化至作為對應於輸入資料之最終狀態的'00'及'10'，否則'11'狀態經程式化至最終'01'狀態。大體而言，除'11'單元以外的所有記憶體單元在MSB程式化階段自LSB資料之臨時程式化狀態再程式化至其最終狀態，以使得由鄰近單元引起之ICI可在很大程度上得以減小。處於最終狀態之單元將不經受在其處於中間狀態時所經歷之ICI，此係因為其已再程式化至最終狀態。處於最終狀態之單元將僅經受其自處於最終狀態以來所經歷之ICI。如上所註釋，使用中間程式化狀態之圖5A及圖5B之多步程式化序列減小最大電壓改變及因此由此等電壓改變引起之ICI。圖5B中可見(例如)在MSB程式化階段期間最大電壓偏移分別與自狀態'11'至狀態'01'及自狀態'x0'至狀態'10'之轉變相關聯。此等電壓偏移顯著小於圖4中自狀態'11'至狀態'01'之最大電壓偏移。
圖6進一步詳細說明多位準單元(MLC)快閃記憶體器件130中之例示性快閃單元陣列600。如圖6中所展示，快閃單元陣列600每快閃單元c i 儲存三個位元。圖6說明一區塊之快閃單元陣列架構，其中每一例示性單元通常對應於儲存三個位元之浮動閘極電晶體。例示性單元陣列600由m個字線及n個位元線組成。通常，在當前多頁單元快閃記憶 體中，單一單元內之位元屬於不同頁。在圖6之實例中，每一單元之三個位元對應於三個不同頁，且每一字線儲存三頁。在以下論述中，頁0、1及2被稱為字線內之下頁層級、中頁層級及上頁層級。
如上所指示，快閃單元陣列可進一步被劃分成偶數頁及奇數頁，其中(例如)具有偶數編號之單元(諸如，圖6中之單元2及4)對應於偶數頁，且具有奇數編號之單元(諸如，圖6中之單元1及3)對應於奇數頁。在此種狀況下，一頁(諸如，頁0)將含有偶數單元中之偶數頁(偶數頁0)及奇數單元中之奇數頁(奇數頁0)。
單元間干擾
如先前所指示，ICI為單元之間的寄生電容之後果且通常被認為係失真之最突出來源中之一者。圖7說明目標單元710歸因於來自許多例示性干擾單元(aggressor cell)720之寄生電容而存在的ICI。以下記號用於圖7中：WL：字線；BL：位元線；BLo：奇數位元線；BLe：偶數位元線；及C：電容。
本發明認識到ICI由在已程式化目標單元710之後經程式化之干擾單元720引起。ICI改變目標單元710之電壓V t 。在例示性實施例中，假定「自下而上」程式化方案且字線i及i+1中之鄰近干擾單元對目標單元710引起ICI。在區塊之 此自下而上程式化的情況下，移除來自下字線i-1之ICI，且多達五個的鄰近單元作為干擾單元720影響ICI，如圖7中所展示。然而，應注意本文中所揭示之技術可一般化為來自其他字線(諸如，字線i-1)之干擾單元亦影響ICI之狀況，如一般熟習此項技術者將顯而易見的。若來自字線i-1、i及i+1之干擾單元影響ICI，則需要考慮多達八個的最近鄰近單元。若較遠離目標單元之其他單元對ICI之影響可忽略，則其可被忽略。大體上，干擾單元720藉由分析程式化序列方案(諸如，自下而上或偶數/奇數技術)以識別在給定目標單元710之後經程式化之干擾單元720來識別。
由干擾單元720對目標單元710引起之ICI可在例示性實施例中模型化如下： 其中△V t (w,b)為干擾單元(w,b)之v t 電壓中之改變，為歸因於ICI之目標單元(i,j)之V t 電壓中的改變，且k x 、k y 及k xy 為電容耦合係數。
大體而言，V t 為表示儲存於單元上且在讀取操作期間獲得之資料的電壓。V t 可為(例如)比每單元所儲存之位元數目更具精確度之軟性電壓值，或量化至具有與每單元所儲存之位元數目(例如，3位元/單元快閃之3個位元)相同解析度之硬性電壓位準之值。
系統層級考慮
圖8為根據本發明之併有基於控制器之ICI抑制技術之例示性快閃記憶體系統800的示意性方塊圖。如圖8中所展示，例示性快閃記憶體系統800包含由介面850連接之快閃控制系統810與快閃記憶體區塊860。例示性快閃控制系統810包含快閃控制器820及讀取通道825(通常在一或多個積體電路上)。例示性快閃控制器820可(例如)使用熟知市售技術及/或產品來實施，如本文中經修改以支援本發明之特徵及功能。
例示性讀取通道825包含信號處理單元830、編碼器/解碼器區塊840及一或多個緩衝器845。應注意，術語「讀取通道」亦可包含寫入通道。在替代實施例中，編碼器/解碼器區塊840及一些緩衝器845可在快閃控制器820內部實施。編碼器/解碼器區塊840及緩衝器845可(例如)使用熟知市售技術及/或產品來實施，如本文中經修改以提供本發明之特徵及功能。
例示性信號處理單元830包含實施以下結合(例如)圖10至圖12進一步論述之一或多個ICI抑制過程835的一或多個處理器。另外，在圖8所展示之各種區塊之中的資料流亦在以下結合(例如)圖10至圖12進一步論述。大體而言，如下結合圖11及圖12進一步論述，為了在讀取操作期間執行ICI抑制，一或多個ICI抑制過程835基於硬性或軟性讀取值計算新讀取值。同樣地，如下結合圖10進一步論述，為了在寫入操作期間執行ICI抑制，一或多個ICI抑制過程835基於目標單元及干擾單元之程式資料產生待儲存於記憶體陣 列870中之預補償程式值。
例示性快閃記憶體區塊860包含記憶體陣列870及一或多個緩衝器880(每一者可使用熟知市售技術及/或產品來實施)。
在所揭示ICI抑制技術的各種實施例中，例示性介面850相對於習知快閃記憶體系統可能需要輸送額外資訊(諸如，表示與干擾單元相關聯的資訊之值)。因此，介面850可需要具有比習知快閃記憶體系統中之介面高的容量(例如，較多輸入或輸出引腳)或比習知快閃記憶體系統中之介面快的速率。介面850可視情況(例如)根據在同一天申請且以引用的方式併入本文中之名為「Methods and Apparatus for Interfacing Between a Flash Memory Controller and a Flash Memory Array」之國際PCT專利申請案第PCT/US09/49328號的教示來實施，其使用(例如)雙資料速率(DDR)技術來增加介面850之資訊載運量。
在寫入操作期間，介面850通常使用頁或字線層級存取技術傳送待儲存於目標單元中之預補償程式值。對於例示性頁或字線層級存取技術之更詳細論述，請參見(例如)2009年3月11日申請之名為「Methods and Apparatus for Storing Data in a Multi-Level Cell Flash Memory Device with Cross-Page Sectors,Multi-Page Coding And Per-Page Coding」之國際專利申請案第PCT/US09/36810號，其以引用的方式併入本文中。通常，需要比用來表示原始程式值 之位元多的位元來表示預補償程式值，此係因為預補償程式值之數目通常大於原始程式值之數目。因此，對於寫入側ICI抑制，介面850需要傳送比習知介面多的資料。
在讀取操作期間，介面850傳送目標單元及干擾單元之已自記憶體陣列870獲得的硬性及/或軟性讀取值。舉例而言，除關於目標單元之頁的讀取值以外，經由介面匯流排傳送上字線/下字線或鄰近偶數或奇數位元線中之一或多個鄰近頁的讀取值。
在圖8之實施例中，所揭示之寫入側或讀取側ICI抑制技術通常以為邏輯電路最佳化以達成最小面積的處理技術，在快閃記憶體外實施。然而，其以必須在介面850上傳送額外干擾單元資料作為代價。
圖9為根據本發明替代實施例之併有基於記憶體之ICI抑制技術之例示性快閃記憶體系統900的示意性方塊圖。如圖9中所展示，例示性快閃記憶體系統900包含由介面950連接之快閃控制系統910與快閃記憶體區塊960。例示性快閃控制系統910包含快閃控制器920及可選讀取通道925(通常在一或多個積體電路上)。例示性讀取通道925包含編碼器/解碼器區塊940及一或多個緩衝器945。在替代實施例中，編碼器/解碼器區塊940及一些緩衝器945可在快閃控制器920內部實施。例示性快閃控制器920可(例如)使用熟知市售技術及/或產品來實施，如本文中經修改以支援本發明之特徵及功能。編碼器/解碼器區塊940及緩衝器945可使用熟知市售技術及/或產品來實施。
例示性快閃記憶體區塊960包含記憶體陣列970及一或多個緩衝器980(每一者可使用熟知市售技術及/或產品來實施)。另外，例示性快閃記憶體區塊960包含一例示性信號處理單元985，例示性信號處理單元985包含實施以下結合(例如)圖10至圖12進一步論述的一或多個ICI抑制過程990之一或多個處理器。另外，圖9中所展示之各種區塊之中的資料流亦在以下結合(例如)圖10至圖12進一步論述。大體而言，如下進一步論述，為了在讀取操作期間執行ICI抑制，一或多個ICI抑制過程990基於自記憶體陣列970讀取之硬性或軟性讀取值計算新讀取值。同樣地，如下結合圖10進一步論述，為了在寫入操作期間執行ICI抑制，一或多個ICI抑制過程990基於目標單元及干擾單元之自快閃控制器910所接收之程式資料產生預補償程式值。
在所揭示ICI抑制技術之各種實施例中，例示性介面950相對於習知快閃記憶體系統可需要輸送額外資訊(諸如，表示與干擾單元相關聯的資訊之值)。因此，介面950可需要具有比習知快閃記憶體系統中之介面高的容量(例如，較多輸入或輸出引腳)或比習知快閃記憶體系統中之介面快的速率。介面950可視情況(例如)根據與本發明同時申請且以引用的方式併入本文中之名為「Methods and Apparatus for Interfacing Between a Flash Memory Controller and a Flash Memory Array」之國際PCT專利申請案第PCT/US09/49328號的教示來實施，其使用(例如)雙資料速率(DDR)技術增加介面950之資訊載運量。
在寫入操作期間，介面950傳送待儲存於目標單元及干擾單元中之程式資料，且預補償程式值在快閃記憶體960內計算。介面950將如在習知快閃記憶體系統中傳送(例如)關於目標單元之頁之程式資料，且另外傳送關於干擾單元之鄰近字線或偶數或奇數位元線之程式資料。通常，需要比用來表示預補償程式值少的位元來表示此程式資料。因此，對於寫入側ICI抑制，介面950通常將需要比介面850少的頻寬。然而，此係以使用用於製造快閃記憶體之記憶體處理技術在記憶體內實施寫入側ICI抑制過程為代價，該處理技術通常為記憶體而非為邏輯電路最佳化。
在讀取操作期間，介面950傳送該(等)目標單元及視情況干擾單元之由ICI抑制過程990所計算之新的硬性或軟性讀取值或資料。通常，針對單一讀取存取輸送之資訊為一頁或字線之資料。應注意，僅發送目標單元之資料降低介面950之頻寬要求，其係以使用用於製造快閃記憶體之記憶體處理技術在記憶體內實施讀取側ICI抑制過程為代價，該處理技術通常為記憶體而非為邏輯電路最佳化。
應注意，用於圖8及圖9之ICI抑制技術之各實施例中的電容耦合係數k x 、k y 及k xy 可在快閃控制系統810、910及/或快閃記憶體區塊860、960中計算。電容耦合係數k x 、k y 及k xy 在各別介面850、950上傳送可為必要的。應注意，電容耦合係數可為適應性的且在連續、偶爾或週期性基礎上加以更新。
如先前所指示，本發明之各種態樣提供用以抑制ICI之 信號處理技術。除其他益處之外，用於ICI抑制之信號處理方法不受技術及實體約束限制。大體而言，如下文所論述，寫入側ICI抑制可在目標單元710之程式化期間藉由知曉將儲存於干擾單元720中之程式電壓達成。同樣地，讀取側ICI抑制可藉由知曉已儲存於干擾單元720中之電壓達成。因此，本發明之態樣提供例示性寫入側及讀取側ICI抑制技術。在本發明之另一變化中，ICI抑制可使用所揭示之寫入側及讀取側ICI抑制技術之組合達成。
寫入側ICI抑制
圖10為描述併有本發明之特徵的寫入側ICI抑制過程1000之例示性實施例的流程圖。如上結合圖8及圖9所論述，寫入側ICI抑制過程1000通常將由快閃控制系統810中之信號處理單元830或快閃記憶體960中之信號處理單元985實施。如圖10中所展示，寫入側ICI抑制過程1000最初在步驟1010期間獲得待寫入至快閃記憶體700中之一或多個目標單元710之程式資料。如先前所指示，例示性頁或字線層級存取技術之更詳細論述可在(例如)2009年3月11日申請之名為「Methods and Apparatus for Storing Data in a Multi-Level Cell Flash Memory Device with Cross-Page Sectors,Multi-Page Coding and Per-Page Coding」之國際專利申請案第PCT/US09/36810號中找到，該案以引用的方式併入本文中。
此後，在步驟1020期間，對於目標單元710，寫入側ICI抑制過程1000獲得稍後經程式化之至少一鄰近單元720之 程式資料的一或多個位元。應注意，在步驟1020期間獲得之干擾單元720可與記憶體700中之鄰近頁相關聯且寫入側ICI抑制過程1000可必須等待直至干擾單元720之程式資料變得可用。目標單元及潛在干擾單元之程式資料可儲存於(例如)緩衝器845或980中直至干擾單元之所有值變得可用。此等緩衝器可儲存(例如)具有目標單元之頁及鄰近字線或鄰近偶數或奇數位元線中之x、y或xy方向上之鄰近頁直至已收集足夠量之資料以執行ICI抑制。自先前寫入過程，潛在干擾單元之程式資料可在緩衝器中可用。如先前所指示，干擾單元720藉由分析程式化序列方案(諸如，自下而上或偶數/奇數技術)以識別在給定目標單元710之後經程式化之干擾單元720來識別。
寫入側ICI抑制過程1000在步驟1030期間預補償對目標單元之ICI。補償預期ICI之目標單元710之新程式電壓藉由以下等式獲得： 其中PV t 為原始程式臨限電壓；PV tc 為在ICI消除之後的新程式臨限電壓且△V c 為ICI消除項。
大體而言，等式(2)之ICI抑制項係基於耦合係數及干擾單元720之電壓改變來計算。如先前所指示，在圖7之例示性實施例中，干擾單元720包含在相同字線及上鄰近字線中之該等單元。視情況，下鄰近字線中之干擾單元在其引起ICI的情況下亦可被考慮。因此，歸因於ICI之電壓分布 之偏移與加寬兩者得以抑制。
可如下計算ICI抑制項： 其中△V t (w,b)(l)為當電壓位準l經程式化至單元(w,b)中時單元(w,b)之V t 電壓中之改變；l {1、2、...L}為電壓位準(對於3位元/單元，L=8)；且k x 、k y 及k xy 為電容耦合係數。應注意，不同電壓位準l可經程式化至不同目標單元及干擾單元中。
對於△V t (w,b)(l)，例如，可使用V t 電壓中之預期或平均改變。
最後，將在步驟1030期間經計算用於目標單元710之預補償程式值在步驟1040期間提供至快閃記憶體860、960。
讀取側ICI抑制
如先前所指示，讀取側ICI抑制可藉由知曉儲存於干擾單元720中之電壓達成。如本文中所論述，所揭示之讀取側ICI抑制技術可處理自快閃單元所擷取之軟性電壓值或硬性電壓位準(經偵測電壓位準)(或其組合)。在一例示性實施例中，軟性電壓值用於目標單元710，而硬性電壓位準用於干擾單元720。
圖11為描述併有本發明之特徵的讀取側ICI抑制過程1100之例示性實施例的流程圖。如上結合圖8及圖9所論述，讀取側ICI抑制過程1100通常將由快閃控制系統810中之信號處理單元830或快閃記憶體960中之信號處理單元 985實施。通常在接收到讀取給定頁或字線之請求後便實施讀取側ICI抑制過程1100。此後，快閃控制器820通常識別需要讀取之單元。
如圖11中所展示，讀取側ICI抑制過程1100最初在步驟1110期間獲得一或多個目標單元710之讀取值。此後，對於給定目標單元710，讀取側ICI抑制過程1100在步驟1120期間獲得表示儲存於至少一干擾單元720中之電壓之值。目標單元及干擾單元之值可為硬性或軟性值。硬性值可為藉由如上所述比較讀取臨限電壓與電壓位準臨限值或藉由信號處理或解碼技術所獲得之經偵測電壓位準。應注意，在步驟1120期間所獲得之值可為經量測值或預期值，其基於(例如)與給定位準或狀態相關聯的電壓分布之平均值。
若使用預期值，則不需要知曉儲存於鄰近字線中之實際值以達成消除。舉例而言，可量測含有目標單元之單一字線，且預期值可用於儲存於鄰近字線(干擾單元720)中之電壓。因此，經量測值將用於相同字線中之干擾單元，且預期值用於鄰近字線中之干擾單元。預期值可(例如)在知曉電壓分布的情況下離線計算。將預期值用於鄰近字線具有不需要讀取此鄰近字線且不需要經由介面匯流排850傳輸對應於此鄰近字線之資料的優點。
在另一變化中，軟性值可用於目標單元710，而硬性值用於干擾單元720，以減少在介面850、950上發送之資料。
應注意，在步驟1120期間獲得之干擾單元720之值可與 記憶體700中之鄰近頁相關聯且讀取側ICI抑制過程1100可必須等待直至干擾單元720之值變得可用。目標單元及潛在干擾單元之值可儲存於(例如)緩衝器845或980中直至干擾單元之所有值變得可用。此等緩衝器可儲存(例如)具有目標單元之頁及鄰近字線或鄰近偶數或奇數位元線中之x、y或xy方向上之鄰近頁直至已收集足夠量之資料以執行ICI抑制。自先前讀取過程，潛在干擾單元之值亦可在緩衝器中可用。
在步驟1130期間，讀取側ICI抑制過程1100判定來自相應干擾單元720之對目標單元710之ICI。對目標單元710之ICI藉由以下等式獲得： 其中△V t (w,b)(l)為當將電壓位準l程式化至單元(w,b)中時單元(w,b)之V t 電壓中之平均、實際或估計改變；l {1、2、...L}為電壓位準(對於3位元/單元，L=8)；k x 、k y 及k xy 為電容耦合係數。V t 電壓中之改變可為(例如)經量測值與基線或參考電壓之間的差。
舉例而言，若經量測值指示快閃記憶體單元處於圖5B之最終狀態'10'，則可將電壓中之改變計算為此經量測值與狀態'x0'之參考電壓之間的差，其中(例如)狀態'x0'之分布之平均值用作參考電壓。
大體而言，等式(4)之ICI抑制項係基於耦合係數及干擾單元720之電壓改變來計算。如先前所指示，在圖7之例示 性實施例中，干擾單元720包含在相同字線及上鄰近字線中之該等單元。視情況，下鄰近字線中之該等單元在其引起ICI的情況下亦可被認為係干擾單元。因此，電壓分布之偏移與加寬兩者得以抑制。在僅考慮來自相同字線之資料的實施例中，電壓分布之偏移得以抑制，且加寬減少了較小量。
讀取側ICI抑制過程1100在步驟1140期間如下藉由自目標單元710之讀取值移除經判定之ICI獲得校正對目標單元710之ICI的新讀取值： 其中RV t 為原始讀取電壓或讀取值；RV tc 為在ICI消除之後的新讀取電壓或新讀取值且△V c 為ICI消除項。
最後，讀取側ICI抑制過程1100在步驟1150期間提供新讀取值用於解碼。
圖12為描述併有本發明之特徵的反覆讀取側ICI抑制過程1200之例示性實施例的流程圖。如上結合圖8及圖9所論述，反覆讀取側ICI抑制過程1200通常將由快閃控制系統810中之信號處理單元830或快閃記憶體960中之信號處理單元985實施。大體而言，反覆讀取側ICI抑制過程1200之步驟1210至1250大體上類似於圖11之讀取側ICI抑制過程1100之相應步驟1110至1150。
在步驟1260期間執行測試以判定是否偵測到解碼錯誤(例如，藉由解碼器840(圖8))。若在步驟1260期間判定尚 未發生解碼錯誤，則程式控制終止。
然而，若在步驟1260期間判定已發生解碼錯誤，則在步驟1270期間調整一或多個ICI抑制參數以擴充過程1200之後續反覆之ICI抑制的範疇。舉例而言，過程1200之第一遍或反覆可僅補償含有目標單元之相同頁或字線中之ICI(分別針對頁或字線存取技術)。若在步驟1260期間偵測到解碼錯誤，則過程1200之第二遍或反覆亦可包含一或多個鄰近頁或字線以考慮來自x、y及視情況xy方向上之ICI。
在另一變化中，過程1200之第一遍或反覆可僅使用目標單元及/或干擾單元之硬性值，但在解碼錯誤之情況下經擴充以包括目標單元及/或干擾單元之軟性值。軟性資訊可藉由用增加數目之電壓位準臨限值讀出電壓或藉由用與第一讀取相比不同的臨限值重讀電壓來獲得(軟性資訊接著可基於此等多個讀取值計算)。
在讀取側ICI抑制過程1100與反覆讀取側ICI抑制過程1200兩者中，用於ICI抑制之電壓可為比每單元所儲存之位元數目更具精度的軟性電壓值，或量化至具有與每單元所儲存之位元數目相同解析度的硬性電壓位準之值(例如，對於具有三位元/單元之MLC記憶體的三個位元)。在讀取過程之另一變化中，軟性電壓值可用於目標單元710且硬性電壓位準可用於干擾單元720。另外，ICI抑制可基於干擾單元720之經偵測值，其中經偵測值藉由讀取干擾單元及偵測儲存值(用信號處理及解碼技術)獲得。或者，經偵測值可自緩衝器845、880、945或980讀取，其中該等 值在先前讀取過程之後已得以儲存。
ICI抑制簡化
A. 多步頁程式化序列
如上所論述，圖5A及圖5B說明例示性多步頁程式化序列。本發明之一態樣認識到當多步頁程式化序列應用於MLC快閃器件600時，在中間程式化期間出現之ICI由最終上頁之後續程式化偏移。大體而言，上(MSB)頁之最終程式化再程式化且使最終程式化電壓之分布緊密且因此消除ICI，其應用於中間狀態。因此，在本發明之一實施例中，ICI僅在程式化最終最上頁(MSB)時經消除。視情況消除下頁之程式化之ICI(亦即，中間狀態)，但通常不需要消除以達成良好錯誤率效能。舉例而言，對於圖6之三位元/單元快閃器件600，可忽略下頁及中頁之中間程式化。
大體而言，對於寫入側ICI抑制，需要(例如)知曉鄰近字線或位元線中之干擾單元之程式位準l。大體上，在等式(3)中存在L個不同△V t (l)值。在圖6之例示性MLC快閃單元陣列600中，例如，在每單元具有三個位元之MLC快閃單元陣列600中L等於8。然而，本發明之一態樣認識到取決於所使用之程式化演算法，僅M個不同△V t (l)可用於大致描述L個不同△V t (l)值，其中M<L。對於圖5B中所展示之例示性程式化方案，由於自'11'至'01'及自'x0'至'10'之轉變具有大致相同的電壓偏移，因此考慮M=3個不同△V t (l)為足夠的。更複雜ICI抑制過程將針對所有可能轉變'11'至'11'、'11'至'01'、'x0'至'00'、'x0'至'10'考慮L=4個不同△V t (l)值。 在圖7之實施例中，等式(2)及(3)中之相異△V c 值之數目接著為M 5而非L 5，此係因為存在引起ICI之五個鄰近單元720。當M<L時，需要計算之相異△V c 值之數目因此顯著減少。
當多步頁程式化序列用於圖7中所展示之例示性快閃記憶體時，圖10及圖11之基於控制器之ICI抑制過程1000或基於記憶體之ICI抑制過程1100分別如下實施。頁資料暫時儲存於緩衝記憶體845或980中且不寫入至快閃記憶體器件870、970直至上鄰近字線之上頁資料可用。各別ICI抑制區塊835或990基於此等資料位元計算新程式電壓(預補償程式值)，如上結合圖10所論述。若電源供應電壓(例如)歸因於電源中斷或關機而降至臨限電壓之下，則儲存於緩衝記憶體845或980中之資料可寫入至快閃記憶體870、970(或另一非揮發性記憶體)以防止資料丟失。
又對於讀取側ICI抑制，基於等式(4)及(5)計算之相異△V c 值之數目可藉由考慮多步程式化序列之電壓偏移性質及考慮僅M<L個相異電壓偏移△V t (l)來減少。在圖7之實施例中，等式(4)及(5)中之相異△V c 值之數目接著為M 5而非L 5，此係因為存在引起ICI之五個鄰近單元720。
以上所述之寫入側及讀取側ICI抑制不僅可應用於最終狀態而且可應用於中間狀態，例如，當程式化3位元/單元快閃中之中頁時或當讀取在程式化3位元/單元快閃中之中頁之後所形成之中間狀態時。
應注意，多步頁程式化考慮影響快閃記憶體之讀取與寫入兩者。一旦經程式化至中間狀態，單元便可長期地維持 處於中間狀態。當單元在讀取操作期間處於中間狀態時，可根據本發明實施ICI抑制。
B. 忽略X-Y方向上之電容耦合係數
如先前所指示，在例示性實施例中，等式(3)及(4)考慮電容耦合係數k x 、k y 及k xy 以處理在圖7所展示之例示性快閃記憶體中目標單元710與多達五個鄰近干擾單元720之間的ICI。然而，本發明之另一態樣認識到k xy <<k x <k y 。因此，可在等式(3)及(4)中忽略x-y方向上之電容耦合k xy ，且ICI抑制項變為：
相異△V c 值之數目接著減少至L 3而非如由等式(3)及(4)給出的L 5。相異△V c 值之數目可藉由考慮僅M<L個相異電壓偏移△V t (l)進一步減少。需要計算之相異△V c 值之數目接著減少至M 3。大體上，相異△V c 值之數目由M k 給出，其中k為經考慮干擾單元之數目且M為經考慮之相異電壓偏移之數目。可如此處所描述簡化等式(3)之寫入側抑制與等式(4)之讀取側抑制。
C. 針對偶數/奇數程式化忽略X方向上之係數
如上結合圖3所論述，例示性偶數/奇數程式化序列選擇偶數或奇數位元線單元且以所指示之次序依序(自下而上)程式化。本發明之另一態樣認識到可針對偶數頁或奇數頁(例如，在奇數頁於偶數頁之後經程式化的情況下針對奇數頁)忽略x方向上之耦合。因此，對於奇數頁，等式(3)中 之ICI抑制項簡化為： 其中需要計算之相異△V c 值之數目減少至僅M。利用奇數及偶數位元線之並行程式化之一些快閃架構允許省略x耦合同時允許較小效能損失。大體上，等式(7)可用於偶數頁與奇數頁兩者以減小硬體複雜性。可如此處所描述簡化用於寫入側抑制之等式(3)與用於讀取側抑制之(4)兩者。
D. 藉由調整電壓位準臨限值處理殘餘ICI及滯留效應
本發明之一態樣認識到歸因於滯留及洩漏效應之恆定及/或殘餘ICI效應及電壓偏移可藉由對一或多個電壓位準臨限值之適當調整來處理。
應注意，儘管信號歸因於滯留而降級，但可達成所揭示之ICI抑制技術。目標單元及干擾單元之臨限電壓中之每一者將歸因於滯留及相關聯洩漏效應而偏移一各別量。藉由選擇適當的電壓位準臨限值，可抑制滯留效應及殘餘ICI效應。
過程、系統及製品細節
雖然本文中之許多流程圖描述例示性步驟序列，但可改變序列亦為本發明之實施例。預期演算法之各種排列為本發明之替代實施例。雖然已關於軟體程式中之處理步驟描述了本發明之例示性實施例，但如熟習此項技術者將顯而易見，各種功能可在數位域中實施為軟體程式中之處理步驟，藉由電路元件或狀態機以硬體實施或以軟體與硬體兩 者之組合實施。此軟體可用於(例如)數位信號處理器、特殊應用積體電路、微控制器或通用電腦中。此硬體及軟體可體現於在積體電路內實施之電路內。
因此，本發明之功能可以方法及用於實踐彼等方法之裝置的形式體現。本發明之一或多個態樣可以程式碼(例如，儲存於儲存媒體中，載入至機器中及/或由機器執行或經由某傳輸媒體傳輸)之形式體現，其中當程式碼載入至機器(諸如，電腦)中且由機器(諸如，電腦)執行時，機器變為用於實踐本發明之裝置。當在通用處理器上實施時，程式碼片段與處理器結合以提供類似於特定邏輯電路操作之器件。本發明亦可在積體電路、數位信號處理器、微處理器及微控制器中之一或多者中實施。
如技術中已知的，本文中所論述之方法及裝置可作為一製品分散，其本身包含上面體現有電腦可讀碼構件之電腦可讀媒體。電腦可讀程式碼構件可結合電腦系統操作以實行所有或一些步驟以執行本文中所論述之方法或形成本文中所論述之裝置。電腦可讀媒體可為可記錄媒體(例如，軟碟、硬碟機、緊密光碟、記憶卡、半導體器件、晶片、特殊應用積體電路(ASIC))或可為傳輸媒體(例如，包含光纖之網路、全球資訊網、電纜、或使用分時多重存取、分碼多重存取之無線頻道、或其他射頻頻道)。可使用任何已知或經開發媒體，其可儲存適合於供電腦系統使用之資訊。電腦可讀碼構件為用於允許電腦讀取指令及資料(諸如，磁性媒體上之磁性變化或緊密光碟表面上之高度變 化)之任何機構。
本文中所描述之電腦系統及伺服器中之每一者含有一記憶體，該記憶體將組態相關聯處理器以實施本文中所揭示之方法、步驟及功能。記憶體可為分散式或本端記憶體且處理器可為分散式或單一處理器。記憶體可經實施為電、磁性或光學記憶體，或此等或其他類型之儲存器件之任何組合。此外，術語「記憶體」應被足夠廣泛地解釋以包含能夠自藉由相關聯處理器存取之可定址空間中之一位址讀取或寫入至該位址的任何資訊。藉由此定義，關於網路之資訊仍在記憶體內，此係因為相關聯處理器可自網路擷取資訊。
應理解，本文中所展示並描述之實施例及變型僅說明本發明之原理且各種修改可在不脫離本發明之範疇及精神的情況下由熟習此項技術者實施。
100‧‧‧快閃記憶體系統
110‧‧‧快閃控制系統
120‧‧‧快閃控制器
140‧‧‧編碼器/解碼器區塊
145‧‧‧緩衝器
160‧‧‧快閃記憶體區塊
170‧‧‧記憶體陣列
180‧‧‧緩衝器
200‧‧‧臨限電壓分布圖
210‧‧‧尖峰
211‧‧‧尖峰
212‧‧‧尖峰
213‧‧‧尖峰
300‧‧‧快閃單元陣列
400‧‧‧二階段MLC程式化方案
410‧‧‧狀態
411‧‧‧狀態
412‧‧‧狀態
413‧‧‧狀態
500‧‧‧MLC程式化方案
510‧‧‧尖峰
600‧‧‧快閃單元陣列
710‧‧‧目標單元
720‧‧‧干擾單元
800‧‧‧快閃記憶體系統
810‧‧‧快閃控制系統
820‧‧‧快閃控制器
825‧‧‧讀取通道
830‧‧‧信號處理單元
835‧‧‧ICI抑制過程
840‧‧‧編碼器/解碼器區塊
845‧‧‧緩衝器
850‧‧‧介面
860‧‧‧快閃記憶體區塊
870‧‧‧記憶體陣列
880‧‧‧緩衝器
900‧‧‧快閃記憶體系統
910‧‧‧快閃控制系統
920‧‧‧快閃控制器
925‧‧‧讀取通道
940‧‧‧編碼器/解碼器區塊
945‧‧‧緩衝器
950‧‧‧介面
960‧‧‧快閃記憶體區塊
970‧‧‧記憶體陣列
980‧‧‧緩衝器
985‧‧‧信號處理單元
990‧‧‧ICI抑制過程
圖1為習知快閃記憶體系統之示意性方塊圖；圖2說明圖1之例示性多位準單元快閃記憶體之例示性臨限電壓分布；圖3說明多位準單元(MLC)快閃記憶體器件中之例示性快閃單元陣列之架構；圖4說明用於圖2之電壓指派方案之例示性二階段MLC程式化方案；圖5A及圖5B共同說明減小鄰近單元遭受之ICI之替代MLC程式化方案； 圖6進一步詳細說明多位準單元(MLC)快閃記憶體器件中之例示性快閃單元陣列；圖7說明目標單元歸因於來自許多例示性干擾單元之寄生電容而存在的ICI；圖8為根據本發明之併有基於控制器之ICI抑制技術的例示性快閃記憶體系統之示意性方塊圖；圖9為根據本發明之一替代實施例的併有基於記憶體之ICI抑制技術的例示性快閃記憶體系統之示意性方塊圖；圖10為描述併有本發明之特徵的寫入側ICI抑制過程之例示性實施例的流程圖；圖11為描述併有本發明之特徵的讀取側ICI抑制過程之例示性實施例的流程圖；及圖12為描述併有本發明之特徵的反覆讀取側ICI抑制過程之例示性實施例的流程圖。

Claims (10)

  1. 一種用於讀取一快閃記憶體器件之方法，其包含：獲得至少一目標單元之一讀取值；獲得一表示儲存於在該目標單元之後經程式化之至少一干擾(aggressor)單元中之一電壓的值；判定來自該至少一干擾單元之對該目標單元的單元間干擾；及藉由自該獲得之讀取值移除該經判定的單元間干擾，以計算表示儲存在該目標單元內之資料之一新讀取值。
  2. 如請求項1之方法，其中表示儲存於至少一干擾單元中之一電壓之該值包含一經量測值、一預期值、一估計值、一平均值、一量化值及一經偵測值中之一或多者。
  3. 如請求項2之方法，其中該經量測值包含硬性電壓值及軟性電壓值中之一或多者。
  4. 如請求項2之方法，其中該預期值包含與一給定狀態相關聯之一電壓分布之一平均值。
  5. 如請求項1之方法，進一步包含在一解碼錯誤發生的情況下調整一或多個單元間干擾抑制參數的步驟。
  6. 如請求項5之方法，其中該等單元間干擾抑制參數包含經考慮干擾單元之數目及除硬性電壓值以外之軟性電壓值之使用中的一或多者。
  7. 如請求項1之方法，其中該判定步驟基於表示儲存於至少一干擾單元中之一電壓之該值來計算單元間干擾。
  8. 如請求項1之方法，其中表示儲存於至少一干擾單元中 之一電壓之該值在該干擾單元處於與該目標單元相同之頁或字線中的情況下包含一經量測值，且表示儲存於至少一干擾單元中之一電壓之該值在該干擾值處於與該目標單元不同之一頁或字線中的情況下包含一估計值。
  9. 如請求項1之方法，其中該方法應用於一多步頁程式化序列中的一或多個步驟。
  10. 一種用於讀取一快閃記憶體器件之系統，其包含：一記憶體；及至少一處理器，其耦接至該記憶體，其操作以：獲得至少一目標單元之一讀取值；獲得一表示儲存於在該目標單元之後經程式化之至少一干擾單元中之一電壓的值；判定來自該至少一干擾單元之對該目標單元的單元間干擾；及藉由自該獲得之讀取值移除該經判定的單元間干擾，以計算表示儲存在該目標單元內之資料之一新讀取值。
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