KR20150018291A - 메모리 시스템 - Google Patents

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KR20150018291A
KR20150018291A KR1020130095014A KR20130095014A KR20150018291A KR 20150018291 A KR20150018291 A KR 20150018291A KR 1020130095014 A KR1020130095014 A KR 1020130095014A KR 20130095014 A KR20130095014 A KR 20130095014A KR 20150018291 A KR20150018291 A KR 20150018291A
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memory device
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이윤경
안정열
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에스케이하이닉스 주식회사
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Abstract

메모리 시스템은 취약 셀과 인접한 주변 셀들에 다수의 프로그램 레벨들 중 최상위보다 낮은 프로그램 레벨의 데이터가 저장되도록 하기 위하여 입력된 데이터를 취약 셀 어드레스에 따라 변경하도록 구성된 메모리 컨트롤러, 및 취약 셀 어드레스에 따라 변경된 데이터를 선택된 페이지에 저장하기 위해 프로그램 루프를 실행하도록 구성된 메모리 장치를 포함한다.

Description

메모리 시스템{Memory system}
본 발명은 메모리 시스템에 관한 것으로, 특히 데이터를 저장하는 메모리 시스템에 관한 것이다.
정해진 면적에 많은 데이터를 저장하기 위해서 집적도를 높이거나 단위 셀당 저장되는 데이터의 비트 수를 늘이는 방식에 적용되고 있다. 그러나, 집적도가 높아짐과 동시에 데이터의 프로그램/소거 횟수가 증가할수록 메모리 셀의 전기적 특성이 저하된다. 따라서, 이를 보완할 수 있는 회로나 동작 방법이 요구되고 있다.
본 발명의 실시예는 데이터의 입출력 특성을 향상시킬 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 메모리 시스템은 취약 셀과 인접한 주변 셀들에 다수의 프로그램 레벨들 중 최상위보다 낮은 프로그램 레벨의 데이터가 저장되도록 하기 위하여 입력된 데이터를 취약 셀 어드레스에 따라 변경하도록 구성된 메모리 컨트롤러, 및 취약 셀 어드레스에 따라 변경된 데이터를 선택된 페이지에 저장하기 위해 프로그램 루프를 실행하도록 구성된 메모리 장치를 포함한다.
본 발명의 다른 실시예에 따른 메모리 시스템은 변경 데이터 어드레스를 저장하고, 변경 데이터 어드레스와 메모리 셀들에 저장된 데이터를 출력하기 위해 리드 동작들을 수행하도록 구성된 메모리 장치, 및 메모리 셀들 중 취약 셀과 인접한 주변 셀로부터 독출된 최하위 프로그램 레벨의 데이터를 변경 데이터 어드레스에 따라 최하위 프로그램 레벨보다 높은 프로그램 레벨의 데이터로 변경하도록 구성된 메모리 컨트롤러를 포함한다.
본 발명의 실시예는 데이터의 입출력 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리 컨트롤러의 FTL을 설명하기 위한 블록도이다.
도 3a 및 도 3b는 도 1에 도시된 메모리 장치의 메모리 블록 및 캠 블록을 설명하기 위한 회로도이다.
도 4는 본 발명의 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 분포도이다.
도 5는 본 발명의 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 회로도이다.
도 6 내지 도 8은 본 발명의 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 흐름도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(100) 및 메모리 장치(200)를 포함한다. 메모리 컨트롤러(100)는 호스트(HOST) 및 메모리 장치(200)에 연결된다. 호스트(HOST)로부터의 요청에 응답하여, 메모리 컨트롤러(100)는 메모리 장치(200)를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(100)는 메모리 장치(200)의 읽기 동작, 프로그램 루프, 그리고 소거 루프를 제어하도록 구성된다. 메모리 컨트롤러(100)는 메모리 장치(200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(100)는 메모리 장치(200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 장치(200)는 플래시 메모리 장치를 포함한다.
메모리 컨트롤러(100)는 내부 버스(110), 프로세서(120), 플래시 변환 계층(Flash Translation Layer: FTL)(130), 데이터 변환부(140), 메모리 인터페이스(150), 오류 정정 블록(160; ECC), 그리고 호스트 인터페이스(170)를 포함한다. 내부 버스(110)는 메모리 컨트롤러(100)의 구성요소들 사이에 채널을 제공하도록 구성된다. 예시적으로, 내부 버스(110)는 커맨드 및 데이터를 전송하기 위한 공통 채널일 수 있다. 다른 예로서, 내부 버스(110)는 커맨드 및 데이터를 각각 전송하기 위한 커맨드 채널 및 데이터 채널을 포함할 수 있다.
프로세서(120)는 메모리 컨트롤러(100)의 제반 동작을 제어하도록 구성된다. 프로세서(120)는 메모리 컨트롤러(100)에서 구동되는 소프트웨어 및 펌웨어를 실행하도록 구성될 수 있다.
플래시 변환 계층(130)은 메모리 장치(200)를 제어하기 위한 다양한 수단들을 제공한다. 메모리 장치(200)가 플래시 메모리 장치인 경우, 플래시 메모리 장치(200)는 통상적인 메모리와 상이한 특징들을 갖는다. 우선, 플래시 메모리 장치(200)는 쓰기 전 소거(erase before write) 특성을 갖는다. 그리고, 플래시 메모리 장치(200)의 읽기 동작 및 프로그램 루프의 단위와 소거 루프의 단위는 상이하다. 플래시 메모리 장치(200)의 읽기 동작 및 프로그램 루프는 페이지 단위로 수행되고, 소거 루프는 메모리 블록 단위로 수행된다. 메모리 블록은 복수의 페이지들을 포함한다. 또한, 플래시 메모리 장치(200)의 프로그램 및 소거 횟수는 제한되어 있다. 그리고, 플래시 메모리 장치(200)의 소거 시간, 프로그램 시간, 그리고 읽기 시간은 상이하다.
호스트(HOST)가 플래시 메모리 장치(200)를 액세스할 때, 플래시 변환 계층(130)은 상술한 바와 같은 플래시 메모리 장치(200)의 특성에 기반한 다양한 제어 수단들을 제공한다. 예를 들면, 플래시 변환 계층(130)은 호스트(HOST)로부터 수신되는 논리 어드레스를 플래시 메모리 장치(200)의 물리 어드레스로 변환하는 수단을 제공한다. 플래시 변환 계층(130)은 논리 어드레스 및 물리 어드레스 사이의 사상(mapping) 관계에 대한 정보를 테이블화하여 유지한다. 플래시 변환 계층(130)은 플래시 메모리 장치(200)의 메모리 블록들의 프로그램 및 소거 횟수가 균일화되도록 제어하는 수단을 제공한다. 예를 들면, 플래시 변환 계층(130)은 마모도 관리(wear leveling) 수단을 제공한다. 플래시 변환 계층(130)은 플래시 메모리 장치(200)의 소거 횟수를 최소화시키기 위한 수단을 제공한다. 예를 들면, 플래시 메모리 장치(200)는 머지(merge) 및 가비지 컬렉션(garbage collection) 등과 같은 제어 수단을 제공한다.
데이터 변환부(140)는 메모리 장치에 데이터를 저장할 때 취약 셀의 열악한 전기적 특성을 고려하여 취약 셀에 프로그램 간섭 현상이 발생되는 것을 최소화하기 위해 취약 셀과 인접한 주변 셀에 낮은 프로그램 레벨의 데이터가 저장되도록 데이터를 변경하는 기능을 수행한다. 이를 위해, 데이터 변환부(140)는 취약 셀 어드레스에 따라 데이터를 변경할 수 있다. 취약 셀 어드레스는 메모리 장치로부터 제공되며, 메모리 장치는 소거 루프를 통해 취약 셀 어드레스를 생성한다. 데이터 변환부(140)에 의해 데이터가 변경되면, 플래시 변환 계층(130)은 변경된 데이터가 저장되는 주변 셀들을 확인하기 위한 변경 데이터 어드레스를 생성한다.
한편, 메모리 장치로부터 독출된 데이터가 입력되면, 데이터 변환부(130)는 주변 셀에 저장된 낮은 프로그램 레벨의 데이터를 변경 데이터 어드레스에 따라 원래 상태의 높은 프로그램 레벨의 데이터로 복구한다.
상기에서 설명한 데이터 변경 동작은 도 6 내지 도 8에서 구체적으로 설명하기로 한다.
한편, 상기의 동작을 위해, 플래시 변환 계층(130)은 취약 셀 어드레스 저장부(131), 변경 데이터 어드레스 생성부(133) 및 변경 데이터 어드레스 저장부(135)를 포함할 수 있다.(도 2 참조) 취약 셀 어드레스 저장부(131)는 메모리 장치가 제공하는 취약 셀 어드레스를 임시로 저장한다. 변경 데이터 어드레스 생성부(133)는 취약 셀과 인접한 주변 셀에 저장된 데이터가 변경되는 경우, 변경된 데이터가 저장되는 주변 셀을 확인하기 위한 변경 데이터 어드레스를 생서하는 기능을 수행한다. 변경 어드레스 저장부(135)는 리드 동작 시 변경된 데이터를 복구할 때 참고하기 위한 변경 데이터 어드레스 를 임시 저장하는 기능을 수행한다.
메모리 인터페이스(150)는 플래시 메모리 장치(200)와 통신하기 위한 프로토콜을 포함한다. 예를 들면, 메모리 인터페이스(150)는 낸드(NAND) 인터페이스, 노어(NOR) 인터페이스 등과 같은 플래시 인터페이스들 중 적어도 하나를 포함할 수 있다.
오류 정정 블록(160)은 메모리 장치(200)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성될 수 있다.
호스트 인터페이스(170)는 호스트(HOST) 및 메모리 컨트롤러(100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 메모리 컨트롤러(100)는 USB(Universal Serial Bus) 프로토콜, MMC(multimedia card) 프로토콜, PCI(peripheral component interconnection) 프로토콜, PCI-E(PCI-express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(smallcomputer small interface) 프로토콜, ESDI(enhanced small disk interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다.
메모리 컨트롤러(100) 및 메모리 장치(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 컨트롤러(100) 및 메모리 장치(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(100) 및 메모리 장치(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등을 구성할 수 있다. 메모리 컨트롤러(100) 및 메모리 장치(200)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수도 있다.
도시되지 않았지만, 메모리 컨트롤러는 각각의 구성 요소에 포함된 저장부 외에 별도로 저장부를 더 포함할 수 있다. 이러한 저장부는 프로세서(120)의 동작 메모리로 이용될 수 있으며, 메모리 장치(200) 및 호스트(Host) 사이의 버퍼 메모리로 이용될 수 있으며, 메모리 장치(200) 및 호스트(Host) 사이의 캐시 메모리로 이용될 수 있다. 예시적으로, 저장부는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM), PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM), 노어 플래시 메모리 등과 같이, 랜덤 액세스가 가능한 다양한 메모리들 중 적어도 하나를 포함할 수 있다.
메모리 장치(200)는 메모리 어레이(210)와 주변 회로(220~250)를 포함한다. 이하, 메모리 장치(200)가 플래시 메모리 장치인 경우를 예로써 설명하기로 한다.
메모리 어레이(210)는 메모리 블록과 캠 블록을 포함한다. NAND 플래시 메모리 장치의 경우 각각의 메모리 블록은 비트라인들과 공통 소스 라인 사이에 연결된 다수의 메모리 스트링들을 포함한다. 각각의 메모리 스트링은 비트라인과 연결되는 드레인 선택 트랜지스터, 공통 소스 라인과 연결되는 소스 선택 트랜지스터, 드레인 선택 트랜지스터 및 소스 선택트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀들을 포함한다. 메모리 스트링들의 메모리 셀들은 워드라인들과 연결된다. 워드라인에 연결된 메모리 셀들은 하나의 물리적 페이지를 구성한다. 이를 보다 구체적으로 설명하면 다음과 같다.
도 3a 및 도 3b는 도 1에 도시된 메모리 장치의 메모리 블록 및 캠 블록을 설명하기 위한 회로도이다.
도 3a를 참조하면, 각각의 메모리 블록(210MB)은 비트라인들(BL0~BLk)과 공통 소스 라인(SL) 사이에 연결된 다수의 메모리 스트링들(ST)을 포함한다. 즉, 메모리 스트링들(ST)은 대응하는 비트 라인들(BL0~BLk)과 각각 연결되고 공통 소스 라인(SL)과 공통으로 연결된다. 각각의 메모리 스트링(ST)은 소스가 공통 소스 라인(SL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C00~Cn0)이 직렬로 연결된 셀 스트링, 그리고 드레인이 비트라인(BL0)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 셀 스트링에 포함된 메모리 셀들(C00~Cn0)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C00~Cn0)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
여기서, 드레인 셀렉트 트랜지스터(DST)는 셀 스트링(C00~Cn0)과 비트라인의 연결 또는 차단을 제어하며, 소스 셀렉트 트랜지스터(SST)는 셀 스트링(C00~Cn0)과 공통 소스 라인(SL)의 연결 또는 차단을 제어한다.
낸드 플래시 메모리 장치에서 메모리 셀 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C00~C0k)이 하나의 물리적 페이지(PAGE)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수번째 메모리 셀들(C00, C01, C03, C05, C0k)이 하나의 이븐 물리적 페이지를 구성하고, 홀수번째 메모리 셀들(C00, C02, C04, C0k-1)이 하나의 오드 물리적 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
캠 블록(210CB)은 메모리 블록(210MB)과 동일한 구조로 형성될 수 잇다.
도 3b를 참조하면, 3차원 메모리 블록의 경우, 각각의 메모리 블록(210MB)은 다수의 메모리 스트링들(ST)을 포함한다. P-BiCS 구조에서 각각의 메모리 스트링(ST)은 공통 소스 라인(CSL) 및 기판의 파이프 트랜지스터(PTa) 사이에 수직으로 연결되는 제1 메모리 스트링(MT1)과 비트라인(BL)과 기판의 파이프 트랜지스터 사이에 수직으로 연결되는 제2 메모리 스트링(MT2)을 포함한다. 제1 메모리 스트링(MT1)은 소스 셀렉트 트랜지스터(SST)와 메모리 셀들(C0~C7)을 포함한다. 소스 셀렉트 트랜지스터(SST)는 소스 셀렉트 라인(SSLa1)으로 인가되는 전압에 의해 제어되고, 메모리 셀들(C0~C7)은 적층된 워드라인들(WL0~WL7)로 인가되는 전압에 의해 제어된다. 제2 메모리 스트링(MT2)은 드레인 셀렉트 트랜지스터(DST)와 메모리 셀들(C8~C15)을 포함한다. 드레인 셀렉트 트랜지스터(DST)는 드레인 셀렉트 라인(DSLa1)으로 인가되는 전압에 의해 제어되고, 메모리 셀들(C8~C15)은 적층된 워드라인들(WL8~WL8)로 인가되는 전압에 의해 제어된다.
P-BiCS 구조의 메모리 스트링에서 중간에 위치하는 한쌍의 메모리 셀들(C7, C8) 사이에 연결된 파이프 트랜지스터(PTa)는 메모리 블록(210MB)이 선택되면 선택된 메모리 블록(210MB)에 포함된 제1 메모리 스트링(MT1)의 채널층들과 제2 메모리 스트링(MT2)의 채널층들을 전기적으로 연결시키는 동작을 수행한다.
한편, 2D 구조의 메모리 블록에서는 비트라인마다 하나의 메모리 스트링이 연결되고 하나의 드레인 셀렉트 라인에 의해 메모리 블록의 드레인 셀렉트 트랜지스터들이 동시에 제어되었으나, 3D 구조의 메모리 블록(210MB)에서는 비트라인(BL)마다 다수개의 메모리 스트링들(ST)이 공통으로 연결된다. 동일 메모리 블록(210MB)에서 하나의 비트라인(BL)에 공통으로 연결되고 동일한 워드라인들에 의해 제어되는 메모리 스트링(ST)의 수는 설계에 따라 변경될 수 있다.
하나의 비트라인(BL)에 다수개의 메모리 스트링들이 병렬로 연결됨에 따라, 하나의 비트라인(BL)과 메모리 스트링들(ST)을 선택적으로 연결하기 위하여 드레인 셀렉트 트랜지스터들(DST)이 드레인 셀렉트 라인들(DSLa1~DSLa4)로 인가되는 셀렉트 전압들에 의해 독립적으로 제어된다.
메모리 블록(210MB)에서 수직으로 연결된 제1 메모리 스트링(MT1)의 메모리 셀들(C0~C7)과 제2 메모리 스트링(MT2)의 메모리 셀들(C8~C15)은 적층된 워드라인들(WLa0~WLa7)과 적층된 워드라인들(WLa8~WLa15)로 인가되는 동작 전압들에 의해 각각 제어된다. 이러한 워드라인들(WLa0~WLa15)은 메모리 블록 단위로 구분된다.
캠 블록(210CB)은 메모리 블록(210MB)과 동일한 구조로 형성될 수 있다. 메모리 블록(210MB)의 메모리 셀들은 워드라인들(WLa0~WLa15)로 인가되는 전압에 의해 동작하고, 캠 블록(210CB)의 메모리 셀들은 워드라인들(WLb0~WLb15)로 인가되는 전압에 의해 동작한다. 다시 말해, 메모리 블록(210MB)이 선택되면 워드라인들(WLa0~WLa15)로 동작 전압이 인가되어 메모리 블록(210MB)의 메모리 셀들이 동작하고, 캠 블록(210CB)이 선택되면 워드라인들(WLb0~WLb15)로 동작 전압이 인가되어 캠 블록(210CB)의 메모리 셀들이 동작한다.
다시 도 1을 참조하면, 주변 회로(220~250)는 메모리 블록의 소거 루프(소거 동작 및 소거 검증 동작), 프로그램 루프(프로그램 동작 및 프로그램 검증 동작) 및 리드 동작을 수행하도록 구성된다. 이러한 주변 회로는 제어 회로(220), 전압 공급 회로(230), 읽기/쓰기 회로(240) 및 입출력 회로(250)를 포함한다.
제어 회로(220)는 메모리 셀들의 소거 루프, 프로그램 루프 및 리드 동작 시 전압 공급 회로(230), 읽기/쓰기 회로(240) 및 입출력 회로(250)를 제어한다.
전압 공급 회로(230)는 소거 루프, 프로그램 루프 및 리드 동작에 필요한 동작 전압들을 메모리 블록 또는 캠 블록으로 출력한다.
읽기/쓰기 회로(240)는 리드 동작이나 검증 동작 시 비트라인들을 통해 메모리 셀들에 저장된 데이터를 센싱하여 래치하거나, 프로그램 동작 시 메모리 셀들에 저장되는 데이터에 따라 비트라인들에 프로그램 금지 전압과 프로그램 허용 전압을 선택적으로 인가한다. 읽기/쓰기 회로(240)는 페이지 버퍼로 구현될 수 있다.
입출력 회로(250)는 메모리 컨트롤러(100)로부터 입력된 데이터를 읽기/쓰기 회로(240)로 전달하거나 메모리 셀들로부터 독출된 데이터를 메모리 컨트롤러(100)로 출력하도록 구성된다.
도 4는 본 발명의 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 분포도이다. 도 5는 본 발명의 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 회로도이다.
도 4 및 도 5를 참조하면, 메모리 블록에 포함된 메모리 셀들의 소거 루프가 완료되면 메모리 셀들의 문턱전압들은 소거 레벨(PV0)에 분포하게 된다. 소거된 메모리 셀들 중에서 문턱전압(A)이 기준 전압(Vref)보다 높은 메모리 셀들이 존재하며, 이러한 셀들을 취약 셀(예, Ca)이라 정의한다. 취약 셀(Ca)의 문턱전압(A)은 소거 루프에 의해 낮게 낮아지지 않으며, 주변 셀(예, Cx1, Cx2)의 프로그램 동작 시 디스터브 현상이나 간섭 현상에 의해 쉽게 높아질 수 있다.
즉, 주변 셀(CX1 또는 Cx2)에 최하위 프로그램 레벨(PV1)보다 높은 프로그램 레벨(PV2 또는 PV3)의 데이터가 저장되는 경우, 취약 셀(Ca)의 문턱전압(A)이 높아져서 취약 셀(Ca)에 저장된 소거 레벨(PV0)의 데이터가 제1 프로그램 레벨(PV1)의 데이터로 인식될 수 있다.
따라서, 소거 레벨의 데이터가 저장되는 취약 셀(Ca)과 인접한 주변 셀(Cx1, Cx2)에 최하위 프로그램 레벨(PV1)보다 높은 프로그램 레벨(예, PV3)의 데이터가 인가되는 경우, 주변 셀(Cx1)에 저장되는 데이터를 최하위 프로그램 레벨(PV1)의 데이터로 변경한 후 변경된 데이터를 메모리 셀들에 저장한다. 그리고, 메모리 셀들로부터 테이터가 독출되면, 취약 셀(Ca)과 인접한 주변 셀(Cx1, Cx2)의 데이터를 최하위 프로그램 레벨(PV1)보다 높은 프로그램 레벨(PV3)의 데이터로 변경한다.
한편, 취약 셀(Ca)과 인접한 주변 셀들(Cx1, Cx2)은 취약 셀(Ca)과 동일한 워드라인(WLa)에 연결될 수 있으며, 또 다른 주변 셀들(Cy1, Cy2)은 취약 셀(Ca)과 다른 워드라인(WLa-1, WLa+1)에 연결될 수도 있다.
이하, 상기에서 설명한 데이터 입출력 방식을 보다 구체적으로 설명하기로 한다.
도 6 내지 도 8은 본 발명의 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 흐름도들이다.
도 4 내지 도 6을 참조하면, 취약 셀(Ca)과 인접한 주변 셀(Cx1, Cx2)에 저장되는 데이터를 변경하기 위하여, 메모리 장치는 어느 메모리 셀이 취약 셀인지를 확인해야 한다. 먼저, 단계들(S601, S603, S605)에서 메모리 장치는 선택된 메모리 블록의 소거 루프를 실시한다. 단계(S601)에서, 메모리 장치는 선택된 메모리 블록에 포함된 메모리 셀들의 소거 동작을 실시한다. 단계(S603)에서 메모리 장치는 소거 검증 동작을 실시하여 모든 메모리 셀들이 소거되었는지 확인한다. 예로써, 메모리 장치는 메모리 셀들의 문턱전압들과 소거 검증 전압을 비교하여 메모리 셀들이 소거되었는지 확인할 수 있다. 이때, 소거 검증 동작은 메모리 블록 단위로 실시될 수 있다. 즉, 전압 공급 회로가 선택된 메모리 블록의 모든 워드라인들에 소거 검증 전압을 인가하고, 읽기/쓰기 회로가 비트라인으로부터 공통 소스 라인으로 전류가 흐르는지를 확인하는 방식으로 소거 검증 동작이 진행될 수 있다. 단계(S603)에서 소거 패스가 아니라면 단계(S605)에서 소거 전압을 상승시킨 후 단계(S601)에서 메모리 장치는 소거 동작을 재실시한다.
단계(S603)에서 소거 패스라고 확인되면, 메모리 셀들의 문턱전압들은 소거 레벨(PV0)에 분포하게 된다. 이어서, 취약 셀을 검출하기 위한 동작이 진행된다.
단계(S607)에서, 소거 루프가 완료된 후 메모리 장치는 소거된 메모리 셀들의 문턱전압과 기준 전압(Vref)을 비교하기 위한 검증 동작을 실시한다. 이 때 검증 동작은 페이지 단위 또는 워드라인 단위로 실시되는 것이 바람직하다. 즉, 첫 번째 페이지(또는 첫 번째 워드라인)부터 마지막 페이지(또는 마지막 워드라인)까지 순차적으로 검증 동작을 실시하는 것이 바람직하다. 메모리 장치는 소거된 메모리 셀들 중 문턱전압(A)이 기준 전압보다 높은 메모리 셀을 취약 셀(예, Ca)로 정의하고, 검출된 취약 셀(Ca)의 어드레스를 취약 셀 어드레스로 정의한다. 문턱전압과 기준 전압의 비교 결과는 읽기/쓰기 회로에 저장되고, 읽기/쓰기 회로에 저장된 비교 결과에 따라 제어 회로는 취약 셀 어드레스를 생성한다.
단계(S609)에서, 메모리 장치는 취약 셀 어드레스를 캠 블록에 저장한다.
이하, 취약 셀 어드레스를 이용하여 데이터를 변경하고, 변경된 데이터를 메모리 셀들에 저장하는 동작을 설명하기로 한다.
도 4, 도 5 및 도 7을 참조하면, 단계(S701)에서 메모리 장치는 메모리 컨트롤러로 취약 셀 어드레스를 제공한다. 메모리 장치는 프로그램 동작이 실시되기 전에 메모리 컨트롤러로 취약 셀 어드레스를 제공하는 것이 바람직하다. 예로써, 파워 오프 상태에서 전원이 공급되면 메모리 장치는 캠 블록으로부터 취약 셀 어드레스를 독출하고, 독출된 취약 셀 어드레스를 메모리 컨트롤러로 제공할 수 있다.
단계(S703)에서 메모리 셀들에 저장하기 위한 데이터가 입력된다.
단계(S705)에서, 메모리 컨트롤러는 취약 셀(Ca)과 인접한 주변 셀들(Cx1, Cx2)에 저장되는 데이터의 프로그램 레벨을 변경한다. 주변 셀들(Cx1, Cx2)에 높은 프로그램 레벨의 데이터가 저장되면 프로그램 디스터브 현상이나 간섭 현상에 의해 취약 셀(Ca)의 문턱전압이 상승하게 된다. 취약 셀(Ca)의 문턱전압은 소거 레벨(PV0)에서 분포하지만 소거 레벨에서 가장 높은 레벨(A)에 분포한다. 이 때문에, 디스터브 현상이나 간섭 현상에 의해 취약 셀(Ca)의 문턱전압이 높아지면 취약 셀(Ca)에 저장된 데이터가 변경될 수 있다. 따라서, 취약 셀(Ca)에 프로그램 현상이나 간섭 현상이 발생하는 것을 최소화하기 위하여, 메모리 컨트롤러는 주변 셀들(Cx1, Cx2)에 낮은 프로그램 레벨의 데이터가 저장되도록 데이터를 변경한다.
예로써, 취약 셀(Ca)에 소거 레벨(PV0)의 데이터가 저장되고 주변 셀들(Cx1, Cx2)에 최하위 프로그램 레벨(PV1)보다 높은 프로그램 레벨(PV2 또는 PV3)(바람직하게는 최상위 프로그램 레벨; PV3)의 데이터가 저장될 때, 메모리 컨트롤러는 주변 셀들(Cx1, Cx2)에 취상위 프로그램 레벨(PV3)보다 낮은 프로그램 레벨(PV1 또는 PV2)(바람직하게는 최하위 프로그램 레벨; PV1)의 데이터가 저장되도록 취약 셀 어드레스에 따라 데이터를 변경할 수 있다. 바람직하게는, 취약 셀(Ca)에 소거 레벨(PV0)의 데이터가 저장되고 주변 셀들(Cx1, Cx2)에 최상위 프로그램 레벨(PV3)의 데이터가 저장될 때, 메모리 컨트롤러는 주변 셀들(Cx1, Cx2)에 최하위 프로그램 레벨(PV1)의 데이터가 저장되도록 취약 셀 어드레스에 따라 데이터를 변경할 수 있다.
여기서, 주변 셀들(Cx1, Cx2)은 취약 셀(Ca)과 동일한 워드라인(WLa)에 연결될 수 있다. 또한, 주변 셀들(Cy1, Cy2)은 취약 셀(Ca)과 다른 워드라인들(WLa-1, WLa+1)에 각각 연결될 수도 있다. 후자의 경우, 주변 셀(Cy1)에 저장되는 데이터의 프로그램 레벨은 취약 셀(Ca)의 간섭 현상이나 디스터브 현상에 큰 영향을 주지 않으므로, 메모리 컨트롤로는 주변 셀들(Cy1, Cy2) 중 주변 셀(Cy2)에 저장되는 데이터의 프로그램 레벨만을 변경할 수도 있다.
단계(S707)에서, 메모리 컨트롤러는 변경 데이터 어드레스를 생성한다. 즉, 변경된 데이터가 저장될 주변 셀의 어드레스를 변경 데이터 어드레스로 생성한다. 생성된 변경 데이터 어드레스는 변경 데이터 어드레스 저장부에 임시 저장된다.
단계(S709)에서, 메모리 장치는 데이터를 프로그램 루프를 통해 메모리 셀들에 저장한다. 이를 위해, 메모리 컨트롤러는 프로그램 명령 신호, 어드레스 및 데이터를 메모리 장치로 제공할 수 있다. 여기서, 어드레스는 변경 데이터 어드레스가 아니라 데이터가 저장될 메모리 셀들을 선택하기 위한 어드레스이다. 그리고 데이터는 변경된 데이터를 포함한다.
단계(S711)에서, 메모리 장치는 변경 데이터 어드레스를 저장한다. 변경 데이터 어드레스는 메모리 장치의 캠 블록에 저장될 수 있다. 메모리 장치는 프로그램 루프가 완료된 후 아이들 타임(idle time)과 같은 대기 모드 때 변경 데이터 어드레스를 캠 블록에 저장할 수 있다.
이하, 메모리 셀들로부터 독출된 데이터를 변경 데이터 어드레스를 이용하여 복구하고, 복구된 데이터를 출력하는 동작을 설명하기로 한다.
도 4, 도 5 및 도 8을 참조하면, 단계(S801)에서 메모리 장치는 메모리 컨트롤러로 변경 데이터 어드레스를 제공한다. 메모리 장치는 리드 동작이 실시되기 전에 메모리 컨트롤러로 변경 데이터 어드레스를 제공하는 것이 바람직하다. 예로써, 파워 오프 상태에서 전원이 공급되면 메모리 장치는 캠 블록으로부터 변경 데이터 어드레스를 독출하고, 독출된 변경 데이터 어드레스를 메모리 컨트롤러로 제공할 수 있다.
단계(S803)에서, 메모리 컨트롤러는 호스트의 요청에 따라 메모리 컨트롤러로 리드 명령과 어드레스를 입력한다. 여기서 어드레스는 변경 데이터 어드레스가 아니라 독출하기 위한 데이터를 저장하고 있는 메모리 셀들을 선택하기 위한 어드레스이다.
단계(S805)에서, 메모리 장치는 리드 명령과 어드레스에 따라 리드 동작을 수행하여 선택된 메모리 셀들로부터 데이터를 독출한다. 독출된 데이터는 앞서 설명한 단계(S705)에서 변경된 데이터를 포함한다. 메모리 장치는 독출된 데이터를 메모리 컨트롤러로 제공한다.
단계(S807)에서, 메모리 컨트롤러(특히, 데이터 변환부)는 취약 셀(Ca)과 인접한 주변 셀들(Cx1, Cx2)로부터 독출된 데이터를 변경 데이터 어드레스에 따라 복구한다. 예로써, 메모리 컨트롤러(특히, 데이터 변환부)는 취약 셀(Ca)과 인접한 주변 셀들(Cx1, Cx2)로부터 독출된 최하위 프로그램 레벨(PV1)의 데이터를 변경 데이터 어드레스에 따라 최하위 프로그램 레벨(PV1)보다 높은 프로그램 레벨(예, 최상위 프로그램 레벨; PV3)의 데이터로 변경한다. 보다 더 바람직하게, 메모리 컨트롤러는 취약 셀(Ca)로부터 소거 레벨(PV0)의 데이터가 독출되고 주변 셀들(Cx1 또는 Cx2)로부터 최하위 프로그램 레벨(PV1)의 데이터가 독출될 때, 주변 셀들(Cx1 또는 Cx2)로부터 독출된 데이터를 변경 데이터 어드레스에 따라 최상위 프로그램 레벨(PV3)의 데이터로 복구할 수 있다.
여기서, 주변 셀들(Cx1, Cx2)은 취약 셀(Ca)과 동일한 워드라인(WLa)에 연결될 수 있다. 또한, 주변 셀들(Cy1, Cy2)은 취약 셀(Ca)과 다른 워드라인들(WLa-1, WLa+1)에 각각 연결될 수도 있다. 후자의 경우, 주변 셀(Cy1)에 저장되는 데이터의 프로그램 레벨은 취약 셀(Ca)의 간섭 현상이나 디스터브 현상에 큰 영향을 주지 않으므로, 메모리 컨트롤러는 주변 셀들(Cy1, Cy2) 중 주변 셀(Cy2)에 저장되는 데이터의 프로그램 레벨만을 복구할 수도 있다.
단계(S809)에서, 메모리 컨트롤러는 변경 데이터 어드레스에 따라 복구된 데이터를 호스트로 출력한다.
상기와 같이, 취약 셀과 인접한 주변 셀에 낮은 프로그램 레벨의 데이터가 저장되도록 함으로써, 취약 셀의 디스터브 현상이나 간섭 현상을 최소화하여 데이터 입출력 특성을 향상시킬 수 있다. 그에 따라, 상기에서 설명한 메모리 시스템을 포함하는 모든 전자 제품들의 데이터 입출력 특성을 향상시킬 수 있다.
10 : 메모리 시스템 100 : 메모리 컨트롤러
110 : 데이터 버스 120 : 프로세서
130 : 플래시 변환 계층 140 : 데이터 변환부
150 : 메모리 인터페이스 160 : ECC
170 : 호스트 인터페이스 200 : 메모리 장치
210 : 메모리 어레이 220 : 제어 회로
230 : 전압 공급 회로 240 : 읽기/쓰기 회로
250 : 입출력 회로 210MB : 메모리 블록
210CB : 캠 블록 ST : 메모리 스트링

Claims (19)

  1. 취약 셀과 인접한 주변 셀들에 다수의 프로그램 레벨들 중 최상위보다 낮은 프로그램 레벨의 데이터가 저장되도록 하기 위하여 입력된 데이터를 취약 셀 어드레스에 따라 변경하도록 구성된 메모리 컨트롤러; 및
    상기 취약 셀 어드레스에 따라 변경된 데이터를 선택된 페이지에 저장하기 위해 프로그램 루프를 실행하도록 구성된 메모리 장치를 포함하는 메모리 시스템.
  2. 제 1 항에 있어서,
    상기 취약 셀 어드레스는 상기 메모리 장치가 상기 메모리 컨트롤러로 제공하는 메모리 시스템.
  3. 제 2 항에 있어서,
    상기 메모리 장치는 파워 오프 상태에서 전원이 공급되면 상기 취약 셀 어드레스를 상기 메모리 컨트롤러로 제공하는 메모리 시스템.
  4. 제 2 항에 있어서,
    상기 메모리 장치는 소거 루프에 의해 소거된 메모리 블록의 메모리 셀들 중 문턱전압이 기준 전압보다 높은 상기 취약 셀들의 어드레스를 취약 셀 어드레스로 설정하도록 구성되는 메모리 시스템.
  5. 제 4 항에 있어서,
    상기 메모리 장치는 상기 소거 루프가 완료된 후 상기 취약 셀 어드레스를 캠 블록에 저장하도록 구성되는 메모리 시스템.
  6. 제 4 항에 있어서,
    상기 메모리 장치는 소거 동작이 실시된 후 문턱전압과 검증 전압을 비교하기 위한 제1 검증 동작을 메모리 블록 단위로 실시하고, 상기 소거 동작이 완료된 후 취약 셀을 검출하기 위하여 상기 문턱전압과 상기 기준 전압과 비교하는 제2 검증 동작은 페이지 단위로 실시되도록 구성되는 메모리 시스템.
  7. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 변경된 데이터가 저장되는 주변 셀들을 확인하기 위한 변경 데이터 어드레스를 생성하도록 구성되는 메모리 시스템.
  8. 제 7 항에 있어서,
    상기 메모리 컨트롤러는 상기 변경 데이터 어드레스를 생성하기 위한 플래시 변환 계층과, 상기 취약 셀 어드레스에 따라 상기 데이터를 변경하기 위한 데이터 변환부를 포함하는 메모리 시스템.
  9. 제 7 항에 있어서,
    상기 메모리 컨트롤러는 상기 프로그램 루프가 완료되면 상기 변경 데이터 어드레스를 상기 메모리 장치로 출력하도록 구성되는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 메모리 장치는 상기 변경 데이터 어드레스를 캠 블록에 저장하도록 구성되는 메모리 시스템.
  11. 제 10 항에 있어서,
    상기 메모리 장치는 대기 상태일 때 상기 변경 데이터 어드레스를 캠 블록에 저장하도록 구성되는 메모리 시스템.
  12. 제 1 항에 있어서,
    상기 취약 셀과 상기 주변 셀은 서로 다른 워드라인에 연결되는 메모리 시스템.
  13. 제 1 항에 있어서,
    상기 메모리 컨트롤러는 상기 취약 셀에 소거 레벨의 데이터가 저장되고 상기 주변 셀에 최상위 프로그램 레벨의 데이터가 저장될 때 상기 주변 셀에 최하위 프로그램 레벨의 데이터가 저장되도록 상기 데이터를 상기 취약 셀 어드레스에 따라 변경하도록 구성되는 메모리 시스템.
  14. 변경 데이터 어드레스를 저장하고, 상기 변경 데이터 어드레스와 메모리 셀들에 저장된 데이터를 출력하기 위해 리드 동작들을 수행하도록 구성된 메모리 장치; 및
    상기 메모리 셀들 중 취약 셀과 인접한 주변 셀로부터 독출된 최하위 프로그램 레벨의 데이터를 상기 변경 데이터 어드레스에 따라 상기 최하위 프로그램 레벨보다 높은 프로그램 레벨의 데이터로 변경하도록 구성된 메모리 컨트롤러를 포함하는 메모리 시스템.
  15. 제 14 항에 있어서,
    상기 메모리 장치는 파워 오프 상태에서 전원이 공급되면 상기 변경 데이터 어드레스를 상기 메모리 컨트롤러로 제공하는 메모리 시스템.
  16. 제 14 항에 있어서,
    상기 메모리 장치는 상기 데이터를 메모리 블록에 저장하고 상기 변경 데이터 어드레스를 캠 블록에 저장하도록 구성되는 메모리 시스템.
  17. 제 14 항에 있어서,
    상기 메모리 컨트롤러는 상기 취약 셀로부터 소거 레벨의 데이터가 독출되고 상기 주변 셀로부터 최하위 프로그램 레벨의 데이터가 독출될 때, 상기 주변 셀로부터 독출된 데이터를 상기 변경 데이터 어드레스에 따라 최상위 프로그램 레벨의 데이터로 복구하도록 구성되는 메모리 시스템.
  18. 제 14 항에 있어서,
    상기 메모리 컨트롤러는 상기 변경 데이터 어드레스에 따라 변경된 데이터를 확인하기 위한 플래시 변환 계층과, 상기 플래시 변환 계층의 확인 결과에 따라 상기 데이터를 복구하기 위한 데이터 변환부를 포함하는 메모리 시스템.
  19. 제 14 항에 있어서,
    상기 취약 셀과 상기 주변 셀은 서로 다른 워드라인에 연결되는 메모리 시스템.
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