KR20090106461A - 적응형 메모리 상태 분할에 의한 ｎａｎｄ 플래시 메모리 셀 어레이 및 방법 - Google Patents

적응형 메모리 상태 분할에 의한 ｎａｎｄ 플래시 메모리 셀 어레이 및 방법 Download PDF

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파루크 무가트
테루히코 카메이
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쌘디스크 코포레이션
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Abstract

NAND 형 플래시 메모리는 NAND 스트링으로 구성되는데, 각 스트링은 직렬의 메모리 셀의 체인이며 스트링의 양단들 상의 선택 트랜지스터들을 통해서 비트선 또는 소스선 중 하나에 접속된다. NAND 스트링 양단에 인접한 메모리 셀은 특히 프로그램 왜곡으로 인해 에러들에 민감하게 된다. 적응형 메모리-상태 분할 방식은 에러들을 극복하기 위하여 사용되는데, 상대적으로 더 적은 비트들이 저장되는 양단들에 인접한 셀을 제외하면 각 메모리 셀은 일반적으로 다수의 데이터 비트를 저장하도록 분할된다. 이 방식으로, NAND 스트링의 양단들에 인접한 메모리 셀들에 상대적으로 적은 비트들의 저장은 충분한 마진을 제공하여 에러들을 극복한다. 예를 들어, 2-비트 데이터를 저장하도록 설계된 메모리에서, NAND 스트링의 양단들에 인접한 셀들 각각은 2-비트 데이터 중 1 비트를 저장하도록 구성된다.
스트링, 메모리 셀, C-소스 제어, 열 제어, 상태 머신

Description

적응형 메모리 상태 분할에 의한 ＮＡＮＤ 플래시 메모리 셀 어레이 및 방법{NAND FLASH MEMORY CELL ARRAY AND METHOD WITH ADATIVE MEMORY STATE PARTITIONING}
본 발명은, 일반적으로 플래시 EEPROM(전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리)의 비휘발성 반도체 메모리에 관한 것이고, 보다 구체적으로는 NAND 타입의 메모리 셀 어레이를 동작시키고 NAND 스트링의 에지 근처에서 프로그램 왜곡을 처리하기 위한 구조와 방법에 관한 것이다.
현재 사용되고 있고, 특히 플래시 EEPROM 셀의 어레이를 이용하는 작은 폼 팩터 카드(form factor cards) 형태의 상업적으로 성공한 많은 비휘발성 메모리 제품이 존재한다.
플래시 메모리 시스템의 한 가지 예는 NAND 구조를 이용하는데, 이 구조는 두 개의 선택 게이트 사이에 샌드위치된, 메모리 셀들로 작용하는 다수의 전하 저장 트랜지스터들을 직렬로 배열하는 것을 포함한다. NAND 어레이는 어느 한 단에서 선택 트랜지스터들을 통해서 기준 전위 및 비트 선 간의 메모리 셀들(NAND 스트링)의 스트링으로서 접속된 8, 16, 또는 32개와 같은 다수의 메모리 셀을 갖는다. 워드 선들은 상이한 일련의 스트링들의 셀의 제어 게이트들과 접속된다.
플래시 메모리 셀을 프로그램하기 위하여, 프로그램 전압은 제어 게이트들에 인가되고 비트 라인은 접지되어 셀의 임계 전압을 상승시킨다. 프로그램 전압이 워드선에 접속된 모든 셀들에 인가되기 때문에, 워드선 상의 선택되지 않은 셀(프로그램되지 않은 셀)은 우발적으로 프로그램될 수 있다. 선택된 워드선 상의 선택되지 않은 셀의 비고의적인 프로그래밍을 "프로그램 왜곡(program disturb)"이라 칭한다.
NAND 메모리 셀의 프로그래밍 기술들을 개선하기 위한 계속적인 노력으로 인해, 더 많은 정보가 효율적으로 저장될 수 있고 프로그램 왜곡들은 방지된다.
그러므로, 일반적으로 고성능 및 고용량 비휘발성 메모리가 필요하다. 특히, 콤팩트하고 효율적이면서도 판독/기록 회로 중 데이터 처리를 위해 용도가 매우 다양한 개선된 프로세서를 구비한 향상된 판독 및 프로그램 성능을 갖는 콤팩트한 비휘발성 메모리에 대한 필요성이 존재한다.
NAND 형 플래시 메모리는 NAND 스트링으로 구성되는데, 각 스트링은 직렬의 메모리 셀의 체인이며 스트링의 양단들 상의 선택 트랜지스터들을 통해서 비트선 또는 소스선 중 하나에 접속된다. NAND 스트링 양단에 인접한 메모리 셀은 특히 프로그램 왜곡으로 인해 에러들에 민감하게 된다. 적응형 메모리-상태 분할 방식은 에러들을 극복하기 위하여 사용되는데, 상대적으로 더 적은 비트들이 저장되는 양단들에 인접한 셀을 제외하면 각 메모리 셀은 일반적으로 다수의 데이터 비트를 저장하도록 분할된다. 이 방식으로, NAND 스트링의 양단들에 인접한 메모리 셀들에 상대적으로 적은 비트들의 저장은 충분한 마진을 제공하여 에러들을 극복한다.
일 실시예에서, 메모리는 셀 당 2개의 비트를 저장하도록 설계되는 경우, 이와 같은 2개의 비트들의 한 유닛은 NAND 스트링의 한 단에 인접한 메모리 셀에 저장된 2개의 비트 중 한 비트와 다른 단에 인접한 또 다른 메모리 셀에 저장된 2개의 비트 중 또 다른 한 비트를 가질 수 있다.
또 다른 실시예에서, 메모리는 셀 당 3개의 비트를 저장하도록 설계되는 경우, 이와 같은 3개의 비트들의 한 유닛은 비트 중 2개를 저장하는 한 단의 메모리 셀 및 비트 중 하나를 저장하는 다른 단의 메모리 셀을 가질 수 있다.
본 발명의 한 가지 장점은 기존의 메모리 시스템은 적응형 방식을 수용하도록 손쉽게 수정된다. 2-비트 또는 3-비트 시스템에 대해서, 기껏해야 하나의 추가 메모리 셀은 동일한 메모리 용량을 유지하도록 기존의 NAND 체인에 부가될 필요가 있다.
본 발명의 추가 특징과 장점들은 바람직한 실시예들의 이하의 설명으로부터 이해될 것인데, 이 설명은 첨부 도면들과 관련하여 행해진다.
도 1a는 NAND 스트링의 상면도.
도 1b는 NAND 스트링의 등가 회로도.
도 1c는 도 1a의 NAND 스트링의 단면도.
도 2a는 3개의 NAND 스트링들을 도시한 회로도.
도 2b는 프로그램된 8-셀 NAND 스트링을 도시한 도면.
도 2c는 8-셀 NAND 스트링을 위한 자체 부스팅 기술의 효과를 도시한 도면.
도 2d는 8-셀 NAND 스트링을 위한 GIDL 효과를 도시한 도면.
도 2e는 메모리 셀이 프로그램될 때 중간 전압의 애플리케이션을 도시한 도면.
도 2f는 워드선 WL0이 프로그램될 때 GIDL 효과를 도시한 도면.
도 3a는 본 발명의 각종 양상들이 구현되는 비휘발성 메모리 셀의 일 실시예의 블록도.
도 3b는 메모리 어레이의 구성의 예를 도시한 도면.
도 4a는 각 메모리 셀이 종래의 그레이 코드를 이용하여 2개의 데이터 비트를 저장할 때 4상 메모리 어레이의 임계 전압 분포를 도시한 도면.
도 4b는 그레이 코드를 이용하여 기존의 2-패스 프로그래밍 방식으로 하위 페이지 프로그래밍을 도시한 도면.
도 4c는 그레이 코드를 이용하여 기존의 2-패스 프로그래밍 방식으로 상위 페이지 프로그래밍을 도시한 도면.
도 4d는 그레이 코드로 엔코딩된 4상 메모리의 하위 비트를 구별하는데 필요로 되는 판독 동작을 도시한 도면.
도 4e는 그레이 코드로 엔코딩된 4상 메모리의 상위 비트를 구별하는데 필요로 되는 판독 동작을 도시한 도면.
도 5a는 각 메모리 셀이 LM 코드를 이용하여 2개의 데이터 비트를 저장할 때 4상 메모리 어레이의 임계 전압 분포를 도시한 도면.
도 5b는 LM 코드를 이용하여 기존의 2-라운드 프로그래밍 방식으로 하위 페이지 프로그램을 도시한 도면.
도 5c는 LM 코드를 이용하여 기존의 2-라운드 프로그래밍 방식으로 상위 페이지 프로그램을 도시한 도면.
도 5d는 LM 코드로 엔코딩된 4상 메모리의 하위 비트를 구별하는데 필요로 되는 판독 동작을 도시한 도면.
도 5e는 LM 코드로 엔코딩된 4상 메모리의 상위 비트를 구별하는데 필요로 되는 판독 동작을 도시한 도면.
도 6a는 종래의 NAND 스트링에서 각종 메모리 셀들 중 GIDL 유도된 에러들의 효과를 도시한 도면.
도 6b는 도 6a와 관련된 전형적인 NAND 스트링에서 각 메모리 셀의 메모리 상태 분할을 도시한 도면.
도 7a는 NAND 스트링에서 메모리 셀 체인의 단들에서 추가 더미 메모리 셀을 초래하는 이전 솔루션을 도시한 도면.
도 7b는 도 7a와 유사한 더미 셀의 부가로 인해 전형적인 NAND 스트링에서 메모리 셀들 각각의 메모리 상태 분할을 도시한 도면.
도 7c는 도 7a와 유사한 2개의 더미 셀의 부가로 인해 전형적인 NAND 스트링에서 메모리 셀들 각각의 메모리 상태 분할을 도시한 도면.
도 8a는 본 발명의 일반적인 실시예를 따른 NAND 스트링의 단부 메모리 셀을 위한 GIDL 에러들을 극복하는 방식을 도시한 도면.
도 8b는 도 8a의 적응형 메모리-상태 분할 방식으로 인해 전형적인 NAND 스트링에서 메모리 셀들 각각의 메모리-상태 분할을 도시한 도면.
도 8c는 도 5a 내지 도 5e에 설명된 2-비트 LM 코딩을 이용하는 대안적인 바람직한 방식을 도시한 도면.
도 9는 적응형 메모리 분할 방식을 도시한 순서도.
바람직한 실시예의 이해를 용이하게 하기 위하여, NAND 스트링의 일반적인 아키텍쳐 및 동작이 설명될 것이다. 바람직한 실시예의 특정 아키텍쳐 및 동작이 일반적인 아키텍쳐와 관련하여 설명될 것이다.
NAND 구조의 일반적인 설명
도 1a는 직렬의 다수의 트랜지스터들이 2개의 선택 게이트 사이에 샌드위치되는 경우 NAND 구조의 상면도를 도시한다. 직렬의 트랜지스터들 및 선택 게이트들은 NAND 스트링이라 칭한다(트랜지스터 및 게이트들은 또한 비휘발성 저장 요소들이라 칭한다). 도 1a는 4-메모리 셀 NAND 스트링을 도시한다. 도 1b는 도 1a의 등가 회로를 도시한 도면.
도 1a 및 도 1b에 도시된 NAND 스트링은, 제 1 선택 게이트(120)와 제 2 선택 게이트(122) 사이에 삽입되고 직렬인 4개의 트랜지스터(100, 102, 104, 및 106)를 포함한다. 선택 게이트(120)는 NAND 스트링을 비트선(126)에 접속한다. 선택 게이트(122)는 NAND 스트링을 소스선(128)에 연결한다. 선택 게이트(120)는 선택 게이트(120)의 제어 게이트(120CG)에 적절한 전압들을 인가함으로써 제어된다. 선택 게이트 (122)는 선택 게이트(122)의 제어 게이트(122CG)에 적절한 전압들을 인가함으로써 제어된다. 트랜지스터들(100, 102, 104, 및 106) 각각은 제어 게이트 및 플로우팅 게이트를 갖는다. 예를 들어, 트랜지스터(100)는 제어 게이트 (100CG) 및 플로우팅 게이트(100FG)를 포함한다. 트랜지스터(102)는 제어 게이트(102CG) 및 플로우팅 게이트(102FG)를 포함한다. 트랜지스터(104)는 제어 게이트(104CG) 및 플로우팅 게이트(104FG)를 포함한다. 트랜지스터(106)는 제어 게이트(106CG) 및 플로우팅 게이트 (106FG)를 포함한다. 제어 게이트(100CG)는 워드선(WL3)에 접속되며, 제어 게이트(102CG)는 워드선에 접속되며, 제어 게이트(104CG)는 워드선(WL1)에 접속되고, 제어 게이트(106CG)는 워드선(WL0)에 접속된다.
도 1c는 상술된 NAND 스트링(142)의 단면도이다. 도 1c에 도시된 바와 같이, NAND 스트링의 트랜지스터들(또한 셀들 또는 메모리 셀들이라 칭함)은 p-웰 영역(140)에 형성된다. 각 트랜지스터는 제어 게이트(100CG, 102CG, 104CG, 및 106CG) 및 플로우팅 게이트(100FG, 102FG, 104FG, 및 106FG)로 이루어진 적층된 게이트 구조를 포함한다. 플로우팅 게이트들은 산화막의 상부상에 p-웰 영역(140)의 표면상에 형성된다. 제어 게이트는 플로우팅 게이트 위에 있는데, 산화층은 제어 게이트 및 플로우팅 게이트를 분리시킨다.
도 1c는 선택 트랜지스터들(120 및 122)을 위한 제어 게이트 및 플로우팅 게이트를 도시한다. 그러나 트랜지스터들(120 및 122)에 대해서, 제어 게이트 및 플로우팅 게이트는 모두 접속된다. 메모리 셀들(100, 102, 104, 및 106)의 제어 게이트들은 워드선들을 형성한다. N+ 확산된 층들(130, 132, 134, 136, 및 138)은 인접 한 셀들 사이에 공유되어, 셀은 직렬로 서로 접속되어 NAND 스트링을 형성한다. 이들 N+ 확산된 층들은 셀들 각각의 소스와 드레인을 형성한다. 예를 들어, N+ 확산층(130)은 트랜지스터(122)의 드레인 및 트랜지스터(104)용 소스로서 작용하며, N+ 확산된 층(132)은 트랜지스터(106)용 드레인 및 트랜지스터(104)용 소스로서 작용하며, N+ 확산된 영역(134)은 트랜지스터(104)용 드레인 및 트랜지스터(100)용 소스로서 작용하고, N+ 확산된 층(138)은 트랜지스터(100)용 드레인 및 트랜지스터(120)용 소스로서 작용한다. N+ 확산된 층(126)은 NAND 스트링용 비트선에 접속하는 반면에, N+ 확산된 층(128)은 다수의 NAND 스트링들용 공통 소스에 접속한다.
도 1a 내지 도 1c는 NAND 스트링에서 메모리 셀을 도시하지만, 4개의 트랜지스터들의 이용은 단지 예로서 제공된다는 점에 유의하라. NAND 스트링은 4개의 메모리 셀들보다 적거나 4개 이상의 메모리 셀을 갖는다. 예를 들어, 일부 NAND 스트링들은 8개의 메모리 셀들(도 2b 내지 2f와 관련하여 도시되고 후술된 바와 같이), 16개의 메모리 셀들, 32개의 메모리 셀들 등을 포함할 것이다. 본원의 논의는 NAND 스트링에서 임의의 특정 메모리 셀의 수로 제한되지 않는다.
도 2a는 더 많은 NAND 스트링들을 갖는 메모리 어레이의 3개의 NAND 스트링들(202, 204 및 206)을 도시한다. 도 2a의 NAND 스트링들 각각은 2개의 선택 트랜지스터들 및 4개의 메모리 셀을 포함한다. 예를 들어, NAND 스트링(202)은 선택 트랜지스터들(220 및 230) 및 메모리 셀들(222, 224, 226, 및 228)을 포함한다. NAND 스트링(204)은 선택 트랜지스터들(240 및 250) 및 메모리 셀들(242, 244, 246, 및 248)을 포함한다. 각 스트링은 선택 트랜지스터{예를 들어, 선택 트랜지스터(230) 및 선택 트랜지스터(250)}에 의해 소스선에 접속된다. 선택 라인(SGS)은 소스측 선택 게이트들을 제어하도록 사용된다. 각종 NAND 스트링들은 선택 라인(SGD)에 의해 제어되는 선택 트랜지스터들(220, 240) 등에 의해 각 비트선들에 접속된다.
다른 실시예들에서, 선택 라인들은 반드시 공통적으로 필요로 되지 않는다. 워드선(WL3)은 메모리 셀(222) 및 메모리 셀(242)용 제어 게이트들에 접속된다. 워드선(WL2)은 메모리 셀(224) 및 메모리 셀(244)용 제어 게이트들에 접속된다. 워드선(WL1)은 메모리 셀(226), 메모리 셀(246) 및 메모리 셀(250)용 제어 게이트들에 접속된다. 워드선(WL0)은 메모리 셀(228) 및 메모리 셀(248)용 제어 게이트들에 접속된다. 도시된 바와 같이, 각 비트선 및 각 NAND 스트링은 메모리 셀 어레이의 칼럼들을 포함한다. 워드선들(WL3, WL2, WL1, 및 WL0)은 어레이의 로우들을 포함하고 각 워드선은 상술된 바와 같은 로우에서 각 메모리 셀의 제어 게이트들을 접속시킨다.
도 2b는 8개의 메모리 셀 NAND 스트링의 예를 도시한다. 추가 워드선들은 WL4 내지 WL7로 도시되고 {메모리 셀(222A 내지 228A)에 대해}, 워드선들(WL0 내지 WL3)로서 유사한 기능을 갖는다.
각 메모리 셀은 데이터(아날로그 및 디지털)를 저장할 수 있다. 하나의 디지털 데이터 비트를 저장할 때, 메모리 셀의 가능한 임계 전압들의 범위는 할당된 논리 데이터 "1" 및 "0"인 2개의 범위들로 분할된다. NAND 유형 플래시 메모리의 일예에서, 전압 임계값은 메모리 셀이 소거된 후 네거티브가 되고 논리"1"로 정의된다. 프로그램 동작 후 임계 전압은 포지티브가 되고 논리 "0"으로 정의된다. 임계 전압이 네거티브이고 판독이 시도될 때, 메모리 셀은 논리 1이 저장된다는 것을 나타내기 위하여 턴온된다. 임계 전압이 포지티브이고 판독 동작이 시도될 때, 메모리 셀은 턴온되지 않는데, 이는 논리 제로가 저장되었음을 나타낸다.
메모리 셀은 또한 예를 들어 다수의 정보 레벨들(또는 "데이터"), 다수의 디지털 데이터 비트를 저장할 수 있다. 다수의 데이터 레벨들을 저장하는 경우에, 가능한 임계 전압들의 범위는 데이터 레벨들의 수로 분할된다. 예를 들어, 4개의 정보 레벨들이 저장되면, 데이터 값들 "11", "10", "01", 및 "00"에 할당된 4개의 임계 전압 범위들이 존재할 것이다. NAND 형 메모리의 일 예에서, 소거 동작 후의 임계 전압은 네거티브이고 "11"로 정의된다. 정의 임계 전압들은 "10", "01" 및 "00"의 상태들에 사용된다.
NAND 유형 플래시 메모리들 및 이들의 동작의 관련 예들은 다음 미국 특허 출원들 US 특허 제 5,570,315, 5,774,397, 6,046,935, 6,456,528, 및 6,225,580에 제공되는데, 이들 모두는 본원에 참조되어 있다.
프로그램 왜곡
플래시 메모리 셀을 프로그램할 때, 프로그램 전압은 제어 게이트에 인가되고 비트 라인은 접지된다. p-웰로부터의 전자들은 플로우팅 게이트로 주입된다. 전자들이 플로우팅 게이트에 누적될 때, 플로우팅 게이트는 부로 충전되고 셀의 임계전압은 상승된다. 프로그램 전압을 프로그램되는 셀의 제어 게이트에 인가하기 위하여, 프로그램 전압은 적절한 워드선상에 인가된다. 상술된 바와 같이, 이 워드선은 또한 동일한 워드선을 활용하는 다른 NAND 스트링들의 각각에서 하나의 셀에 접 속된다. 예를 들어, 도 2a의 셀(224)을 프로그래밍할 때, 프로그램 전압은 또한 셀(244)의 제어 게이트에 인가되는데, 그 이유는 두 셀들이 동일한 워드선을 공유하기 때문이다.
동일한 워드선에 접속된 다른 셀을 프로그램함이 없이 워드선상에서 하나의 셀을 프로그램하고자 할 때, 예를 들어, 셀(244)이 아니라 셀(224)을 프로그램하고자 할 때 문제가 야기된다. 프로그램 전압이 워드선에 접속된 모든 셀들에 인가되기 때문에, 워드선상의 선택되지 않은 셀(프로그램되지 않은 셀)은 우발적으로 프로그램될 수 있다. 예를 들어, 셀(244)을 프로그램할 때, 셀(244)은 우발적으로 프록램될 수 있는 우려가 있다. 선택된 워드선 상에서 선택되지 않은 셀의 의도하지 않은 프로그래밍을 "프로그램 왜곡"이라 칭한다.
프로그램 왜곡을 방지하기 위한 여러 가지 기술들이 사용될 수 있다. "자체 부스팅(self boosting)"으로 공지된 한 방법에서, 선택되지 않은 비트 라인들은 전기적으로 절연되고 통과 전압(예를 들어, 10볼트)은 프로그래밍 동안 선택되지 않은 워드 라인들에 인가된다. 선택되지 않은 워드 라인들은 선택되지 않은 비트 라인들에 결합되어, 전압(예를 들어, 8볼트)이 선택되지 않은 비트 라인들의 채널에 존재하도록 하는데, 이는 프로그램 왜곡을 감소시키는 경향이 있다. 자체 부스팅은 전압 부스트가 터널 옥사이드에 걸쳐서 전압을 낮추는 경향이 있는 채널에 존재하도록 함으로써 프로그램 왜곡을 감소시킨다. 도 2c는 부스팅된 채널(252)을 갖는 자체-부스팅 기술의 예를 도시한 것이다.
NAND 스트링은 일반적으로 (항상 그렇지는 않은) 소스측으로부터 드레인 측, 예를 들어, 메모리 셀(228)로부터 메모리 셀(228A)로 프로그램된다. 프로그래밍 공정은 NAND 스트링의 최종(또는 거의 최종) 메모리 셀을 프로그램할 준비가 되어있을 때, 금지되는 스트링 (예를 들어, 스트링(204)) 상의 이전 프로그램된 셀의 전부 또는 대부분이 프로그램되면, 이전 프로그램된 셀의 플로우팅 게이트에는 네거티브의 전하가 존재한다. 플로우팅 게이트들 상의 네거티브의 전하 때문에, 부스팅 전위는 충분히 높게 되지 않고 여전히 최종 몇 개의 워드선들 상에서 프로그램 왜곡될 수 있다. 예를 들어, 셀(222)을 프로그래밍할 때, 셀들 (248, 246, 및 244)이 프로그램되면, 이들 트랜지스터들(244, 246, 및 248) 각각은 자체 부스팅 공정의 부시팅 레벨을 제한하는 플로우팅 게이트상에서 네거티브의 전하를 가져 셀 (242) 상에서 프로그램 왜곡을 일으킬 수 있다.
로컬 자체 부스팅("LSB") 및 소거된 에어리어 자체 부스팅("EASB")
자체 부스팅을 갖는 상술된 문제는 2가지 다른 방식들: 로컬 자체 부스팅("LSB") 및 소거된 에어리어 자체 부스팅("EABB")으로 처리된다. LSB 및 EASB 둘 다는 금지된 셀의 채널로부터 이전 프로그램된 셀의 채널을 절연하도록 시도한다. 예를 들어, 도 2a(또는 도 2b)의 셀(224)이 프로그램되면, LSB 및 EASB는 이전 프로그램된 셀들(246 및 248)로부터 셀(244)의 채널을 절연함으로써 셀(244) 내 프로그래밍을 금지하도록 시도한다.
LSB 기술로 인해, 프로그램되는 셀용 비트선은 접지에 있게 되고, 금지된 셀을 갖는 스트링의 비트선은 Vdd에 있게 된다. 프로그램 전압(Vpgm)(예를 들어 20볼트)은 선택된 워드선 상에서 구동된다. 선택된 워드선에 이웃하는 워드선들은 제로 볼트에 있고 나머지 선택되지 않은 워드선들은 Vpass에 있게 된다. 예를 들어, 도 2a를 참조하면, 비트선(202)은 제로 볼트에 있게 되고 비트선(204)은 Vdd에 있게 된다. 드레인 선택 (SGD)는 Vdd에 있게 되고 소스 선택 (SGS)는 제로 볼트에 있게 된다. 선택된 워드선(WL2){셀(224)을 프로그래밍하기 위하여}은 Vpgm에 있게 된다. 이웃하는 워드선들(WL1 및 WL3)은 제로 볼트에 있게 되고 다른 워드선들(예를 들어, WL0)은 Vpass에 있게 된다. 이는 8-메모리 셀 NAND에 대한 도 2b에 도시되어 있다.
EASB는 단지 소스측 이웃 워드선이 제로 볼트에 있다는 것을 제외하면 LSB와 유사하다. 도 2d는 EASB의 예를 도시한다. WL5가 프로그램될 때, WL4는 채널을 차단하는 제로 볼트가 되고, WL3는 Vpass에 있게 된다. 일 실시예에서, Vpass는 7 내지 10볼트이다. Vpass가 너무 낮으면, 채널에서 부스팅은 프로그램 왜곡을 방지하는데 불충분하다. Vpass가 너무 높으면, 선택되지 않은 워드선들이 프로그램될 것이다.
게이트 유도된 드레인 누설(GIDL)
LSG 및 EASB는 자체 부스팅을 통해서 구현되지만, 이들은 또한 소스측 이웃 셀{셀(246)은 셀(244)의 소스측 이웃임} 프로그램되거나 소거되는지 여부에 따라서 문제를 제공한다. 소스측 이웃 셀이 프로그램되면, 소스측 이웃 셀의 플로우팅 게이트상에 네거티브의 전하가 존재한다. 제로 볼트는 제어 게이트에 인가된다. 따라서, 게이트 유도된 드레인 누설(GIDL)을 야기할 수 있는 부로 충전된 게이트 하에서 매우 역바이어스된 접합이 존재한다. GIDL은 대역간(B-대-B 터널링)으로 인해 부스팅된 채널로 누설하는 전자들을 포함한다. GIDL은 접합시 큰 바이어스 및 낮거나 네거티브의 게이트 전압으로 발생되는데, 이는 소스측 이웃 PTF이 프로그램되고 드레인 접합이 부스팅될 때의 경우를 정밀하게 한다. GIDL은 부스팅된 전압이 조기에 누설되도록 하여, 프로그래밍 에러를 야기한다. GIDL은 갑작스럽고 매우 높게 도핑된 접합들로 인해 더욱 심각하게 되는데, 이는 셀 차원들이 스케일링될 때 필요로 된다. 누설 전류가 충분히 높으면, 채널 영역에서 부스팅 전위는 저하되고 프로그램 왜곡일 수 있다. 프로그램된 워드선이 드레인에 밀접하면 할수록, 전하는 부스팅된 접합에 덜 존재하게 된다. 따라서, 부스팅된 접합에서 전압이 빠르게 강하되어, 프로그램 왜곡을 야기한다. 누설 전류가 충분히 높지 않으면, GIDL에 의해 야기된 전자들은 게이트 및 채널간에 고 전계의 플로우팅 게이트로 손쉽게 주입된다. 이는 또한 프로그램 왜곡을 야기할 것이다.
도 2d는 Vpgm이 WL5에 인가되고 WL4이 제로 볼트에 있으며 Vpass는 다른 워드선들에 인가될 때, GIDL의 예를 도시한다. 포지티브의 전하들은 p-웰로 누설되는 것으로서 도시되고, 남아있는 전자들은 플로우팅 게이트로 주입되는 것으로 도시된다.
유사한 다이-크기를 성취하기 위한 워드선 간격의 추가 축소로 인해, 더 많은 이슈들이 WL-SG로 인한 잡음(워드선 및 선택 게이트간의 결합) 및 GIDL에 의해 야기된 프로그램 왜곡이 어떤 리소그래피 지점들에서 나타난다. 예를 들어, 워드선 축소로 이해, WL-SG 결합 커패시턴스가 증가된다. 이는 결합 잡음이 남아있기 전 대기 시간을 더 길게 한다.
또한, 전계 농도가 워드선 축소로 인해 더 높게 되기 때문에, GIDL 에러들은 NAND 스트링의 양단에 위치되는 메모리 셀을 프로그램할 때 훨씬 더 현저하게 된다.
이전 방식들에서, 선택 게이트 트랜지스터{예를 들어, 도 2a에서 선택 트랜지스터(230)} 및 인접 메모리 트랜지스터{예를 들어, 메모리 셀(228)} 사이의 간격은 더욱 넓게 되어, 전계 농도를 릴랙스하고 WL-SG 결합 잡음을 감소시킨다. 그러나 이는 NAND 스트링을 더욱 길게 만들고 다이-사이즈 축소의 희망에 대해 반대로 된다. 또한, WL-WL에 대한 SG-WL에서 급작스런 라인/공간 전하들로 인해 더욱 심한 리소그래피 문제들을 생성한다.
미국 특허 공보 번호 US-2006-0198195-A1은 GIDL을 감소시키기 위한 방식들을 제공하는 개선된 자체-부스팅 방법을 설명한다. 이 기술은 프로그램된 셀에 인접한 메모리 셀에 VGP로서 도시된 또 다른 전압을 인가하기 위한 것이다. 이는 도 2e에 도시되는데, 여기서 WL5은 프로그램되며, VGP는 WL4에 인가되고 제로 볼트는 WL3에 인가된다. 이 방식으로, 약 선택된 WL(VPGM)의 WL 전압들은 점진적으로 낮게 된다. 예를 들어, VPGM(24V)-VPASS(10V)-VGP(4V)-VISO(0V). 이는 WL1 내지 WLN을 프로그래밍하는 동안 DL을 감소시키는데, N은 최종 워드선이다. 그러나 이 기술은 WL0을 프로그래밍할 때 실패하는데, 그 이유는 선택 트랜지스터 측 상에 이웃하는 워드선에 존재하지 않기 때문이다. 도 2f는 스트링의 단에서 GIDL의 문제가 존재한다는 것을 도시한다. 예를 들어, Vpgm이 WL0에 인가될 때, GIDL이 여전히 대역간 (B-대-B) 터널링으로 인해 발생된다.
발명의 명칭이 "Method and System for Flash Memory Devices"인 2006년 4월 20일에 출원된 미국 특허 출원 번호 11/407,816는 스트링의 단에 위치된 메모리 셀 및 선택 게이트 사이에 더미 메모리 셀을 삽입함으로써 스트링의 단들에서 GIDL 문제를 처리한다. 더미 메모리 셀은 더미 워드선(WL)에 결합된 제어 게이트를 가질 것이다. 더미 WLs의 바이어스를 제어함으로써, GIDL은 US-2006-0198195-A1에 서술된 바와 동일한 방식으로 감소될 수 있다. 또한, 더미 WLs은 SG-WL 간의 잡음을 보호할 수 있다. 드레인측 GIDL 뿐만 아니라 소스측 GIDL을 감소시키기 위하여, 2개의 WLs을 갖는 2개의 메모리 셀은 NAND 스트링의 각 단상에 부가될 필요가 있다. 더미 메모리 셀은 임의의 데이터를 저장하지 않고 이는 NAND 스트링의 크기를 더 증가시키는 단점을 갖는다.
NAND 스트링에서 적응형 메모리-상태 분할
NAND 형 플래시 메모리는 NAND 스트링으로 구성되는데, 각 스트링은 직렬로 메모리 셀의 체인이고 비트선 또는 소스선 중 하나에 스트링의 양단들 상에서 선택 트랜지스터들을 통해서 접속된다. NAND 스트링의 양단들에 인접한 메모리 셀은 특히 프로그램 왜곡으로 인해 에러들에 민감하다.
본 발명의 일반적인 양상을 따르면, 적응형 메모리-상태 분할 방식은 NAND 스트링의 양단들 상에서 에러들을 극복하기 위하여 사용된다. 다른 셀들에 대해 더 적은 비트들이 저장되는 양 단들에 인접한 것들을 제외하면 NAND 스트링에서 메모리 셀은 일반적으로 하나의 데이터 비트 이상을 저장하도록 분할된다. 이 방식으로, NAND 스트링의 양단들에 인접한 메모리 셀들에 상대적으로 적은 비트들의 저장 은 충분한 마진을 제공하여 에러들을 극복한다. 예를 들어, 셀 당 2개의 비트를 저장하도록 설계된 메모리에서, 이와 같은 2개의 비트 중 하나는 각각 양 단들에 인접한 2개의 메모리 셀들 중 개별적인 비트로서 저장된다.
플래시 메모리 시스템
도 3a는 본 발명을 구현하기 위하여 사용될 수 있는 플래시 메모리 시스템의 일 실시예의 블록도이다. 메모리 셀 어레이(302)는 칼럼 제어 회로(304), 로우 제어 회로(306), c-소스 제어 회로(310), 및 p-웰 제어 회로(308)에 의해 제어된다. 칼럼 제어 회로(304)는 메모리 셀 어레이(302)의 비트 라인들에 접속되어 메모리 셀들에 저장된 데이터를 판독하며, 프로그램 동작 동안 메모리 셀의 상태를 결정하고, 비트선들의 전위 레벨들을 제어하여, 프로그래밍을 촉진시키거나 프로그램을 금지시킨다. 로우 제어 회로(306)는 워드선들에 접속되어 워드선들 중 하나를 선택하며, 판독 전압들을 인가하며, 칼럼 제어 회로(304)에 의해 제어되는 비트선 전위 레벨들과 결합되는 프로그램 전압을 인가하고, 소거 전압을 인가한다. C-소스 제어 회로(310)는 메모리 셀들에 접속되는 공통 소스선(도 3B에서 "C-소스"로 라벨)을 제어한다. P-웰 제어 회로(308)는 p-웰 전압을 제어한다.
메모리 셀들에 저장된 데이터는 칼럼 제어 회로(304)에 의해 판독되고 데이터 입력/출력 버퍼(312)를 통해서 외부 I/O 라인들로 출력된다. 메모리 셀들에 저장될 프로그램 데이터는 외부 I/O 라인들을 통해서 데이터 입력/출력 버퍼(312)로 입력되고 칼럼 제어 회로(304)로 전달된다. 외부 I/O 라인들은 제어기(318)로 접속된다.
플래시 메모리 디바이스를 제어하기 위한 명령 데이터는 제어기(318)로 입력된다. 명령 데이터는 어떤 동작이 요청되는지를 플래시 메모리에 통지한다. 입력 명령은 칼럼 제어 회로(304), 로우 제어 회로(306), c-소스 제어(310), p-웰 제어 회로(308) 및 데이터 입력/출력 버퍼(312)를 제어하는 상태 기계(316)로 전달된다. 상태 기계(316)는 또한 READY/BUSY 또는 PASS/FAIL과 같은 플래시 메모리의 상태 데이터를 출력할 수 있다.
제어기(318)는 개인용 컴퓨터, 디지털 카메라, 개인 휴대 정보 단말기 등과 같은 호스트 시스템에 접속되거나 접속될 수 있다. 이는 메모리 어레이(302)로 또는 메모리 어레이로부터 데이터를 저장 또는 판독하는 것과 같은 명령들을 초기화하고 이와 같은 데이터를 제공 또는 수신하는 호스트와 통신한다. 제어기(318)는 이와 같은 명령들을 상태 기계(316)와 통신중인 명령 회로들(314)에 의해 해석되고 실행될 수 있는 명령 신호들로 변환시킨다. 제어기(318)는 전형적으로 메모리 어레이로 또는 메모리 어레이로부터 기록되거나 판독되는 사용자 데이터용 버퍼 메모리를 포함한다. 하나의 예시적인 메모리 시스템은 제어기(318)를 포함하는 하나의 집적 회로 및 메모리 어레이 및 관련된 제어를 각각 포함하는 하나 이상의 집적 회로 칩들, 입력/출력, 및 상태 기계 회로들을 포함한다. 물론, 이 경향은 하나 이상의 집적 회로 칩들 상에 시스템의 메모리 어레이들 및 제어기 회로들 모두를 통합한 것이다. 메모리 시스템은 호스트 시스템의 부분으로서 임베드될 수 있거나 호스트 시스템들로 탈착 가능하게 삽입되는 메모리 카드(또는 다른 패키지)에 포함될 수 있다. 이와 같은 카드는 전체 메모리 시스템(예를 들어, 제어기 포함) 또는 관련된 주변 회로들(호스트에 임베드된 제어기)을 갖는 메모리 어레이(들)를 포함할 수 있다. 따라서, 제어기는 호스트에 임베드되거나 탈착가능한 메모리 시스템 내에 포함될 수 있다.
도 3b를 참조하면, 메모리 셀 어레이(302)의 예의 구조가 설명된다. 일 예로서, 1024개의 블록들로 분할된 NAND 플래시 EEPROM가 설명된다. 각 블록에 저장된 데이터는 동시에 소거된다. 일 실시예에서, 블록은 동시에 소거되는 셀의 최소 유닛이다. 각 블록에서, 이 예에서, 짝수 칼럼들 및 홀수 칼럼들로 분할되는 8512개의 칼럼들이 존재한다. 비트 라인들은 또한 우수 비트 라인들(BLe) 및 기수 비트 라인들(BLo)로 분할된다. 도 3b는 예로서 NAND 스트링을 형성하기 위하여 직렬로 접속된 4개의 메모리 셀을 도시한다. 4개의 셀들이 각 NAND 스트링에 포함되도록 도시되지만, 4개 이상 또는 그보다 적은 셀들이 사용될 수 있다. 예를 들어, NAND 스트링은 32개 이상의 메모리 셀을 포함할 수 있다. NAND 스트링의 한 단자는 제 1 선택 트랜지스터(SGD)를 통해서 해당 비트선에 접속되고 또 다른 단자는 제 2 선택 트랜지스터(SGS)를 통해서 c-소스에 접속된다.
판독 및 프로그래밍 동작 동안, (예를 들어, 4,256) 메모리 셀의 페이지는 동시에 선택된다. 선택된 메모리 셀은 동일한 워드선(예를 들어, WL2-i) 및 동일 종류의 비트선(예를 들어, 우수 비트선들)을 갖는다. 그러므로 532개의 데이터 바이트들은 동시에 판독 또는 프로그램될 수 있다. 동시에 판독 또는 프로그램된 이들 532개의 데이터 바이트들은 논리적 페이지를 형성한다. 그러므로 하나의 블록은 적어도 8개의 페이지들을 저장할 수 있다. 각 메모리가 2개의 데이터 비트들(예를 들어, 멀티-레벨 셀)을 저장할 때, 하나의 블록은 16개의 페이지들을 저장한다.
메모리 셀은 p-웰을 소거 전압(예를 들어, 20볼트)으로 상승시키고 선택된 블록의 워드선들을 접지시킴으로써 소거된다. 소스 및 비트 라인들은 플로우팅된다. 소거는 전체 메모리 어레이, 분리 블록들 또는 또 다른 셀의 유닛상에 수행될 수 있다. 전자들은 플로우팅 게이트로부터 p-웰 영역으로 전달되고 임계 전압은 네거티브가 된다.
판독 및 검증 동작들에서, 선택 게이트들(SGD 및 SGS) 및 선택되지 않은 워드선들(예를 들어, WL0, WL1, 및 WL3)은 판독 통과 전압(예를 들어, 4.5볼트)으로 상승되어 패스 게이트들로서 트랜지스터들을 동작시킨다. 선택된 워드선(예를 들어, WL2)은 전압에 접속되어, 전압 레벨은 각 판독 및 검증 동작에 대해서 규정되어 관련된 메모리 셀의 임계 전압이 이와 같은 레벨에 도달하는지 여부를 결정한다. 예를 들어, 판독 동작에서, 선택된 워드선(WL2)은 접지됨으로써, 임계 전압이 OV보다 높게 되는지 여부가 검출된다. 검증 동작에서, 선택된 워드선(WL2)은 예를 들어 2.4V에 접속됨으로써, 임계 전압이 2.4V에 도달되거나 또 다른 임계 레벨에 도달하는지를 검증한다. 소스 및 p-웰은 제로 볼트들에 있다. 선택된 우수 비트선들(BLe)은 예를 들어 0.7V의 레벨로 예비 충전된다. 임계 전압이 판독 또는 검증 레벨보다 높아지면, 관련된 우수 비트선(BLe)의 전위 레벨은 비전도성 메모리 셀이기 때문에 고 레벨을 유지한다. 한편, 임계 전압이 판독 또는 입증 레벨보다 낮게 되면, 관련된 우수 비트선(BLe)의 전위 레벨은 도전성 메모리 셀이기 때문에, 예를 들어 0.5V보다 작은 저 레벨로 감소된다. 메모리 셀의 상태는 비트선에 접속된 감 지 증폭기에 의해 검출된다. 메모리 셀이 소거되거나 프로그램되는지 여부 간의 차이가 네거티브의 전하가 플로우팅 게이트에 저장되는지 여부를 따른다. 예를 들어, 네거티브의 전하는 플로우팅 게이트에 저장되면, 임계 전압은 높게 되고 트랜지스터는 인헨스먼트 모드(enhancement mode)에 있을 수 있다.
상술된 소거, 판독 및 검증은 종래 기술에 공지된 기술들에 따라서 수행된다. 따라서, 설명된 많은 상세 사항들은 당업자에 의해 변형될 수 있다.
다중 상태 메모리에 대한 판독 및 프로그래밍 예들
도 4a 내지 4e와, 5a 내지 5e 각각은, 4상 메모리를 위한 다중-비트 엔코딩의 2가지 예들을 도시한다. 4상 메모리 셀에서, 4개의 상태들은 2-비트들로 표시될 수 있다. 한 가지 기존 기술은 이와 같은 메모리를 프로그램하도록 2-패스 프로그래밍을 사용하는 것이다. 제 1 비트(하위 페이지 비트)는 제 1 패스로 프로그램된다. 다음에, 동일한 셀은 제 2 패스에서 프로그램되어 원하는 제 2 비트(상위 페이지 비트)를 표시한다. 제 2 패스에서 제 1 비트의 값을 변경시키지 않도록, 제 2 비트의 메모리 상태 표현은 제 1 비트의 값에 좌우된다.
도 4a 내지 4e는 종래의 2-비트 그레이 코드로 엔코딩된 4상 메모리의 프로그래밍 및 판독을 도시한다. 프로그램 가능한 임계 전압들(임계 윈도우)의 메모리 셀의 범위는 4개의 영역들로 분할되며, 프로그램되지 않은 "U" 상태를 표시하고 3개의 다른 증가하여 프로그램된 상태들 "A", "B" 및 "C"를 표시한다. 4개의 영역들은 경계 임계 전압들(DA, DB, 및 DC)로 각각 경계지워 진다.
도 4a는 각 메모리 셀은 종래의 그레이 코드를 이용하여 2개의 데이터 비트를 저장할 때 4상 메모리 어레이의 임계 전압 분포들을 도시한다. 4개의 분포들은 4개의 메모리 상태들 "U", "A" "B", 및 "C"의 파퓰레이션(population)을 표시한다. 메모리 셀이 프로그램되기 전, 이는 우선 "U" 또는 "프로그램되지 않은" 상태로 소거된다. 메모리 상태들 "A", "B", 및 "C"는 메모리 셀이 증가적으로 프로그램될 때 점진적으로 도달된다. 그레이 코드는 (상위 비트, 하위 비트)를 이용하여 "U"는 (1, 1)로서, "A"는 (1,0)으로서, "B"는 (0,0)으로서, 및 "C"는 (0,1)로서 지정한다.
도 4b는 그레이 코드를 이용하여 기존의 2-패스 프로그래밍 방식으로 하위 페이지 프로그래밍을 도시한다. 셀의 페이지가 병렬로 프로그램되도록 하기 위하여, 상위 및 하위 비트는 2개의 논리 페이지들, 하위 비트를 포함하는 논리적 하위 페이지 및 상위 비트를 포함하는 논리적 상위 페이지를 발생시킬 것이다. 제 1 프로그래밍 패스만은 논리적 하위 페이지 비트를 프로그램한다. 적절한 코딩에 의해, 동일한 셀의 페이지상에 다음의 제 2 프로그래밍 패스는 논리적 하위 페이지 비트를 리셋함이 없이 논리적 상위 페이지 비트를 프로그램할 것이다. 그레이 코드는 인접 상태로 전이할 때 단지 하나의 비트가 변경되는 공통적으로 사용된 코드이다. 그러므로, 이 코드는 단지 하나의 비트가 포함되기 때문에 에러 정정에 대한 요구를 더욱 적게하는 이점을 갖는다.
그레이 코드를 이용한 일반적인 방식은 "1"이 "프로그램이 아닌" 조건을 나타내도록 한다. 따라서, 소거된 메모리 상태 "U"는 (상위 페이지 비트, 하위 페이 지 비트) = (1, 1)로 표시된다. 논리적 하위 페이지를 프로그램하기 위한 제 1 패스에서, 그러므로, 비트"0"을 저장하기 위해 임의의 셀은 (x, 1)로부터 (x, 0)으로 논리적 상태를 전이시키는데, "x"는 상위 비트의 "돈 케어(don't care)" 값을 표시한다. 그러나 상위 비트는 아직 프로그램되지 않기 때문에, "x"는 일치성(consistency)에 대한 "1"로 또한 라벨될 수 있다. (1, 0) 논리적 상태는 셀을 메모리 상태 "A"로 프로그래밍함으로써 표시된다. 즉, 제 2 프로그램 패스 전, "0"의 하위 비트 값은 메모리 상태 "A"로 표시된다.
도 4c는 그레이 코드를 이용하여 기존의 2-패스 프로그래밍 방식의 상위 페이지 프로그래밍을 도시한다. 제 2 패스 프로그래밍은 논리적 상위 페이지의 비트를 저장하도록 수행된다. "0"의 상위 페이지 비트 값을 필요로 하는 이들 셀들 만이 프로그램될 것이다. 제 1 패스 후, 페이지 내 셀은 논리적 상태 (1, 1) 또는 (1, 0) 중 어느 하나에 있다. 제 2 패스에서 하위 페이지 값들을 유지하기 위하여, "0" 또는 "1"의 하위 비트 값은 구별될 필요가 있다. (1, 0)으로부터 (0, 0)으로 전이시키기 위하여, 해당 메모리 셀은 메모리 상태 "B"로 프로그램된다. (1, 1)로부터 (0,1)로 전이시키기 위하여, 해당 메모리 셀은 메모리 상태 "C"로 프로그램된다. 이 방식으로, 판독 동안, 셀에서 프로그램된 메모리 상태를 결정함으로써, 하위 페이지 비트 및 상위 페이지 비트 둘 다는 디코딩될 수 있다.
셀 중 어느 하나가 자신들의 타겟 상태들로 프로그램되는지 여부를 결정하기 위하여 셀들 각각에 대해 프로그램 검증하거나 감지하는 것에 앞서 메모리 셀의 페이지로 병렬로 프로그래밍 펄스를 교대로 인가함으로써 프로그래밍이 성취된다. 셀 이 프로그램 검증될 때마다, 프로그래밍 펄스들이 심지어 그룹 내 다른 셀의 프로그래밍을 완료하도록 계속해서 인가될 프로그래밍 펄스로서 프로그램이 추가로 프로그래밍하는 것이 금지되거나 록-아웃(lock-out)된다. 하위 페이지 프로그래밍 동안, 프로그램 검증은 경계 임계 값(DA)("검증 A"로 표시)에 대해서 수행될 필요가 있다. 그러나 상위 페이지 프로그래밍에 대해, 프로그램 검증은 상태들 "B" 및 "C"에 대해서 프로그램될 필요가 있다. 따라서, 상위 페이지 검증은, 경계 임계값들 DB 및 DC에 대해 각각 "검증 B" 및 "검증 C"의 2-패스 검증을 필요로 한다.
도 4d는 그레이 코드로 엔코딩된 4상 메모리의 하위 비트를 구별하는데 필요로 되는 판독 동작을 도시한 것이다. (1,0)으로 엔코딩된 메모리 상태들 "A" 및 (0,0)으로 엔코딩된 "B" 둘 다는 자신들의 하위 비트를 갖기 때문에, 하위 비트 "0"은 메모리 셀이 "A" 또는 "B" 중 어느 한 상태들로 프로그램될 때마다 검출될 것이다. 역으로, 하위 비트 "1"는 메모리 셀이 상태 "U"에서 프로그램되지 않거나 상태 "C"로 프로그램될 때마다 검출될 것이다. 따라서, 판독된 하위 페이지는 경계 임계 전압들 (DA 및 DC)에 대해서 판독 A 및 판독 C 각각의 2-패스 판독을 필요로 할 것이다.
도 4e는 그레이 코드로 엔코딩된 4상 메모리의 상위 비트를 구별하는데 필요로 되는 판독 동작을 도시한 것이다. 이는 경계 임계 전압(DB)에 대한 readB의 하나의 판독 패스를 필요로 할 것이다. 이 방식으로, DB 보다 작은 프로그램된 임계 전 압들을 갖는 임의 셀은 메모리 상태 "1" 및 그 반대로 되도록 검출될 것이다.
그레이 코드, 2-패스 프로그래밍 방식은 제 2 패스 프로그래밍이 잘못될 때 문제가 될 수 있다. 예를 들어, 하위 비트가 "1"에 있는 동안 상위 비트는 "0"으로의 프로그래밍은 (1,1)로부터 (0,1)로 전이할 것이다. 이는 메모리 셀이 "U"로부터 "A" 및 "B" 내지 "C"를 통해서 점진적으로 프로그램될 필요가 있다. 프로그래밍의 완료전 전원 다운(power outage)이 존재하면, 메모리 셀은 전이 메모리 상태, 즉 "A"의 하나에서 종료될 수 있다. 메모리 셀이 판독될 때, "A"는 논리 상태(1, 0)로서 디코딩될 것이다. 이는 상위 및 하위 비트들에 대한 부정확한 결과들을 제공하는데, 그 이유는 이는 (0,1)이 되어야만 하기 때문이다. 유사하게, "B"가 도달될 때 프로그래밍이 차단되면, 이는 (0,0)에 대응한다. 상위 비트가 현재 정확한 동안, 하위 비트는 여전히 잘못된다. 게다가, 가장 프로그램된 상태 "C" 내내 프로그램되지 않은 상태 "U"로부터의 가능한 전이 때문에, 이 코드 방식은 상이한 시간대에서 프로그램된 인접 셀의 전하 레벨들 간의 전위 차들을 더욱 악화시킨다. 따라서, 이는 또한 인접 플로우팅 게이트 사이에 전계 효과 결합("Yupin 효과")을 더욱 악화시킨다.
도 5a 내지 5e는 또 다른 논리적 코드("LM" 코드)로 엔코딩된 4상 메모리의 프로그래밍 및 판독을 도시한다. 이 코드는 더 큰 오류-허용오차를 제공하고 Yupin 효과로 인한 인접 셀 결합을 경감시킨다.
도 5a는 각 메모리 셀이 LM 코드를 이용하여 2개의 데이터 비트를 저장할 때 4상 메모리 어레이의 임계 전압 분포들을 도시한다. LM 코딩은 상위 및 하위 비트 들이 상태들 "A" 및 "C"에 대해서 반전된다는 점에서 도 7a에 도시된 종래의 그레이 코드와 상이하다. "LM" 코드는 미국 특허 6,657,891에 개시되고 전하들의 큰 변화를 필요로 하는 프로그램 동작들을 피함으로써 인접 플로우팅 게이트 사이에 전계 효과 결합을 감소시키는 이점이 있다. 도 5b 및 도 5c에서 알 수 있는 바와 같이, 각 프로그래밍 도작은 임계 전압들(VT)에서 완만한 변화로부터 명백한 바와 같이 전하 저장 유닛에서 전하들의 완만한 변화를 야기한다.
2-비트들, 하위 및 상위가 별도로 프로그램되고 판독될 수 있도록 이 코딩은설계된다. 하위 비트를 프로그램할 때, 셀의 임계 레벨은 프로그램되지 않은 영역에 남아있거나 임계 윈도우의 "하위 중간" 영역으로 이동된다. 상위 비트를 프로그램할 때, 이들 2개의 영역들 중 한 영역에서 임계 레벨은 임계 윈도우의 기꺼해야 1/4로 다소 높은 레벨로 더욱 진행된다.
도 5b는 LM 코드를 이용하여 기존의 2-라운드 프로그래밍 방식으로 하위 페이지 프로그래밍을 도시한 도면이다. 오류-허용오차 LM 코드는 근본적으로 임의의 상위 페이지 프로그래밍을 피하도록 하여 임의의 중간 상태들을 통해서 전이된다. 따라서, 제 1 라운드 하위 페이지 프로그래밍은 "프로그램되지 않은" 메모리 상태 "U"를 DC 보다 작지만 DA 보다 큰 보드 분포(board distribution) 중에서 프로그램된 임계 전압을 갖는 (x,0)로 지정된 중간 상태로 프로그래밍함으로써 표현되는 바와 같은 일부 중간 상태(x,0)로 논리 상태(1, 1)를 전이시킨다. 프로그래밍 동안, 중간 상태는 경계 (DVA) 대해서 검증된다.
도 5c는 LM 코드를 이용하여 기존의 2-라운드 프로그래밍 방식으로 상위 페이지 프로그래밍을 도시한 도면이다. 상위 비트를 "0"으로 프로그래밍하는 제 2 라운드에서, 하위 페이지 비트가 "1"에 있다면, 논리 상태(1, 1)는 "프로그램되지 않은" 메모리 상태 "U"를 "A"로 프로그래밍함으로써 표현된 바와 같은 (0, 1)로 전이된다. 하위 페이지 비트가 "0"에 있다면, 논리 상태 (0, 0)는 "중간" 상태를 "B"로 프로그래밍함으로써 얻어진다. 유사하게, 상위 페이지가 "1"에 남아 있다면, 하위 페이지가 "0"으로 프로그램되는 동안, 이는 "중간" 상태를 "C"로 프로그래밍함으로써 표현된 바와 같은 (1,0)으로 "중간" 상태를 전이시킬 필요가 있을 것이다. 상위 페이지 프로그래밍만이 다음 인접 메모리 상태로 프로그래밍하는 것을 포함하기 때문에, 많은 양의 전하들이 한 라운드로부터 또 다른 라운드로 변경되지 않는다. "U"로부터 거의 "중간" 상태로의 하위 페이지 프로그래밍은 시간을 절약하도록 설계된다.
도 5d는 LM 코드로 엔코딩된 4상 메모리의 하위 비트를 구별하는데 필요한 판독 동작을 도시한 것이다. 디코딩은 상위 페이지가 프로그램되는지 여부에 좌우될 것이다. 상위 페이지가 프로그램되면, 하위 페이지를 판독하는 것은 경계 임계 전압 (DB)에 대한 readB의 하나의 판독 패스를 필요로 할 것이다. 한편, 상위 페이지가 아직 프로그램되지 않으면, 하위 페이지는 "중간" 상태(도 5B)로 프로그램되고 readB는 에러를 야기할 것이다. 오히려, 하위 페이지를 판독하는 것은 경계 임계 전압(DA)에 대해서 readA의 하나의 판독 패스를 필요로 할 것이다. 2개의 경우들 을 구별하기 위하여, 플래그("LM" 플래그)는 상위 페이지가 프로그램될 때 상위 페이지에 기록된다. 판독 동안, 이는 우선 상위 페이지가 프로그램된다라고 가정함으로 readB 동작이 수행될 것이다. LM 플래그가 판독되면, 이 가정은 정확하고 판독 동작이 행해진다. 한편, 제 1 판독이 플래그를 산출하지 않으면, 이는 상위 페이지가 프로그램되지 않음으로 하위 페이지가 판독 A 동작에 의해 판독되어야한다는 것을 나타낼 것이다.
도 5e는 LM 코드로 엔코딩된 4상 메모리의 상위 비트를 구별하는데 필요로 되는 판독 동작을 도시한 것이다. 도면으로부터 명백한 바와 같이, 상위 페이지 판독은 경계 임계 전압들 (DA 및 DC)에 대해서 각각 readA 및 readC의 2-패스 판독을 필요로 할 것이다. 유사하게, 상위 페이지의 디코딩은 또한 상위 페이지가 아직 프로그램되지 않으면 "중간" 상태에 의해 혼동될 수 있다. 상위 페이지가 프로그램되지 않는지 여부를 LM 플래그가 또다시 나타낼 것이다. 상위 페이지가 프로그램되지 않으면, 판독 데이터는 상위 페이지 데이터가 프로그램되지 않는다는 것을 나타내는 "1"로 리셋될 것이다.
도 6a는 종래의 NAND 스트링에서 각종 메모리 셀들 중 GIDL 유도된 에러들의 영향을 도시한 것이다. 이 예는 직렬의 32개의 메모리 셀을 갖고 워드선들 (WL0 내지 WL31)과 관련된 NAND 스트링을 도시한다. 각 메모리 셀은 4개의 가능한 메모리 상태들(2-비트들로 표시) 중 하나를 저장하도록 분할된다. 도 6a는 메모리 셀의 파퓰레이션을 위한 NAND 스트링의 메모리 셀의 3개의 위치들에 대한 4개의 메모리 상 태들에 대한 임계 전압의 분포를 도시한다. 3개의 위치들 중 2개는 선택 트랜지스터들(또는 게이트들)에 인접한다. 특히, 스트링의 소스 단부에 인접한 메모리 셀은 워드선(WL0)에 접속된 제어 게이트를 갖고 스트링의 드레인 단에 인접한 메모리 셀은 워드선(WL31)에 접속된 제어 게이트를 갖는다. 메모리 셀의 나머지는 NAND 스트링의 코어 영역에 위치하고 워드선들(WL1 내지 WL30)과 관련된다.
4개의 메모리 상태들의 정상적인 분포(중간 그래프)는 코어 영역(WL1 내지 WL30)에 놓이는 메모리 셀들로 제공된다는 것을 도 6a로부터 알게 될 것이다. 그러나 NAND 스트링의 단에서 발생된 GIDL 영향들로 인해, 소스 선택 트랜지스터에 인접한 메모리 셀(WL0)에 대한 분포(하부 그래프는 더 높은 임계 전압들로 시프트된다. 이는 예를 들어, 시프트된 "01" 상태가 "00" 상태로서 잘못 판독될 때 에러들을 발생시킬 수 있다. 유사하게, 동일한 에러는 드레인 선택 트랜지스터(상부 그래프 참조)에 인접한 메모리 셀(WL31)에 영향을 미친다.
도 6b는 도 6a와 관련된 전형적인 NAND 스트링에서 메모리 셀들 각각의 메모리 상태 분할을 도시한다. 주어진 예는 메모리 어레이의 칼럼 방향에서 32-셀 NAND 스트링이다. 로우 방향에서 NAND 스트링들의 뱅크는 NAND 스트링의 페이지를 형성한다. 워드선은 각 로우를 따라서 각 메모리 셀의 모든 제어 게이트들에 결합된다. 따라서, 각 NAND 스트링은 NAND 스트링들의 뱅크의 양단들에 위치된 2개의 선택 트랜지스터들의 로우들에 대한 선택 라인 SGS 및 SGD 더하기 워드선들(WL0 내지 WL31)을 가질 것이다. 메모리 셀의 페이지는 병렬로 프로그램되거나 판독된다. 일 실시예에서, (우수) 페이지는 짝수 칼럼들 중 메모리 셀의 로우로 형성되고 (기수) 페이지는 홀수 칼럼들 중 메모리 셀의 로우로 형성된다. 또 다른 실시예에서, 전체 페이지는 로우 또는 이의 일부를 따라서 메모리 셀의 연속적인 런(run)에 의해 형성된다.
도 6b에 도시된 종래의 방식에서, 각 메모리 셀은 4개의 가능한 메모리 상태들 중 하나를 저장하도록 분할된다. 4개의 가능한 메모리 상태들은 도 4a 내지 도 4e와 도 5a 내지 도 5e에 주어진 예들로 도시된 바와 같은 2개의 비트들로 코딩된다. 2개의 논리적 비트는 하위 비트("L") 및 상위 비트("U")로서 표시될 수 있다. 따라서, NAND 스트링에서 각 메모리 셀은 2개의 데이터 비트들, 즉 "L/U"를 저장하도록 구성된다.
도 7a는 NAND 스트링에서 메모리 셀 체이의 단들에서 추가 더미 메모리 셀을 도입하는 이전 솔루션을 도시한다. 더미 메모리 셀들이 선택 트랜지스터들 및 NAND 스트링의 단들에 현재 인접하기 때문에, 이들은 가장 큰 GIDL 영향(하부 및 상부 그래프들 참조)을 받을 것이다. 그러나, 이들 더미 셀들에 대한 영향은 더미 셀들이 임의의 데이터를 저장하는데 사용되지 않기 때문에 문제가 되지 않는다. 동시에, 중간 전압들은 US 2006-0198195-A1에 제안된 방식과 유사한 방식으로 더미 셀의 워드선들에 인가되어 GIDL 영향을 경감시킨다. 따라서, WL0 내지 WL31에 접속된 메모리 셀은 영향받지 않을 것이다(중간 그래프 참조).
도 7b는 도 7a와 유사한 더미 셀의 부가와 함께 전형적인 NAND 스트링에서 메모리 셀들 각각의 메모리 상태 분할을 도시한다. NAND 스트링에서 레귤러 메모리 셀들(WL0 내지 WL31) 각각은 2-비트 데이터의 하위 및 상위 비트들 둘 다를 저장하 도록 구성될 것이다. 추가 더미 셀은 프로그램되지 않을 것이다.
도 7c는 도 7a와 유사한 더미 셀의 부가와 함께 전형적인 NAND 스트링에서 메모리 셀들 각각의 메모리 상태 분할을 도시한다. NAND 스트링에서 레귤러 메모리 셀들(WL0 내지 WL31) 각각은 2-비트 데이터의 하위 및 상위 비트들 둘 다를 저장하도록 구성될 것이다. 메모리 셀 체이의 양단에서 추가 더미 셀은 프로그램되지 않을 것이다.
적응형 메모리 상태 분할
도 8a는 본 발명의 일반적인 실시예를 따른 NAND 스트링의 단부 메모리 셀들에 대한 GIDL 에러들을 극복하는 방식을 도시한 것이다. 근본적으로, 도 6a에 도시된 종래의 경우로부터 최소의 변화가 필요로 된다. 주요 차이는 NAND 스트링의 끝에서 메모리 셀들이 다중 상태 데이터 대신에 2진 데이터를 저장하도록 구성된다는 것이다. 단부 메모리 셀들(예를 들어, WL0 및 WL32)은 4상 경우보다 더 멀리 이격된 2개의 상태들로 분할된 임계 윈도우를 가짐으로 여분의 마진은 NAND 스트링의 단부들에서 GIDL 유도된 에러들에도 불구하고 2가지 상태들이 구별되도록 한다. 종래의 NAND 스트링이 2-비트 데이터(32×2 = 스트링당 64 비트들)를 각각 저장할 수 있는 32개의 세들을 갖는 것으로 규정되면, 현재 방식은 단지 추가 메모리 셀을 체인에 부가함으로, 동일한 64-비트 용량이 (스트링당 31×2 + 2×1 비트들)에 의해 제공되도록 한다.
도 8b는 도 8a의 적응형 메모리-상태 분할 방식에 의한 전형적인 NAND 스트링에서 메모리 셀 각각의 메모리-상태 분할을 도시한다. NAND 스트링에서 코어 메 모리 셀들(WL1 내지 WL31) 각각은 통상적으로 2-비트 데이터의 하위 및 상위 비트들 둘 다를 저장하도록 구성될 것이다. 이 2개의 단부 셀들(WL0 및 WL32) 각각은 정상 경우와 비교하여 상태 사이에 더 큰 마진을 갖는 2진 데이터를 저장하도록 구성될 것이다.
도 8c는 도 5a 내지 도 5e에서 설명된 2-비트 LM 코딩을 이용한 대안적인 바람직한 방식을 도시한다. 도 5a 내지 도 5e에서 설명된 LM 코딩에서, 2-비트는 2개의 별개의 패스들에서 프로그램될 수 있다. 하위 논리 비트를 프로그래밍하기 위한 제 1 패스 및 상위 논리 비트를 프로그래밍하기 위한 제 2 패스가 또한 동일한 메모리 셀 상에 있다. LM 코딩의 특성은 하위 비트 분할이 상위 비트 또는 결합된 2-비트보다 넓은 마진을 갖는다. 따라서, 하위 비트 프로그래밍은 상위 비트와 비교하여 왜란면에서 더욱 로버스트(robust)하다. 기존의 메모리 시스템으로부터 최소 변화를 갖도록 하기 위하여, NAND 체인에서 2개의 단부 셀을 위한 2진 비트의 프로그래밍은 바람직하게는 LM 코드의 하위 비트(또는 페이지) 프로그래밍을 이용하는 것이다. 그러나, 2진 비트 중 하나가 2-비트 LM 코드의 하위 비트를 표시하고 다른 2진 비트가 2-비트 LM 코드의 상위 비트를 표시하도록 사용된다는 것을 이해할 것이다.
도 9는 적응형 메모리 분할 방식을 도시한 순서도이다.
단계 300: NAND 스트링으로 구성된 메모리 셀의 어레이를 갖는 비휘발성 메모리를 제공하는 단계로서, 각 메모리 셀은 소스와 드레인, 전하 저장 요소, 및 제어 게이트를 갖는 전하 저장 트랜지스터이며, 각 NAND 스트링은 소스 단 및 드레인 단을 갖고, 하나의 셀의 드레인에 의해 인접한 전하 저장 트랜지스터의 소스로 데이지-체인되고 소스 선택 트랜지스터에 의해 소스 단부로 스위칭 가능하고 드레인 선택 트랜지스터에 의해 드레인 단부로 스위칭 가능한 일련의 전하 저장 트랜지스터들로 형성되는, 비휘발성 메모리 제공 단계.
단계 310: 제 1 그룹 및 제 2 그룹으로 각 NAND 스트링 각각의 메모리 셀을 구별하는 단계로서, 상기 제 2 그룹의 메모리 셀은 소스 선택 트랜지스터 또는 드레인 선택 트랜지스터 중 하나에 인접하며, 상기 제 1 그룹의 메모리 셀은 제 2 그룹의 상보형인, 메모리 셀들 구별하는 단계.
단계 320: 제 1 소정 수의 데이터 비트를 제 1 그룹의 각 메모리 셀에 저장하는 단계.
단계 330: 제 1 소정수보다 적은 제 2 소정수의 데이터 비트를 제 2 그룹의 각 메모리 셀에 저장하는 단계.
일 실시예에서, 메모리가 셀당 2-비트를 저장하도록 설계되는 경우, 이와 같은 2개의 비트들의 한 유닛은 NAND 스트링의 한 단과 다른 단에 인접한 또 다른 메모리 셀에 저장된 2개의 비트들의 또 다른 단에 인접한 메모리 셀에 저장되는 2개의 비트 중 하나를 가질 수 있다.
또 다른 실시예에서, 메모리가 셀 당 3개의 비트를 저장하도록 설계되는 경우, 이와 같은 3개의 비트들의 한 유닛은 비트 중 2개를 저장하는 메모리 셀의 한 단과 상기 비트 중 하나를 저장하는 메모리 셀의 다른 단을 가질 수 있다.
모든 특허들, 특허 출원들, 논문들, 책들, 명세서들, 다른 공개들, 문서들 및 본원에 참조된 것들은 모든 목적을 위하여 본원에 참조되어 있다. 포함된 공개들, 문서들 또는 물건들 및 본 문서의 텍스트 중 어느 것 사이에서 용어의 사용이나 정의면에서 어느 정도의 불일치성이나 충돌과 관련하여, 본 문서의 정의나 용어의 사용이 일반적이다.
본 발명이 각종 실시예들과 관련하여 상술되었지만, 첨부된 청구범위들 및 이들의 등가물에 의해서만 정의된 본 발명의 범위로부터 벗어나지 않고 변경들 및 수정들이 이루어질 수 있다는 점을 이해할 것이다. 본원에 참조된 모든 참조 문헌들은 본원에 참조되어 있다.
상술한 바와 같이, 본 발명은, 플래시 EEPROM의 비휘발성 반도체 메모리, 보다 구체적으로는 NAND 타입의 메모리 셀 어레이를 동작시키고 NAND 스트링의 에지 근처에서 프로그램 왜곡을 처리하기 위한 구조와 방법을 제공하는데 사용된다.

Claims (44)

  1. NAND 스트링으로 구성되는 메모리 셀 어레이를 갖는 비휘발성 메모리에서, 각 메모리 셀은 소스와 드레인, 전하 저장 요소, 및 제어 게이트를 갖는 전하 저장 트랜지스터이고, 각 NAND 스트링은 소스 단부와 드레인 단부를 갖고, 하나의 셀의 드레인에 의해 인접한 전하 저장 트랜지스터의 소스로 데이지-체인되고(daisy-chained), 소스 선택 트랜지스터에 의해 소스 단부로 스위칭 가능하며, 드레인 선택 트랜지스터에 의해 드레인 단부로 스위칭 가능한 일련의 전하 저장 트랜지스터에 의해 형성되는, 비휘발성 메모리에 데이터를 저장하는 방법에 있어서,
    제 1 그룹과 제 2 그룹으로 각 NAND 스트링 각각의 메모리 셀을 구별하는 단계로서, 상기 제 2 그룹의 메모리 셀은 소스 선택 트랜지스터 또는 드레인 선택 트랜지스터 중 하나에 인접하며, 상기 제 1 그룹의 메모리 셀은 상기 제 2 그룹을 보충하는, 단계와,
    상기 제 1 그룹의 각 메모리 셀에 제 1 소정 수의 데이터 비트를 저장하는 단계와;
    상기 제 2 그룹의 각 메모리 셀에 상기 제 1 소정수보다 적은 제 2 소정수의 데이터 비트를 저장하는 단계를
    포함하는, 비휘발성 메모리에 데이터를 저장하는 방법.
  2. 제 1항에 있어서, 상기 저장 단계는, NAND 스트링들의 해당 페이지 중에서 공통 워드선을 갖는 메모리 셀의 페이지를 병렬로 프로그래밍함으로써 행해지는, 비휘발성 메모리에 데이터를 저장하는 방법.
  3. 제 2항에 있어서, 상기 메모리 셀의 페이지는, 전하 저장 요소들로부터 전하가 제거되도록 하여 초기에 소거되는, 비휘발성 메모리에 데이터를 저장하는 방법.
  4. 제 1항에 있어서, 상기 제 1 소정수의 데이터 비트는 2-비트 데이터인, 비휘발성 메모리에 데이터를 저장하는 방법.
  5. 제 4항에 있어서, 상기 제 2 그룹의 메모리 셀은 각각 2-비트 데이터의 비트 중 하나를 저장하는 2개의 메모리 셀을 포함하는, 비휘발성 메모리에 데이터를 저장하는 방법.
  6. 제 4항에 있어서, 상기 2-비트 데이터는 논리 제 1 비트와 논리 제 2 비트를 포함하고, 상기 제 2 그룹은 상기 논리 제 1 비트를 저장하기 위한 메모리 셀과 상기 논리 제 2 비트를 저장하기 위한 메모리 셀의 2개의 메모리 셀을 포함하는, 비휘발성 메모리에 데이터를 저장하는 방법.
  7. 제 6항에 있어서, 상기 제 2 그룹은 각각 상기 2-비트 데이터의 논리 비트 중 하나를 저장하는 2개의 메모리 셀을 포함하는, 비휘발성 메모리에 데이터를 저 장하는 방법.
  8. 제 1항에 있어서, 상기 제 1 소정수의 데이터 비트는 3-비트 데이터인, 비휘발성 메모리에 데이터를 저장하는 방법.
  9. 제 8항에 있어서, 상기 제 2 그룹의 메모리 셀은, 각각 3-비트 데이터 중 1 또는 2 비트를 저장하는 2개의 메모리 셀을 포함하는, 비휘발성 메모리에 데이터를 저장하는 방법.
  10. 제 8항에 있어서, 상기 3-비트 데이터는 논리 제 1 비트, 논리 제 2 비트, 및 논리 제 3 비트를 포함하고, 상기 제 2 그룹은 논리 제 1 비트를 저장하기 위한 메모리 셀과 상기 논리 제 2 및 제 3 비트를 저장하기 위한 메모리 셀인 2개의 메모리 셀을 포함하는, 비휘발성 메모리에 데이터를 저장하는 방법.
  11. 제 10항에 있어서, 상기 제 2 그룹은 각각 상기 3-비트 데이터의 논리 비트 중 1개 또는 2개를 저장하는 두 개의 메모리 셀을 포함하는, 비휘발성 메모리에 데이터를 저장하는 방법.
  12. NAND 스트링으로 구성되는 메모리 셀 어레이를 갖는 비휘발성 메모리에서, 각 메모리 셀은 소스와 드레인, 전하 저장 요소, 및 제어 게이트를 갖는 전하 저장 트랜지스터이고, 각 NAND 스트링은 소스 단부와 드레인 단부를 갖고, 하나의 셀의 드레인에 의해 인접한 전하 저장 트랜지스터의 소스로 데이지-체인되고(daisy-chained), 소스 선택 트랜지스터에 의해 소스 단부로 스위칭 가능하며, 드레인 선택 트랜지스터에 의해 드레인 단부로 스위칭 가능한 일련의 전하 저장 트랜지스터에 의해 형성되는, 비휘발성 메모리에 데이터를 저장하는 방법에 있어서,
    제 1 그룹과 제 2 그룹으로 각 NAND 스트링 각각의 메모리 셀을 구별하는 단계로서, 상기 제 2 그룹의 메모리 셀은 소스 선택 트랜지스터 또는 드레인 선택 트랜지스터 중 하나에 인접하며, 상기 제 1 그룹의 메모리 셀은 상기 제 2 그룹을 보충하는, 단계와,
    제 1 소정수의 데이터 비트를 저장하기 위해 상기 제 1 그룹의 각 메모리 셀을 구성하는 단계; 및
    상기 제 1 소정수보다 적은 제 2 소정수의 데이터 비트를 저장하기 위해 상기 제 2 그룹의 각 메모리 셀을 구성하는 단계를
    포함하는, 비휘발성 메모리에 데이터를 저장하는 방법.
  13. 제 12항에 있어서, 상기 저장 단계는, NAND 스트링들의 해당 페이지 중에서 공통 워드선을 갖는 메모리 셀의 페이지를 병렬로 프로그래밍함으로써 행해지는, 비휘발성 메모리에 데이터를 저장하는 방법.
  14. 제 13항에 있어서, 상기 메모리 셀의 페이지는, 전하 저장 요소들로부터 전 하가 제거되도록 하여 초기에 소거되는, 비휘발성 메모리에 데이터를 저장하는 방법.
  15. 제 12항에 있어서, 상기 제 1 소정수의 데이터 비트는 2-비트 데이터인, 비휘발성 메모리에 데이터를 저장하는 방법.
  16. 제 15항에 있어서, 상기 제 2 그룹의 메모리 셀은 각각 2-비트 데이터의 비트 중 하나를 저장하는 2개의 메모리 셀을 포함하는, 비휘발성 메모리에 데이터를 저장하는 방법.
  17. 제 15항에 있어서, 상기 2-비트 데이터는 논리 제 1 비트와 논리 제 2 비트를 포함하고, 상기 제 2 그룹은 상기 논리 제 1 비트를 저장하기 위한 메모리 셀과 상기 논리 제 2 비트를 저장하기 위한 메모리 셀의 2개의 메모리 셀을 포함하는, 비휘발성 메모리에 데이터를 저장하는 방법.
  18. 제 17항에 있어서, 상기 제 2 그룹은 각각 상기 2-비트 데이터의 논리 비트 중 하나를 저장하는 2개의 메모리 셀을 포함하는, 비휘발성 메모리에 데이터를 저장하는 방법.
  19. 제 12항에 있어서, 상기 제 1 소정수의 데이터 비트는 3-비트 데이터인, 비 휘발성 메모리에 데이터를 저장하는 방법.
  20. 제 19항에 있어서, 상기 제 2 그룹의 메모리 셀은, 각각 3-비트 데이터 중 1 또는 2 비트를 저장하는 2개의 메모리 셀을 포함하는, 비휘발성 메모리에 데이터를 저장하는 방법.
  21. 제 19항에 있어서, 상기 3-비트 데이터는 논리 제 1 비트, 논리 제 2 비트, 및 논리 제 3 비트를 포함하고, 상기 제 2 그룹은 논리 제 1 비트를 저장하기 위한 메모리 셀과 상기 논리 제 2 및 제 3 비트를 저장하기 위한 메모리 셀인 2개의 메모리 셀을 포함하는, 비휘발성 메모리에 데이터를 저장하는 방법.
  22. 제 21항에 있어서, 상기 제 2 그룹은 각각 상기 3-비트 데이터의 논리 비트 중 1개 또는 2개를 저장하는 두 개의 메모리 셀을 포함하는, 비휘발성 메모리에 데이터를 저장하는 방법.
  23. 비휘발성 메모리에 있어서,
    NAND 스트링으로 구성되는 메모리 셀 어레이로서,
    각 메모리 셀은 소스와 드레인, 전하 저장 요소, 및 제어 게이트를 갖는 전하 저장 트랜지스터이고,
    각 NAND 스트링은 소스 단부와 드레인 단부를 갖고, 하나의 셀의 드레인에 의해 인접한 전하 저장 트랜지스터의 소스로 데이지-체인되고(daisy-chained), 소스 선택 트랜지스터에 의해 소스 단부로 스위칭 가능하며, 드레인 선택 트랜지스터에 의해 드레인 단부로 스위칭 가능한 일련의 전하 저장 트랜지스터에 의해 형성되며,
    각 NAND 스트링은 제 1 그룹과 제 2 그룹의 메모리 셀로 이루어지고, 상기 제 2 그룹의 메모리 셀은 상기 소스 선택 트랜지스터 또는 상기 드레인 선택 트랜지스터에 인접하고, 상기 제 1 그룹의 메모리 셀은 상기 NAND 스트링에서 상기 제 2 그룹을 보충하는, 메모리 셀 어레이와,
    제 1 소정수의 데이터 비트를 상기 제 1 그룹의 각 메모리 셀에 저장하는 수단과;
    상기 제 1 소정수보다 적은 제 2 소정수의 데이터 비트를 상기 제 2 그룹의 각 메모리 셀에 저장하는 수단을
    포함하는, 비휘발성 메모리.
  24. 제 23항에 있어서, 상기 저장 단계는, NAND 스트링들의 해당 페이지 중에서 공통 워드선을 갖는 메모리 셀의 페이지를 병렬로 프로그래밍함으로써 행해지는, 비휘발성 메모리.
  25. 제 24항에 있어서, 상기 메모리 셀의 페이지는, 전하 저장 요소들로부터 전하가 제거되도록 하여 초기에 소거되는, 비휘발성 메모리.
  26. 제 23항에 있어서, 상기 제 1 소정수의 데이터 비트는 2-비트 데이터인, 비휘발성 메모리.
  27. 제 26항에 있어서, 상기 제 2 그룹의 메모리 셀은 각각 2-비트 데이터의 비트 중 하나를 저장하는 2개의 메모리 셀을 포함하는, 비휘발성 메모리.
  28. 제 26항에 있어서, 상기 2-비트 데이터는 논리 제 1 비트와 논리 제 2 비트를 포함하고, 상기 제 2 그룹은 상기 논리 제 1 비트를 저장하기 위한 메모리 셀과 상기 논리 제 2 비트를 저장하기 위한 메모리 셀의 2개의 메모리 셀을 포함하는, 비휘발성 메모리.
  29. 제 28항에 있어서, 상기 제 2 그룹은 각각 상기 2-비트 데이터의 논리 비트 중 하나를 저장하는 2개의 메모리 셀을 포함하는, 비휘발성 메모리.
  30. 제 23항에 있어서, 상기 제 1 소정수의 데이터 비트는 3-비트 데이터인, 비휘발성 메모리.
  31. 제 30항에 있어서, 상기 제 2 그룹의 메모리 셀은, 각각 3-비트 데이터 중 1 또는 2 비트를 저장하는 2개의 메모리 셀을 포함하는, 비휘발성 메모리.
  32. 제 30항에 있어서, 상기 3-비트 데이터는 논리 제 1 비트, 논리 제 2 비트, 및 논리 제 3 비트를 포함하고, 상기 제 2 그룹은 논리 제 1 비트를 저장하기 위한 메모리 셀과 상기 논리 제 2 및 제 3 비트를 저장하기 위한 메모리 셀인 2개의 메모리 셀을 포함하는, 비휘발성 메모리.
  33. 제 32항에 있어서, 상기 제 2 그룹은 각각 상기 3-비트 데이터의 논리 비트 중 1개 또는 2개를 저장하는 두 개의 메모리 셀을 포함하는, 비휘발성 메모리.
  34. 비휘발성 메모리에 있어서,
    NAND 스트링으로 구성되는 메모리 셀 어레이로서,
    각 메모리 셀은 소스와 드레인, 전하 저장 요소, 및 제어 게이트를 갖는 전하 저장 트랜지스터이고,
    각 NAND 스트링은 소스 단부와 드레인 단부를 갖고, 하나의 셀의 드레인에 의해 인접한 전하 저장 트랜지스터의 소스로 데이지-체인되고(daisy-chained), 소스 선택 트랜지스터에 의해 소스 단부로 스위칭 가능하며, 드레인 선택 트랜지스터에 의해 드레인 단부로 스위칭 가능한 일련의 전하 저장 트랜지스터에 의해 형성되며,
    각 NAND 스트링은 제 1 그룹과 제 2 그룹의 메모리 셀로 이루어지고, 상기 제 2 그룹의 메모리 셀은 상기 소스 선택 트랜지스터 또는 상기 드레인 선택 트랜 지스터에 인접하고, 상기 제 1 그룹의 메모리 셀은 상기 NAND 스트링에서 상기 제 2 그룹을 보충하는, 메모리 셀 어레이를
    포함하고,
    상기 제 1 그룹의 메모리 셀은 제 1 소정수의 메모리 상태 중 하나로 프로그램 가능하도록 구성되고,
    상기 제 2 그룹의 메모리 셀은 제 2 소정수의 메모리 상태 중 하나로 프로그램 가능하도록 구성되고, 상기 제 2 소정수는 상기 제 1 소정수보다 적은,
    비휘발성 메모리.
  35. 제 34항에 있어서, NAND 스트링들의 해당 페이지 중에서 공통 워드선을 갖는 메모리 셀의 페이지가 프로그램되고 유닛으로 판독되는, 비휘발성 메모리.
  36. 제 35항에 있어서, 상기 메모리 셀의 페이지는, 전하 저장 요소들로부터 전하가 제거되도록 하여 초기에 소거되는, 비휘발성 메모리.
  37. 제 34항에 있어서, 상기 제 1 소정수의 데이터 비트는 2-비트 데이터인, 비휘발성 메모리.
  38. 제 37항에 있어서, 상기 제 2 그룹의 메모리 셀은 각각 2-비트 데이터의 비트 중 하나를 저장하는 2개의 메모리 셀을 포함하는, 비휘발성 메모리.
  39. 제 37항에 있어서, 상기 2-비트 데이터는 논리 제 1 비트와 논리 제 2 비트를 포함하고, 상기 제 2 그룹은 상기 논리 제 1 비트를 저장하기 위한 메모리 셀과 상기 논리 제 2 비트를 저장하기 위한 메모리 셀의 2개의 메모리 셀을 포함하는, 비휘발성 메모리.
  40. 제 39항에 있어서, 상기 제 2 그룹은 각각 상기 2-비트 데이터의 논리 비트 중 하나를 저장하는 2개의 메모리 셀을 포함하는, 비휘발성 메모리.
  41. 제 34항에 있어서, 상기 제 1 소정수의 데이터 비트는 3-비트 데이터인, 비휘발성 메모리.
  42. 제 41항에 있어서, 상기 제 2 그룹의 메모리 셀은, 각각 3-비트 데이터 중 1 또는 2 비트를 저장하는 2개의 메모리 셀을 포함하는, 비휘발성 메모리.
  43. 제 41항에 있어서, 상기 3-비트 데이터는 논리 제 1 비트, 논리 제 2 비트, 및 논리 제 3 비트를 포함하고, 상기 제 2 그룹은 논리 제 1 비트를 저장하기 위한 메모리 셀과 상기 논리 제 2 및 제 3 비트를 저장하기 위한 메모리 셀인 2개의 메모리 셀을 포함하는, 비휘발성 메모리.
  44. 제 43항에 있어서, 상기 제 2 그룹은 각각 상기 3-비트 데이터의 논리 비트 중 1개 또는 2개를 저장하는 두 개의 메모리 셀을 포함하는, 비휘발성 메모리.
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