JP2007533195A - 変調コードシステム並びに信号をコード化及びデコードする方法 - Google Patents

Abstract

本発明は、変調コードシステム及び対応する変調方法に関するものである。該変調コードシステムは、元の信号（ｓ）を所定の第２制約を満足する符号化信号（ｃ）に変換するエンコーダ（１００）を有する。該変調コードシステムは、更に、復元後に前記符号化信号（ｃ）を前記元の信号（ｓ）に復号するデコーダ（２００）を有する。本発明の目的は、斯様な既知の変調コードシステム及び方法を、所要のハードウェアの量を低減することにより改善することにある。この目的は、上記エンコーダ（１００）を、変調コードエンコーダ（１１０）と、該変調コードエンコーダ（１１０）により出力されると共に所定の第１制約を満足する中間信号（ｔ）をフィルタ処理して前記エンコーダの出力信号（ｃ）を発生させるために使用される変換器エンコーダ（１２０）との直列接続を有するように設計することにより達成される。前記デコーダ（２００）は、変換器デコーダ（２２０）と変調コードデコーダ（２１０）との直列接続を有する。

Description

本発明は、図６に示すような変調コードシステムであって、チャンネル３００を介して送信される又は記録媒体（図示略）上に記憶される前に、元の信号ｓを所定の第２制約を満たすコード化（符号化）信号ｃに変換するためのエンコーダ１００を含むような変調コードシステムに関する。この変調コードシステムは、更に、復元又は受信の後に、上記コード化信号ｃを元の信号ｓにデコード（復号）するデコーダ２００を有する。本発明は、更に、デコーダ、エンコーダ、信号及び記録担体にも関する。更に、本発明はコード化及びデコードする方法にも関する。

従来既知の斯様な変調コードシステムは、データ伝送システム又はデータ記憶システムに主に使用されている。

本発明は、更に、エンコーダ１００及びデコーダ２００を動作させる既知の方法にも関する。

以下においては、異なる制約（constraints）を満足する異なる信号が参照される。斯かる制約は、典型的には、単純なものか又は複雑なものかの何れかである。単純な制約を満足する信号は、例えば、(0,k)制約信号であり、該信号は連続するゼロの数が多くてもk+1であるような二進信号である。しかしながら、複雑な制約を満足する信号は、例えば表１に掲載された抗ホイッスル（anti-whistle）パターンにおける遷移パターンのような、一層複雑なパターンでランレングス制約に従う信号である。

伝統的に、変調コードシステムのエンコーダ又はデコーダは、例えば列挙型（enumerative）符号化方法又は統合型スクランブル方法等の固有の変調方法を使用する。列挙型符号化方法は、例えば、「K.A.S. Immink, ”A practical method for approaching the channel capacity of constrained channels”, IEEE Trans. Inform. Theory, vol. IT-43, no. 5, pp.1389-1399, Sept. 1997」から既知である。統合型スクランブル方法は、例えば、「K.A.S. Immink, ”Codes for mass data storage systems”, Shannon Foundation Publishers, The Netherlands, 1999」から既知である。

(d,k)コード及び(d,k)ＲＬＬコード等の変調コードは、デジタル伝送及び記憶システムに広く採用されている。変調コードシステムは、ソースビットの任意のシーケンスを或る制約に従うシーケンスに変換するよう作用するエンコーダと、該制約されたシーケンスを元のソースに復元するデコーダとからなっている。二進シーケンスは、該シーケンスにおける如何なる２つの連続する“１”も、少なくともｄ個の且つ多くてもｋ個のゼロにより分離される場合に、(d,k)制約されていると言われ、最小のランレングス及び最大のランレングスが、各々、少なくともd+1及び多くてk+1である場合に、(d,k)ＲＬＬ制約されていると言われる。制約されたシーケンスの使用は、データ受信機が、例えばタイミングの復元、利得の制御又は等化（equalization）の適応化に使用されるべき制御情報を抽出するのを可能にする。

多くの現代のデータ受信機は、適応型の等化又は帯域幅制御を採用している。幾つかのＣＤ又はＤＶＤシステムにおいては、トラックに沿うシンボル間干渉のみならず、トラック間干渉（クロストーク打ち消し）にも対処するために二次元適応型等化が使用される。また、或るデータ受信機においては、唯一の適応型部分はスロープ制御のための回路である。斯様なシステムが適切に機能するためには、受信された信号の周波数成分が特定の制約に従わなければならず、これが、或る（周期的）データパターンの最大（ラン）レングスが制限されるようなデータシーケンスの使用を指令する。典型的な例として、実際のシステムに既に使用されている周期１又は２のデータパターンに対する制約（k₁およびk₂制約）が言及された。固有の長さを持つ周期的データパターンは、結果的に、対応する周波数を伴うホイッスルを生じさせる。受信側システムにおける既知の問題は、受信された信号中のホイッスルが、受信機における例えばＰＬＬの機能に対して、又は利得制御、従って送信されたデータの再生に対して悪影響を有するということである。従って、送信されたデータの再生に悪影響を与え得るシーケンスを発生しないようなデータシーケンスを発生する必要性が存在する。

以下においては、当該技術分野の理解を向上させるために、幾つかの定義を示す。

シーケンスは、パターンｐの長さｋのランを含まない場合に、(k;p)パターン制約されたものとなる。示されるものはパターンｐ＝(p₀ p₁ ...p_e-1 p_e)であり、該パターンは周期ｅの周期的シーケンス..., p₀, p₁, ...,p_e-1, p_e, p₀, p₁, ...,p_e-1,...を表すものと解釈される。シーケンスは、該シーケンスが全てのｉに対して(k_i,p⁽ⁱ⁾)制約されているなら、(k;P)パターン制約されたものとなり、ここで、k = k₁,…, k_i（正の整数ｋのシーケンスである）及びP = ,p⁽¹⁾,…, ,p⁽ⁱ⁾（周期的パターンのシーケンスである）である。シーケンスは、幾つかのｋに対して(k;P)パターン制約されている場合、Ｐパターン制約されたものとなる。

ｋ制約されたシーケンスは、連続するゼロのカズが多くてもｋであるような二進シーケンスである。これらのシーケンスは、パターンｐ＝（０）に対して正確に(k;p)制約されたシーケンスである。

k-RLL制約されたシーケンスは、シンボルの各々の最大のランが多くてk+1であるような｛-1,1｝からのシンボルのシーケンス（従って二進シーケンス）である。これらのシーケンスは、正確に、ｋ＝k+1及びＰ＝(-1),(1)の(k;P)パターン制約されたシーケンスである。

抗ホイッスル制約シーケンスは、dcからナイキスト周波数までの範囲の通過帯域に単一の周波数成分のみを有するようなパターンである。表１は、幾つかの抗ホイッスルパターン及び対応するインデックスを示している。抗ホイッスル遷移パターンは、抗ホイッスルパターンを一度積分／微分することにより得られる。

これらの既知の符号化する／復号する方法は、通常は１に近い変調コードレートで、元の信号ｓの第２制約を満足する信号ｃへの変換及びその逆を可能にする。変調コードｈのレートとは、ソースシンボル当たりの符号化された信号の平均数を参照する数である。例えば、1/2コードなるレートのエンコーダは、（平均で）各ソースシンボル当たり２つの符号化シンボルを生成する。

少なくとも斯様な既知の変調コードシステムのデコーダは、通常は、高速動作を可能にするためにハードウェアで実施化される。しかしながら、上述した変調コード方法のハードウェアによる実施化は、不利にも、例えば必要なテーブルを記憶するためにかなり大きなハードウェアを必要とする。既知の変調コーダにおいては、入力ワードと対応する出力ワードとの間の関係は固有に定義される。

上記従来技術に基づき、本発明の目的は、既知の変調コードシステム、エンコーダ及びデコーダ、並びに上記エンコーダ及びデコーダを動作させる既知の方法を、これらの実施化が少ないハードウェアしか必要としないように改善することにある。

本発明による変調コードシステムは、
− 元の信号ｓを所定の第１制約を満足する中間信号ｔに符号化する変調コードエンコーダ（１１０）と、
− 所定の第２制約を満足する符号化信号ｃを発生させるために、上記中間信号ｔを変換する変換器エンコーダ（１２０）と、
− 上記符号化信号ｃを媒体に供給する手段と、
− 上記符号化信号ｃを上記媒体から取り出す手段と、
− 上記符号化信号ｃを変換して上記中間信号ｔを得る変換器デコーダ（２２０）と、
− 上記中間信号ｔを前記元の信号ｓに復号する変調コードデコーダ（２１０）と、
を有し、前記変換器デコーダ（２２０）は所定の第２制約に違反する信号を所定の第１制約に違反する他の信号に変換するように構成され、前記変換器デコーダ（２２０）は多項式関数b(D)を有し、前記変換器エンコーダ（１２０）は多項式関数1/b(D)を有する。

本発明は、以下のような認識に基づくものである。上記変調コードエンコーダの第１制約は、一般的に、チャンネル信号の第２制約よりも単純であるか、等しい程度に複雑であるか、又は一層複雑である可能性がある。しかしながら、典型的な用途においては、第１制約は第２制約よりも単純である。第２制約に違反する信号は、受信機又は再生装置の機能に対して悪影響を有するような信号である。第１制約信号を発生するような既知のエンコーダを作製するのに多くの努力が投入されるので、斯かるエンコーダを抗ホイッスル制約のような一層複雑な制約に従うように適合させるには更に一層の努力を要するであろう。通常は、限られた数の周期的信号（これらの信号を禁止信号と呼ぶ）のみが、受信機又は再生装置におけるＰＬＬ又は他の制御／サーボ回路の機能に対して悪影響を有する。従って、これらの禁止信号は当該変調コードシステムにより発生及び送信されてはならない。更に、既知のエンコーダは(0,k)制約信号のような制約された信号を発生するように構成されているので、該エンコーダは多くのパターン（即ち、当該制約に従わないようなパターン）を発生することはないであろう。該制約に従わず、該既知のエンコーダによっては発生されないようなパターンの数は、発生されるべき周期的信号の数よりも大きい。前記変換器デコーダは、上記禁止信号を、上記エンコーダの制約に従わない信号に変換するように設計される。該変換器デコーダは多項式関数b(D)を有すると仮定する。該変換器デコーダの逆関数を決定することにより、変換器エンコーダの多項式関数1/b(D)を決定することができる。該変換器エンコーダは、当該変調コードエンコーダの制約に従わないような信号を、禁止信号に変換する。通常動作時において、変調コードエンコーダは該変調コードエンコーダの制約に従わない信号は発生せず、従って、本発明による変換器エンコーダは、禁止信号は発生しない。好ましい実施例においては、多項式関数b(D)は線形多項式関数である。

当該変更コードシステムの請求項記載の設計、特に前記エンコーダ内での変調コードエンコーダの変換器エンコーダとの直列接続、及び前記デコーダ内での変換器デコーダの前記変調コードデコーダとの直列接続は、上記エンコーダ及びデコーダの実施化のためのハードウェア費用が、既知の変調コーダの特性の利益を利用することにより、有利にも大幅に減少されることを保証する。

本発明の好ましい実施例においては、前記所定の第１制約はｋ制約であり、前記所定の第２制約は少なくとも抗ホイッスル制約である。好ましくは、前記変換器エンコーダ及び変換器デコーダは、各々、線形帰還フィルタ及び線形フィルタである。このタイプのフィルタは、ハードウェア及びソフトウェアで容易に実施化することができる。本発明は、既知の変調符号化システムを利用する如何なる種類の伝送又は記録システムに使用することもできる。

本発明の好ましい実施例においては、前記変調コードエンコーダ／デコーダは(0,k)エンコーダであり、その場合において、前記中間シーケンスｔは(0,k)制約されたものとなり、従って非常に単純な制約を満足する。

上記エンコーダ及びデコーダの両者の更に有利な実施例は、縦続請求項の主題となっている。

以下、本発明による変調コードシステムの好ましい実施例を図１ないし５を参照して詳細に説明する。

先ず、該変調コードシステムの構成、特にリニアシフトレジスタ１２０の構成及びスライディングブロックデコーダフィルタ２２０の構成を図１ないし３を参照して説明する。

図１は、当該変調コードシステムの構成を示している。該システムは、元の信号ｓを、抗ホイッスル制約等の所定の第２制約を満足する符号化された信号ｃに変換するためのエンコーダ１００を有している。該エンコーダ１００は、上記元の信号ｓを入力する変調コードエンコーダ１１０と、上記の符号化された信号ｃを出力する変換器エンコーダ１２０との直列接続を含んでいる。

上記符号化信号ｃは、例えばチャンネル３００を介して送信されるか、又は記録媒体（図示略）上に記憶される。ハードディスクドライブ、光ディスク及びフラッシュメモリ等の如何なる好適な記録媒体も使用することができる。

上記チャンネル３００を介して送信された後、又は上記記録媒体から復元された後、上記符号化信号ｃは当該変調コードシステムのデコーダ２００に入力され、前記元の信号ｓを再生する。これを達成するために、デコーダ２００は、上記の送信され又は復元された復号信号ｃを入力する変換器デコーダ２２０と、該スライディングブロックデコーダフィルタ２２０の背後に直列に接続され前記所望の元の信号ｓを出力する変調コードデコーダ２１０とを有している。

図２は、リニアシフトレジスタを有する変換器エンコーダ１２０の好ましい実施例を示している。該リニアシフトレジスタは、各々がフリップフロップとして具現化し得るようなＮ個の遅延エレメント120-1,…,120-Nにより表されている。遅延エレメント120-1,…,120-Nは、例えば遅延エレメント120-1,…,120-(N-1)から同時に出力されるビットｃ_j-1〜ｃ_j-(N-1)が、各々、対応する連続する遅延エレメント120-2,…,120-Nに入力されるように直列に接続されている。更に、上記変換器エンコーダ１２０はＮ個の乗算器エレメント121-1,…,121-Nを有し、これら乗算器エレメントの各々は前記遅延エレメント120-1,…,120-Nから出力されたＮ個のビットｃ_j-1〜ｃ_j-Nの他のものを各々入力すると共に、斯かる入力されたビットｃ_j-1〜ｃ_j-Nを定数ｍ_１,…,ｍ_Ｎにより各々乗算して、Ｎ個の乗算器出力信号を発生する。該変換器エンコーダ１２０は、更に、上記Ｎ個の乗算器出力信号を入力すると共にＸＯＲ合成して第１ＸＯＲ出力信号を発生する第１ＸＯＲゲート１２２を有している。上記ＸＯＲ出力信号は、第２ＸＯＲゲート１２３により、前記変調コードエンコーダ１１０により出力された入力中間信号ｔのビットｔ_ｊとＸＯＲ合成される。上記中間信号ｔは、該変換器エンコーダ１２０に入力される前にメモリ（図示略）にラッチすることができる。上記第２ＸＯＲゲート１２３は、自身の出力端に、当該変換器エンコーダ１２０により出力される符号化信号ｃを表すような第２ＸＯＲ出力信号を発生する。上記符号化信号ｃは、ビット毎に入力される。即ち、該符号化信号のビットｃ_ｊは、前記リニアシフトレジスタ120-1,…,120-Nの最初の遅延エレメント120-1に入力される。

上記変換器エンコーダ１２０は、高い動作速度を可能にするために好ましくはハードウェアで実施化される。

図３は、変換器デコーダ２２０の好ましい実施例を表すスライディングブロックデコーダを示す。該実施例において、変換器デコーダ２２０は、各々がフリップフロップとして具現化し得るようなＮ個の遅延エレメント220-1,…,220-Nにより表されるリニアシフトレジスタを有している。Ｎは２より大きな整数である。遅延エレメント220-1,…,220-Nは、例えば遅延エレメント220-1,…,220-(N-1)の出力ビットｃ_j-1〜ｃ_j-(N-1)が、各々、対応する連続する遅延エレメント220-2,…,220-Nに入力されるように直列に接続されている。更に、上記変換器デコーダ２２０はＮ個の乗算器エレメント221-1,…,221-Nを有し、これら乗算器エレメントの各々は前記遅延エレメント220-1,…,220-Nから出力されたＮ個のビットｃ_j-1〜ｃ_j-Nの他のものを各々入力すると共に、斯かる入力されたビットｃ_j-1〜ｃ_j-Nを定数ｂ_１,…,ｂ_Ｎにより各々乗算して、Ｎ個の乗算器出力信号を発生する。該変換器デコーダ２２０は、更に、上記Ｎ個の乗算器出力信号を入力すると共にＸＯＲ合成して、ビットｔ_ｊを有する中間信号ｔを発生する。

上記変換器デコーダ２２０は、高い動作速度を可能にするために好ましくはハードウェアで実施化される。

上記変換器デコーダ２２０により出力された中間信号ｔは、前記変調コードデコーダ２１０に入力される前に、メモリ（図示略）にラッチすることができる。

以下、エンコーダ１００及びデコーダ２００の動作を、図４及び図５を参照して詳細に説明する。

図４において、変調コードエンコーダ１１０及び変換器エンコーダ１２０の動作を詳細に説明する。更に詳細には、変調コードエンコーダ１１０は元の入力信号ｓを入力し、該入力信号のソースビットｓ_ｊはｐビットのブロックs_np, s_np+1, ..., s_(n+1)p-1に各々グループ化される（方法ステップＳ4-1参照）。

次いで、これらのブロックは、方法ステップS4-2に従って、ｑビットのコードワードブロックt_nq ... t_(n+1)q-1に各々符号化される。該符号化は、所定の変調コードを用いることによって中間信号ｔを発生させるべくエンコーダ１１０において実行される。

上記中間信号ｔは、次いで、線形帰還シフトレジスタ１２０により反復的にフィルタ処理されて、符号化された信号ｃを発生する。更に詳細には、上記シフトレジスタ１２０においては、上記符号化信号ｃの各ビットｃ_ｊが、上記中間信号ｔのビットｔ_ｊ及び先に計算されたビットｃ_j-nから、下記の反復方程式：

に従って発生され、ここで、丸で囲った十字は二進信号の場合におけるＸＯＲ演算を示し、Ｎは好ましくは３より大きな整数である。

式（１）は、図２に示して第１及び第２ＸＯＲゲート１２２、１２３により実行されるＸＯＲ合成を表す（方法ステップS4-3）。

次いで、斯様にして発生された前記ビットｃ_ｊのシーケンスを表す符号化信号ｃは、方法ステップS4-4によりチャンネル３００に出力される。

図５は、デコーダ２００の動作を図示している。更に詳細には、方法ステップS5-1により、スライディングブロックデコーダフィルタ２２０は、送信の後又は記録媒体から復元の後に、符号化信号ｃのビットｃ_ｊを入力する。該スライディングブロックデコーダフィルタ２２０では、中間信号ｔが、ステップS5-1において該中間信号ｔの各ビットｔ_ｊを下記の式：

により計算することによりビット毎に復元される。

上記式（２）は、図３に示したＸＯＲゲート２２２の動作を表している。

更に、当該スライディングブロックデコーダにおいては、上記中間信号のビットｔ_ｊが、方法ステップS5-2により、ｑビットのブロックt_nq ... t_(n+1)q-1に各々グループ化される。

最後に、上記ブロックは方法ステップS5-3により元の信号ｓのソースワードs_np, ..., s_n+1,p-1に復号される。この復号ステップS5-3は、所定の変調コードの変調コードデコーダ２１０を用いて実行される。

ステップS4-2において前記符号化は既知の変調エンコーダにより実行され、ステップS5-3において上記復号は既知の変調デコーダにより実行されることに注意すべきである。

以下においては、本発明による線形帰還シフトレジスタ１２０及びスライディングブロックデコーダフィルタ２２０の適切な設計に関する数学的背景情報を示す。以下、前記信号ｓ、ｔ及びｃは、各々、シーケンスｓ、ｔ及びｃとして参照する。

最初に、図２及び図３に示した変換器エンコーダ１２０及び対応する変換器デコーダ２２０について数学的説明を行う。

Ｆを体（典型的には、F = GF(2)）とする。有限体GF(2)は、下記の加算及び乗算規則を満足するような要素０及び１からなる：
0 + 0 = 0, 0 + 1 = 1, 1 + 0 = 1, 1 + 1 = 0,
0 × 0 = 0, 0 × 1 = 0, 1 × 0 = 0, 1 × 1 = 1.

下記の形態のスライディングブロックデコーダマップφを考察する：

勿論、一般性を失うことなく、
ｂ_０≠０ （４）
と仮定することもできる。

斯様なマップに、遅延演算子Ｄで、そのウィンドウ多項式を関連づける：

Ｆ上の各シーケンスｃに、形式巾級数（formal power series）を関連づける：

ここで、シーケンスｔがブロックマップφ下でシーケンスｃのイメージであるなら、

であるので、ｔはｂによるｃの畳み込みの結果となる。即ち、

条件（４）により、斯様なブロックマップは確かに可逆的となることに注意されたい。確かに、シーケンスｔが、

とすることにより、シーケンスｃに符号化されるなら、（５）におけるようなブロックマップによるスライディングブロックデコーダによりｃはｔに復号される。（６）から、上記符号化演算が実際に多項式関数1/b(D)による線形フィルタ処理であることがわかる。そして、上記復号演算は、多項式関数b(D)による線形フィルタ演算である。

p = (p₀ ... p_e-1)とする。シーケンスｃは、ｃからのk+1個の連続したシンボルの何のブロックもｅ個のブロックp_ip_i+1…p_i+k, i = 0, …, e-1（ｋ≧ｅなら、インデックスをモジュロｅと読み替える）の１つに等しくないなら、(k;p)パターン制約されていると言うことができる。ここで、次の問題は、変換器エンコーダ１２０及び変換器デコーダ２２０をどの様に設計するか、即ちウィンドウ多項式b(D)を、図１のシーケンスｃが幾つかのk’に対して(k’;p)パターン制約を満足するように如何に選択するかである。

先ず、単純な制約が(0,k)制約であると仮定する。即ち、変調コードエンコーダ１１０は、k+1の連続したゼロのランを含まないことが分かっているようなシーケンスｔを出力すると仮定する。

周期的パターンp=(p₀ … p_e-1)で、パターン多項式

が関連づけられる。

当該スライディングブロックデコーダの“ウィンドウ”が上記周期的パターンで完全に満たされると仮定する。即ち、式（５）において、幾つかの整数ｒに対して、c_j = p_{j+r mod e}, j = n-N, ..., nが当てはまると仮定する。この場合、ｔ_ｊは多項式b(D)p(D) mod D^e-1の(j+r mod e)番目の係数である。これから、下記が成り立つ。

補助定理１：関連するウィンドウ多項式b(D)による上記ブロックマップ下でのパターンp = (p₀... p_e-1)のイメージは、p(D)b(D) = 0 mod D^e-1である場合にのみ、即ちb(D)が多項式

により割り切れる（divisible）場合にのみ、ゼロパターンである。

上記関数gcdは、対応する多項式の最大公約（greatest common divisible）多項式を決定する関数である。

上記補助定理における多項式b_p(D)は、以下、パターンｐに関連する（最小）アニヒレータ多項式と称する。補助定理１の結果として成り立つものは：

定理２：P = (p⁽¹⁾, ... p^(r))が周期パターンの集合を指すものとする。また、多項式b_p(D)が、Ｐにおけるパターンの最小アニヒレータ多項式の最小公倍（lcm）として定義されるとする。即ち、

とする。

この場合、b(D)がb_p(D)により割り切れる場合にのみ、Ｐからの全ての周期的パターンが、関連するウィンドウ多項式b(D)によりブロックマップの下でゼロパターン上にマッピングされる。

推論１：ウィンドウ多項式b(D)による可逆線形ブロックマップから得られたレート１コード及びｋ制約コードの連結としえ得られる変調コードは、bp(D)がb(D)を割り切る場合にのみ、ｐパターン制約を満足する。これが当てはまる場合、(k+N,p)パターン制約を満足し、ここで、ｄはb(D)の次数（degree）を指す。

推論１に含蓄される構成方法は、全体的仕様において、何が反復フィルタ処理方法と称されるかを表している。

例１：この例では、当該反復フィルタ処理方法が、抗ホイッスル制約のためのコードを設計するために使用される。該方法は、GF(2)に対して行われる。表２には、GF(2)に対する最小アニヒレータb_p(D)、二進の抗ホイッスルパターンｐ、関連するウィンドウ多項式p(D)及びが掲載されている。（各パターンに対して全ての極性が掲載されている。）この表へのエントリをチェックするために、全ての計算がモジュロ２であるので、下記の式を有することに注意されたい：

表２から、抗ホイッスルパターンの集合Ｐに対するアニヒレータ多項式b_p(D)は、

に等しいことが、即座に分かる。

従って、多項式関数1/b_p(D)による反復フィルタは、ｋ制約シーケンスを抗ホイッスル制約シーケンスに変換し、その場合において、各抗ホイッスルパターンのランレングスは多くてk+6となる。

最後に、当該方法の効率を調べるために、（７）における抗ホイッスル多項式b_p(D)により消滅されたパターンの完全な群が決定されねばならない。両多項式

は、抗ホイッスル多項式を除算するので、周期３及び４の全てのパターンを消滅させる。また、Ｄ¹²−１≡(Ｄ^３−１)^４≡(１＋Ｄ)^４(１＋Ｄ＋Ｄ^２)^４は抗ホイッスル多項式により割り切れるので、各消滅パターンもＤ¹²−１により消滅され、従って必然的に周期１２を有する。ここで、ｐが周期１２のパターンであるなら、これは抗ホイッスル多項式により、関連するパターン多項式p(D)がGF(2)に対して、

を満足する場合にのみ消滅され、これは、

の場合にのみ当てはまる。

実際に、ｐが１２より小さな周期を有するなら、ｐは周期４（従って、消滅される）又は周期６を有する。前と同様の論証を用いて、周期６のパターンは、自身の関連するパターン多項式p(D)がp(D)≡0 mod １＋Ｄ＋Ｄ^２を満足する場合にのみ消滅される。

かくして、上記抗ホイッスル多項式により消滅される全てのパターンを決定することは容易な作業である。下記の着目は計算を更に低減するであろう。一般的に、周期ｅのパターンｐは、実際に、自身の関連するパターン多項式p(D)が(D^e-1)/(D^e´-1) = 1+D^e´ + ... + D^(q-1)e´（ここで、q = e/e´である）により割り切れる場合にのみ、ｅの何らかの除数ｅ’に対して、より小さな周期ｅ’を有する。例えば、抗ホイッスル多項式により消滅される最小の周期６のパターンは、最大で５の次数のa(D)の、１＋Ｄ又は１＋Ｄ＋Ｄ^２により割り切れないp(D) = (1+D+D²)a(D)なる形態の関連するパターン多項式を有する。これを使用すると、上記抗ホイッスル多項式により消滅されるパターンは、斯かる抗ホイッスルパターン及び最小の周期１２の幾つかのパターンのみであることが分かる。

従って、この場合は、当該変換符号化によっては僅かの付加的な非常に弱い制約しか導入されず、従って、全体の変調コードの効率は、全コードが基づく全変調コードエンコーダ１１０の効率と略等しい。従って、本発明は１に近い変調コードレートを持つ既知のエンコーダ及びデコーダと共に使用するのに非常に適している。というのは、上記既知のエンコーダ及びデコーダには新たな制約を追加することが非常に困難であるからである。

より一般的には、単純な制約が何らかのパターンa = (a₀, a₁, …, a_f-1)に対する(k,a)パターン制約であると仮定すると、より単純な方法では、何らかのｋ’に対する(k’,p)パターン制約を得るには、多項式b(D)はp(D)b(D) = a(D) mod D^f-1のように選択されねばならない。

以上、本発明を好ましい実施例を参照して説明したが、これらは限定するものではない例であると理解されるべきである。しかして、当業者によれば、請求項に記載された本発明の範囲から逸脱することなしに種々の変形例に想到することができる。

尚、“有する”なる動詞及びその活用形の使用は、請求項に記載されたもの以外の構成要素又はステップの存在を排除するものではない。更に、単数形の構成要素は複数の斯様な構成要素の存在を排除するものではない。また、請求項において、括弧内に配置された如何なる符号も、当該請求項の範囲を限定するものと見なしてはならない。また、本発明はハードウェア及びソフトウェアにより実施化することができる。また、同一品目のハードウェアが、幾つかの“手段”を表すこともあり得る。更に、本発明は如何なる新規なフィーチャ又はフィーチャの組み合わせにも存する。

図１は、本発明による変調コードシステムを示す。 図２は、本発明による変換器エンコーダを示す。 図３は、本発明による変換器デコーダを示す。 図４は、本発明によるエンコーダの動作を説明するフローチャートを示す。 図５は、本発明によるデコーダの動作を説明するフローチャートを示す。 図６は、従来既知の変調コードシステムを示す。

Claims (24)

1. 元の信号ｓを、所定の第１制約を満足する中間信号ｔに符号化する変調コードエンコーダと、
   所定の第２制約を満足する符号化信号ｃを発生させるために、前記中間信号ｔを変換する変換器エンコーダと、
   前記符号化信号ｃを媒体に供給する手段と、
   前記符号化信号ｃを前記媒体から取り出す手段と、
   前記符号化信号ｃを変換して前記中間信号ｔを得る変換器デコーダと、
   前記中間信号ｔを前記元の信号ｓに復号する変調コードデコーダと、
   を有する変調コードシステムであって、前記変換器デコーダは前記所定の第２制約に違反する信号を前記所定の第１制約に違反する他の信号に変換するように構成され、前記変換器デコーダが多項式関数b(D)を有し、前記変換器エンコーダが多項式関数1/b(D)を有するような変調コードシステム。
2. 請求項１に記載の変調コードシステムにおいて、前記所定の第１制約がｋ制約であり、前記所定の第２制約が少なくとも抗ホイッスル制約である変調コードシステム。
3. 請求項１又は請求項２に記載の変調コードシステムにおいて、前記変換器エンコーダが線形帰還フィルタの形態である変調コードシステム。
4. 請求項１又は請求項２に記載の変調コードシステムにおいて、前記変換器エンコーダが線形フィルタの形態である変調コードシステム。
5. 請求項１又は請求項２に記載の変調コードシステムにおいて、前記媒体が記録担体である変調コードシステム。
6. 請求項１又は請求項２に記載の変調コードシステムにおいて、前記媒体が伝送媒体である変調コードシステム。
7. 符号化信号ｃから元の信号ｓを取り出すために請求項１に記載の変調コードシステムにおいて使用するデコーダにおいて、該デコーダが、
   中間信号ｔを発生させるために前記符号化信号ｃをフィルタ処理する変換器デコーダと、
   前記中間信号ｔを前記元の信号ｓに復号する変調コードデコーダと、
   を有し、前記変換器デコーダは所定の第２制約に違反する信号を所定の第１制約に違反する他の信号に変換するよう構成され、前記変換器デコーダが多項式関数b(D)を有するようなデコーダ。
8. 請求項７に記載のデコーダにおいて、前記所定の第１制約がｋ制約であり、前記所定の第２制約が少なくとも抗ホイッスル制約であるデコーダ。
9. 請求項７又は請求項８に記載のデコーダにおいて、前記変換器デコーダが線形フィルタの形態であるデコーダ。
10. 請求項７又は請求項８に記載のデコーダにおいて、前記変換器デコーダはスライディングブロックデコーダフィルタとして実施化され、該スライディングブロックデコーダフィルタが、
    直列接続されたＮ個の遅延エレメントからなるリニアシフトレジスタであって、前記直列接続における最初の遅延エレメントは伝送又は復元後の前記符号化信号ｃを入力し、最初のＮ−１個の遅延エレメントの出力信号が、対応する後続の遅延エレメントに各々入力されるようなリニアシフトレジスタと、
    Ｎ個の乗算器エレメントであって、これら乗算器エレメントの各は前記遅延エレメントの前記Ｎ個の出力信号の他のものを各々入力すると共に、これら入力された遅延出力信号を所与の定数により乗算して対応する乗算器出力信号を発生するようなＮ個の乗算器エレメントと、
    前記Ｎ個の乗算器出力信号及び前記符号化信号ｅを入力及びＸＯＲ合成して、前記中間信号ｔを前記変換器デコーダによる出力として発生するＸＯＲゲートと、
    を有し、Ｎが２より大きな整数であることを特徴とするデコーダ。
11. 請求項７又は請求項８に記載のデコーダにおいて、前記変換器デコーダが少なくとも部分的にソフトウェア又はハードウェアで実施化されることを特徴とするデコーダ。
12. 請求項７又は請求項８に記載のデコーダにおいて、当該デコーダが１に近い変調コードレートを有することを特徴とするデコーダ。
13. 請求項７又は請求項８に記載のデコーダにおいて、前記変調コードデコーダが(0,k)デコーダであることを特徴とするデコーダ。
14. 所定の第２制約を満足する符号化信号ｃを元の信号ｓに復号する復号方法において、
    所定の第１制約を満足する中間信号ｔを発生させるために前記符号化信号ｃを多項式関数1/b(D)によりフィルタ処理するステップであって、b(D)が前記所定の第２制約に違反する信号を前記第１制約に違反する他の信号へ変換する多項式関数であるようなステップと、
    前記中間信号ｔを前記元の信号ｓに復号するステップと、
    を有することを特徴とする復号方法。
15. 請求項１に記載の変調コードシステムに使用するエンコーダにおいて、該エンコーダが、
    前記元の信号ｓを所定の第１制約を満足する関中間信号ｔに変換する変調コードエンコーダ、
    を有し、前記変換器エンコーダが、前記中間信号ｔをフィルタ処理して所定の第２制約を満足する前記符号化信号ｃを発生する多項式関数1/b(D)を有し、b(D)が前記所定の第２制約に違反する信号を前記所定の第１制約に違反する他の信号に変換する多項式関数であるエンコーダ。
16. 請求項１５に記載のエンコーダにおいて、前記所定の第１制約がｋ制約であり、前記所定の第２制約が少なくとも抗ホイッスル制約であるエンコーダ。
17. 請求項１５又は請求項１６に記載のエンコーダにおいて、前記変換器エンコーダが線形帰還フィルタの形態であるエンコーダ。
18. 請求項１５に記載のエンコーダにおいて、前記変換器エンコーダが、
    Ｎ−１個の遅延エレメントの出力信号が、後続の遅延エレメントに各々入力されるように直列接続されたＮ個の遅延エレメントからなるリニアシフトレジスタと、
    Ｎ個の乗算器エレメントであって、これら乗算器エレメントの各は前記遅延エレメントの前記Ｎ個の出力信号の他のものを各々入力すると共に、これら入力された遅延エレメント出力信号を定数で乗算して対応する乗算器出力信号を発生するようなＮ個の乗算器エレメントと、
    前記Ｎ個の乗算器出力信号を入力及びＸＯＲ合成して、第１のＸＯＲ出力信号を発生する第１ＸＯＲゲートと、
    前記変調コードエンコーダにより出力された前記中間信号ｔを前記第１のＸＯＲ出力信号とＸＯＲ合成して第２のＸＯＲ出力信号を発生する第２ＸＯＲゲートであって、該第２のＸＯＲ出力信号が当該変換器エンコーダにより出力される前記符号化信号ｃに対応すると共に、前記遅延エレメントの直列接続における最初の遅延エレメントに入力されるような第２ＸＯＲゲートと、
    を有し、Ｎが２より大きな整数であることを特徴とするエンコーダ。
19. 請求項１５に記載のエンコーダにおいて、前記変換器エンコーダがソフトウェア又はハードウェアで実施化されることを特徴とするエンコーダ。
20. 請求項１５に記載のエンコーダにおいて、当該エンコーダが１に近い変調コードレートを有することを特徴とするエンコーダ。
21. 請求項１５に記載のエンコーダにおいて、前記変調コードエンコーダが(0,k)エンコーダであることを特徴とするエンコーダ。
22. 元の信号ｓを所定の第２制約を満足する符号化信号ｃに変換する符号化方法において、
    前記元の信号ｓを、所定の第１制約を満足する中間信号ｔに変換するステップと、
    前記中間信号ｔを多項式関数1/b(D)によりフィルタ処理して、前記所定の第２制約を満足する符号化信号ｃを発生するステップであって、b(D)が前記所定の第２制約に違反する信号を前記第１制約に違反する他の信号へ変換する多項式関数であるようなステップと、
    を有することを特徴とする符号化方法。
23. 請求項２２に記載の符号化方法により得られた符号化信号。
24. 請求項２２に記載の符号化方法により得られた前記符号化信号を担持する記録担体。

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