JP2004088597A - フィールドプログラマブルゲートアレイ - Google Patents
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- 102100035420 DnaJ homolog subfamily C member 1 Human genes 0.000 abstract description 20
- 101000804122 Homo sapiens DnaJ homolog subfamily C member 1 Proteins 0.000 abstract description 20
- 238000010586 diagram Methods 0.000 description 9
- 230000004044 response Effects 0.000 description 8
- 230000006870 function Effects 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 3
- 239000000872 buffer Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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Abstract
【解決手段】FPGAの結線情報を記憶するために、MRAMのメモリセルである磁気記憶素子MTJ1〜MTJnを設ける。磁気記憶素子MTJ1〜MTJnには、シフトレジスタ71を用いて結線情報を入力する。シフトレジスタ71は、磁気記憶素子MTJ1〜MTJnに対応するレジスタ素子SR1〜SRnを含む。結線情報はシリアルに入力され、レジスタ素子SR1〜SRnに記憶される。電源投入時には、磁気記憶素子MTJ1〜MTJnの接続情報がラッチ素子LT1〜LTnにラッチされ、論理ブロックを相互に接続するためのスイッチ回路6に出力される。
【選択図】 図3
Description
【発明の属する技術分野】
本発明は、フィールドプログラマブルゲートアレイ(Field Programmable Gate Array:以下、FPGAと称する)に関し、さらに詳しくは、磁気記憶素子を用いたFPGAに関する。
【0002】
【従来の技術】
近年、半導体装置の微細化技術が発展し、製造プロセスが複雑になっている。このため、論理集積回路であるASIC(Application Specific Integrated Circuit)のマスクや製造コストが増大している。したがって、ASICは大量生産しなければ製造コストを償却できない。よって、特定の論理回路が少量のみ必要な場合や、試作品として特定の論理回路を使用する場合は、ASICよりもFPGAが利用される。
【0003】
FPGAはユーザが設計した任意の論理回路を作成することが可能な大規模集積回路である。ASICはメーカに発注して作成してもらわなければならず、一度作成されたASICはその機能を変更することはできない。一方、FPGAはユーザが論理回路の機能を書き込めるため、メーカに新たな集積回路を発注する必要がなく、ユーザは既存のFPGAの機能設計を変更することで新たな論理回路を得ることができる。
【0004】
図6は、従来のFPGAの全体構成を示す機能ブロック図である。図6を参照して、FPGA4はスタティックランダムアクセスメモリ(Static Random Access Memory:以下、SRAMと称する)3と、複数の論理ブロック5と、複数のスイッチ回路6とを含む。
【0005】
複数の論理ブロック5は、ユーザがプログラムできる論理回路である。各論理ブロック5は、1又は2以上のラッチ回路(図示せず)を含む。このラッチ回路は、論理ブロック5の論理構成を定義する論理構成情報を記憶する。SRAM3は、複数の論理ブロック5を互いに接続するための結線情報を記憶する。複数のスイッチ回路6は、複数の論理ブロック5の間に接続され、SRAM3に記憶された結線情報に応じてオン又はオフになる。これにより、複数の論理ブロック5が相互に接続されたり、切り離されたりする。
【0006】
FPGA4が設置されるカード1上には、不揮発性の半導体記憶装置であるフラッシュメモリ(Flash Memory)2も設置される。フラッシュメモリ2には、上述した結線情報と論理構成情報とがユーザによりプログラムされる。電源投入時に、フラッシュメモリ2は記憶している結線情報をSRAM3に転送する。SRAM3はフラッシュメモリ2から転送された結線情報を記憶し、その結線情報に基づいてFPGA4内の各スイッチ回路6をオン/オフする。また、フラッシュメモリ2は電源投入時に、論理構成情報を複数の論理ブロック5に直接転送する。論理ブロック5はフラッシュメモリ2から転送された論理構成情報を記憶し、これによりユーザに要求された論理構成を備えることになる。ユーザは、フラッシュメモリ2に記憶させる結線情報及び論理構成情報を変更することにより、FPGA4で構成される論理回路を自由に変更することができる。
【0007】
フラッシュメモリ2はFPGA4内の回路素子とは製造工程が大きく異なり、FPGA4内の回路素子と比較して高電圧が必要である。そのため、フラッシュメモリ2をFPGA4と同じチップ上に形成することは困難である。よって、フラッシュメモリ2の代わりにSRAM3をFPGA4と同じチップ上に形成し、フラッシュメモリ2をFPGA4と別のチップ上に形成している。しかし、SRAM3は揮発性の半導体記憶装置であるから、従来のFPGA4は、電源投入のたびに外部のフラッシュメモリ2から内部のSRAM3に結線情報を読み出さなければならなかった。そのため、電源投入からFPGA4が動作可能となるまでの時間であるコンフィギュレーション時間が長いという問題があった。
【0008】
また、フラッシュメモリ2とFPGA4とが別チップとなり、また、フラッシュメモリ2からSRAM3に結線情報を伝達するための多数の配線が必要となることから、カード1の面積は必然的に大きくなるという問題があった。
【0009】
さらに、フラッシュメモリ2は一部の変更であっても一度全データを消去して全データを書換える必要がある。よって、従来の結線情報や論理構成情報の一部を変更する場合であっても、データの書換えに時間がかかるという問題があった。
【0010】
[特許文献1]
特開平7−321641号公報
[特許文献2]
特開2000−323980号公報
[先行出願1]
特願2001−130652号
[先行出願2]
特願2001−358222号
【発明が解決しようとする課題】
本発明の1つの目的は、コンフィギュレーション時間を短縮することができるFPGAを提供することである。
【0011】
本発明のもう1つの目的は、結線情報又は論理構成情報の書換時間を短縮することができるFPGAを提供することである。
【0012】
本発明のさらにもう1つの目的は、占有面積を縮小することができるFPGAを提供することである。
【0013】
【課題を解決するための手段】
本発明によるフィールドプログラマブルゲートアレイは、複数の論理ブロックと、磁気記憶装置と、スイッチ手段とを備える。複数の論理ブロックはプログラム可能である。磁気記憶装置は、複数の論理ブロックを相互に接続するための結線情報を記憶する。複数のスイッチ手段は、複数の論理ブロック間に接続され、磁気記憶装置に記憶された結線情報に応じてオン又はオフになる。
【0014】
このフィールドプログラマブルゲートアレイでは、結線情報が磁気記憶装置に記憶され、これに応じてスイッチ手段がオン又はオフになる。これにより論理ブロックが接続されたり、切り離されたりし、所望の論理回路が構成される。ここでは、結線情報が磁気記憶装置に記憶されるため、電源を切っても結線情報が消失することはない。そのため、結線情報を磁気記憶装置に1回記憶させれば、同じ結線情報を再び記憶させる必要はない。したがって、電源が投入されると、結線情報は直ちに磁気記憶装置からスイッチ手段に与えられる。その結果、コンフィギュレーション時間が短縮される。また、磁気記憶装置はフラッシュメモリと異なり、データの部分的な書き換えが可能であるから、結線情報の書換時間が短縮される。さらに、従来のように外部にフラッシュメモリを必要としないので、占有面積が縮小される。
【0015】
好ましくは、磁気記憶装置は、論理ブロック及びスイッチ手段と同一チップ上に形成される。
【0016】
この場合、磁気記憶装置は、フラッシュメモリよりも容易に論理ブロック及びスイッチ手段と同一チップ上に形成することができる。その結果、占有面積がさらに縮小される。
【0017】
好ましくは、磁気記憶装置は、複数の磁気記憶素子を含む。複数の磁気記憶素子は、複数のスイッチ手段に対応して設けられ、結線情報を記憶する。
【0018】
この場合、結線情報は複数の磁気記憶素子から複数のスイッチ手段に一斉に与えられるので、コンフィギュレーション時間がさらに短縮される。
【0019】
好ましくは、フィールドプログラマブルゲートアレイはさらに、外部から結線情報をシリアルに受けるシフトレジスタを備える。シフトレジスタは、複数のレジスタ素子を含む。複数のレジスタ素子は、複数の磁気記憶素子に対応して設けられる。レジスタ素子の各々は、結線情報を記憶し、かつ対応する磁気記憶素子に出力する。
【0020】
この場合、結線情報はシフトレジスタにシリアルに入力され、磁気記憶素子にパラレルに出力される。したがって、結線情報を入力するために必要な端子数は少なくてもよく、占有面積がさらに縮小される。
【0021】
好ましくは、フィールドプログラマブルゲートアレイはさらに、複数のラッチ素子を備える。複数のラッチ素子は、複数の磁気記憶素子から出力された結線情報をラッチする。
【0022】
この場合、磁気記憶素子の出力はラッチ素子により増幅される。したがって、安定した結線情報が磁気記憶素子からスイッチ手段に与えられる。
【0023】
好ましくは、論理ブロックの各々は、磁気記憶素子を含む。磁気記憶素子は、論理ブロックの論理構成を定義するための論理構成情報を記憶する。
【0024】
この場合、論理構成情報が磁気記憶素子に記憶されるため、電源を切っても論理構成情報が消失することはない。そのため、論理構成情報を磁気記憶素子に1回記憶させれば、同じ論理構成情報を再び記憶させる必要はない。したがって、電源が投入されると、各論理ブロックの論理は、磁気記憶素子に記憶された論理構成情報に応じて直ちに構成される。その結果、コンフィギュレーション時間がさらに短縮される。
【0025】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳しく説明する。図中同一又は相当部分には同一符号を付してその説明を援用する。
【0026】
図1は、本発明の実施の形態によるFPGAの全体構成を示す機能ブロック図である。図1を参照して、FPGA41は、プログラム可能な複数の論理ブロック51と、複数の論理ブロック51を相互に接続するための複数のスイッチ回路6と、ユーザによりプログラムされた結線情報に応じて複数のスイッチ回路6をオン又はオフにするための設定回路7とを備える。図1では、2つの論理ブロック51と1つのスイッチ回路6とのみが代表的に示されているが、実際のFPGA41はもっと多数の論理ブロック51とそれらに対応する複数のスイッチ回路6とを備える。
【0027】
論理ブロック51は、複数のルックアップテーブル(Lookup Table:以下、LUTと称する)52を含む。LUT52は、ユーザによりプログラムされた論理構成情報に応じて、NAND回路、NOR回路など、所望の論理回路となる。
【0028】
図2は、図1中のLUT52の一構成例を示す機能ブロック図である。図2を参照して、LUT52は、インバータIV1,IV2と、トランスファゲートTG1,TG2と、ワード線選択回路521と、ビット線選択回路522と、磁気記憶素子MTJ10〜MTJ13とを含む。磁気記憶素子は、たとえばMRAM(Magnetic Random Accesses Memory)に用いられる磁気トンネル接合(Magnetic Tunnel Junction)メモリセルである。
【0029】
インバータIV1は外部から入力されるアドレス信号A0を受け、アドレス信号A0を反転した信号/A0をワード線選択回路521に出力する。ワード線選択回路521には、複数の書込ワード線WWL0,WWL1及び複数の読出ワード線RWL0,RWL1が接続されている。ワード線選択回路521は、ライトイネーブル信号/WEが活性化されると、アドレス信号A0及び/A0に応答して複数の書込ワード線WWL0,WWL1のうち1つを選択する。具体的には、ワード線選択回路521は、アドレス信号A0がH(論理ハイ)レベルになると書込ワード線WWL0を選択し、アドレス信号A0がL(論理ロー)レベルになると書込ワード線WWL1を選択する。また、ワード線選択回路521は、ライトイネーブル信号/WEが非活性化されると、アドレス信号A0及び/A0に応答して複数の読出ワード線RWL0,RWL1のうち1つを選択する。具体的には、ワード線選択回路521は、アドレス信号A0がH(論理ハイ)レベルになると読出ワード線RWL0を選択し、アドレス信号A0がL(論理ロー)レベルになると読出ワード線RWL1を選択する。
【0030】
インバータIV2は外部から入力されるアドレス信号A1を受け、アドレス信号A1を反転した信号/A1をトランスファゲートTG2に出力する。トランスファゲートTG1はアドレス信号A1に応答してオンになり、これにより磁気記憶素子MTJ10,MTJ12をビット線BL0を介してビット線選択回路522に接続する。同様に、トランスファゲートTG2はアドレス信号/A1に応答してオンになり、これにより磁気記憶素子MTJ11,MTJ13をビット線BL1を介してビット線選択回路522に接続する。ビット線選択回路522には、複数のビット線BL0及びBL1と、データ入力線ILと、データ出力線OLとが接続される。ビット線選択回路522は、ライトイネーブル信号/WEが活性化されると、データ信号DIを入力する。また、ビット線選択回路522は、ライトイネーブル信号/WEが非活性化されると、データ信号DOを出力する。
【0031】
LUT52を所望の論理回路に設定する際には、磁気記憶素子MTJ10〜MTJ13の中から1つを選択するためのアドレス信号A1,A2を外部から入力するとともに、その選択された磁気記憶素子に記憶させるべき論理構成情報をデータ入力線ILから入力する。これを4回繰り返すことにより、全ての磁気記憶素子MTJ10〜MTJ13に論理構成情報を記憶させる。その結果、LUT52は所望の論理回路として機能する。すなわち、論理回路の入力信号としてあるアドレス信号A1,A2が入力されると、そのアドレス信号A1,A2に応じて1つの磁気記憶素子が選択される。そして、その選択された磁気記憶素子に記憶された論理構成情報が論理回路の出力信号としてデータ出力線OLから出力される。
【0032】
図2に示したLUT52は4つの磁気記憶素子MTJ10〜MTJ13を備えているが、他のLUTの中には、4つの磁気記憶素子を備えたものもあれば、それ以外の数の磁気記憶素子を備えたものもある。また、アドレス信号は磁気記憶素子を選択するためのものであるから、たとえば8(=23)つの磁気記憶素子を備えたLUTには3ビットのアドレス信号が与えられる。
【0033】
再び図1を参照して、設定回路7は、スイッチ回路6をオン又はオフにするための結線情報を記憶し、その結線情報に基づいて論理ブロック51を相互に接続することによりFPGA41の論理構成を設定する。
【0034】
図3は、図1中の設定回路7の構成を示す機能ブロック図である。図3を参照して、設定回路7は、シフトレジスタ71と、磁気記憶装置72と、ラッチ回路73とを含む。
【0035】
シフトレジスタ71は複数のレジスタ素子SR1〜SRn(nは自然数)を含む。レジスタ素子SR1〜SRnは直列に接続される。シフトレジスタ71は、レジスタイネーブル信号/REが活性化されると、シフトクロック信号SCに応答して外部からシリアルに入力される結線情報SDを受け、かつこれらをレジスタ素子SR1〜SRn上でシフトする。レジスタ素子SR1〜SRnは、結線情報を記憶しかつ磁気記憶装置72に出力する。なお、レジスタイネーブル信号/RE、シフトクロック信号SCなどの制御信号は外部に設置された制御回路(図示せず)から出力される。
【0036】
磁気記憶装置72は複数の磁気記憶素子MTJ1〜MTJnを含む。磁気記憶素子MTJ1〜MTJnは、レジスタ素子SR1〜SRnに対応して配置される。磁気記憶素子MTJ1〜MTJnは、データライト信号/DWに応答してレジスタ素子SR1〜SRnから結線情報を受けて記憶する。また、磁気記憶素子MTJ1〜MTJnは、セット信号/SETに応答して結線情報をラッチ回路73に出力する。
【0037】
ラッチ回路73は複数のラッチ素子LT1〜LTnを含む。ラッチ素子LT1〜LTnは磁気記憶素子MTJ1〜MTJnに対応して配置される。ラッチ素子LT1〜LTnは、磁気記憶素子MTJ1〜MTJnから出力された結線情報をラッチする。ラッチ素子LT1〜LTnは、磁気記憶素子MTJ1〜MTJnの出力を増幅するバッファとして機能する。
【0038】
レジスタ素子SR1と磁気記憶素子MTJ1とラッチ素子LT1とはスイッチ信号線SWL1及び/SWL1を介して接続される。スイッチ信号線SWL1及びスイッチ信号線/SW1はレジスタ素子SR1,磁気記憶素子MTJ1,ラッチ素子LT1に記憶された結線情報を伝達する。スイッチ信号線SWL1及び/SWL1は互いに相補の信号を対応するスイッチ回路6に伝達する。同様に、レジスタ素子SRnと磁気記憶素子MTJnとラッチ回路LTnとはスイッチ信号線SWLn及び/SWLnを介して接続される。
【0039】
再び図1を参照して、複数のスイッチ回路6は、複数の論理ブロック51の間に接続され、設定回路7に記憶された結線情報に応じてオン又はオフになる。これにより、複数の論理ブロック51が相互に接続されたり、切り離されたりする。
【0040】
次に、以上の回路構成を備えたFPGA41の動作について説明する。
【0041】
初めに、外部から入力される論理構成情報に基づいてLUT52が所望の論理回路に設定される場合の動作を説明する。ここでは、LUT52がAND回路に設定される場合を例に説明する。
【0042】
LUT52をAND回路に設定するために、磁気記憶素子MTJ10,MTJ11,MTJ12,MTJ13にそれぞれ「1」,「0」,「0」,「0」のデータを論理構成情報として書込む。なお、データ「1」はデータ入力線ILから入力されるデータ信号DIがHレベルの場合を示す。また、データ「0」はデータ入力線ILから入力されるデータ信号DIがLレベルの場合を示す。
【0043】
図4は、LUT52をAND回路に設定する動作を示すタイミングチャートである。図4を参照して、ライトイネーブル信号/WEは所定の周期でHレベルとLレベルを繰り返す。時刻t1において、ライトイネーブル信号/WEがLレベルに活性化されたとき、アドレス信号A0及びA1はともにLレベルである。よって、ワード線選択回路521は書込ワード線WWL1を選択し、また、トランスファゲートTG1はオフになり、トランスファゲートTG2はオンになる。この結果、磁気記憶素子MTJ13が選択される。このとき、データ入力線ILから入力されるデータ信号DIはLレベルであるから、磁気記憶素子MTJ13には「0」のデータが書込まれる。時刻t1から所定時間経過後の時刻t11にライトイネーブル信号/WEはHレベルに非活性化され、書込動作は一旦終了する。
【0044】
時刻t11から所定時間経過後の時刻t2において、再びライトイネーブル信号/WEがLレベルに活性化される。このとき、アドレス信号A0はHレベルであるから、ワード線選択回路521は書込ワード線WWL0を選択する。また、アドレス信号A1はLレベルであるから、トランスファゲートTG1はオフになり、トランスファゲートTG2はオンになる。この結果、磁気記憶素子MTJ11が選択される。このとき、データ入力線ILから入力されるデータ信号DIはLレベルである。よって、磁気記憶素子MTJ11には「0」のデータが入力される。
【0045】
また、時刻t2から所定の時間経過後の時刻t3において、ライトイネーブル信号/WEが再びLレベルに活性化される。このとき、アドレス信号A0はLレベルであるから、ワード線選択回路521は書込ワード線WWL1を選択する。また、アドレス信号A1はHレベルであるから、トランスファゲートTG1はオンになり、トランスファゲートTG2はオフになる。この結果、磁気記憶素子MTJ12が選択される。このとき、データ入力線ILから入力されるデータ信号DIはLレベルである。よって、磁気記憶素子MTJ12には「0」のデータが入力される。
【0046】
ライトイネーブル信号/WEがLレベルに活性化される時刻t4では、アドレス信号A0がHレベルであるから、ワード線選択回路521は書込ワード線WWL0を選択する。また、アドレス信号A1がHレベルであるから、トランスファゲートTG1がオンになり、トランスファゲートTG2がオフになる。この結果、磁気記憶素子MTJ10が選択される。このとき、データ入力線ILから入力されるデータ信号DIはHレベルである。よって、磁気記憶素子MTJ10には「1」のデータが入力される。時刻t4から所定時間経過後の時刻t5にライトイネーブル信号/WEがHレベルとなるため、LUT52の論理設定動作は終了する。
【0047】
以上の動作により、LUT52はAND回路として機能する。すなわち、アドレス信号A0及びアドレス信号A1がともに「0」のとき、磁気記憶素子MTJ13が選択される。よって、磁気記憶素子MTJ13に記憶された「0」のデータがデータ出力線OLから出力される。また、アドレス信号A0が「0」で、アドレス信号A1が「1」のとき、磁気記憶素子MTJ12が選択され、「0」のデータがデータ出力線OLから出力される。また、アドレス信号A0が「1」で、アドレス信号A1が「0」のとき、磁気記憶素子MTJ11が選択され、「0」のデータがデータ出力線OLから出力される。アドレス信号A0が「1」で、アドレス信号A1が「1」のとき、磁気記憶素子MTJ10が選択され、「1」のデータがデータ出力線OLから出力される。
【0048】
このFPGA41は、LUT52内の磁気記憶素子MTJ10〜MTJ13に入力するデータを変更することで、論理ブロック51の論理構成を変更することができる。図2のLUT52の場合では、磁気記憶素子は4個ある。そのため、記憶可能なデータの組合せは16(=24)通りとなる。よって、LUT52はその内部の磁気記憶素子に記憶するデータの組合せにより、NAND回路、NOR回路など、16通りの論理回路に設定できる。同様に、たとえば8つの磁気記憶素子を備えているLUTは、256(=28)通りの論理回路に設定できる。したがって、FPGA41内の複数のLUTのうち、同じ論理回路に設定されるLUTには同じ論理構成情報が入力され、異なる論理回路に設定されるLUTには異なる論理構成情報が入力される。
【0049】
また、LUT52内の記憶素子として不揮発性の磁気記憶素子を使用するため、電源を切った場合でも各LUT52の論理構成情報は磁気記憶素子MTJ10〜MTJ13に保持される。その結果、従来のFPGAと比較して、コンフィギュレーション時間が短くなる。なぜなら、従来のFPGAは、電源投入のたびに論理構成情報を各LUTに送信して各LUTの機能を設定した後からでなければ動作できないが、このFPGA41はその必要がなく、電源投入後、直ちに動作できるからである。
【0050】
次に、結線情報に基づいて各論理ブロック51同士を接続する動作について説明する。図5は、FPGA41内の設定回路7に結線情報を入力後、各論理ブロック51を接続する動作を示すタイミングチャートである。
【0051】
図5を参照して、時刻t10でレジスタイネーブル信号/REがLレベルに活性化される。このとき、セット信号/SET及びデータライト信号/DWはともに非活性状態(Hレベル)である。活性化されたレジスタイネーブル信号/REに応答して、レジスタ素子SR1〜SRnは書き込みが可能となる。
【0052】
結線情報SDはシフトデータ線SDLを介してシフトレジスタ71にシリアルに入力される。結線情報はシフトクロック信号SCがHレベルへ立ち上がるときに各レジスタ素子に書き込まれ、シフトクロック信号SCがHレベルへ再び立ち上がるときに次段のレジスタ素子に出力される。
【0053】
図5中の各レジスタ素子SR1〜SRnの波形図は、各レジスタ素子SR1〜SRnの入力ノードにおける電圧レベルを示す。時刻t11で、レジスタ素子SR1はシフトデータ線SDLから結線情報(ここではLレベル)を受けてラッチする。また時刻t12で、レジスタ素子SR1はラッチした結線情報を次段のレジスタ素子SR2に出力する。各レジスタ素子SR1〜SRnは1ビットの結線情報をラッチする。結線情報としてnビットのデータがシフトデータ線SDLを介してシフトレジスタ71に入力された時刻tmにおいて、レジスタ素子SR1〜SRnへの書き込みは終了する。このとき、全てのレジスタ素子SR1〜SRnは結線情報を記憶している。書き込み動作終了後にレジスタイネーブル信号/REはHレベルに非活性化される。
【0054】
続いて時刻t20で、ワンショットパルス信号であるデータライト信号/DWがLレベルに活性化される。このとき、レジスタ素子SR1〜SRnは記憶している結線情報をそれぞれ磁気記憶素子MTJ1〜MTJnに同時に出力する。よって、磁気記憶素子MTJ1〜MTJnはそれぞれ結線情報を記憶する。
【0055】
以上の動作は、FPGA41の製造時又はユーザが結線情報を変更するときのみ行われる。
【0056】
電源投入時(時刻t21)においては、セット信号/SETがLレベルに活性化される。セット信号/SETは電源が投入されるたびにワンショットパルスとして出力される。その結果、磁気記憶素子MTJ1〜MTJnは記憶している結線情報をそれぞれラッチ素子LT1〜LTnに同時に出力する。
【0057】
ラッチ素子LT1〜LTnの各々は、対応する磁気記憶素子MTJ1〜MTJnから出力された結線情報をラッチし、その電圧レベルをCMOSレベルに増幅した後、対応するスイッチ回路6に結線情報を出力する。各スイッチ回路6は、対応するラッチ素子LT1〜LTnから結線情報を受け、オン又はオフになる。その結果、ユーザのプログラミング通りに論理ブロック51同士が接続される。
【0058】
以上の動作により、FPGA41内への結線情報の入力は終了し、磁気記憶装置72内に記憶された結線情報をもとに各論理ブロック51同士が接続される。磁気記憶素子MTJ1〜MTJnは不揮発性であるため、電源を切った場合でも、磁気記憶素子MTJ1〜MTJnに記憶された結線情報は保持される。よって、このFPGA41では電源投入のたびに繰り返し結線情報を書き込む必要がない。したがって、このFPGA41は従来のものと比較して、コンフィギュレーション時間が短くなる。具体的には、従来のFPGAではコンフィギュレーション時間が数十msec必要であったが、このFPGA41ではコンフィギュレーション時間は数nsec以下で十分である。
【0059】
さらに、結線情報はシフトレジスタ71にいったん入力された後に、各磁気記憶素子MTJ1〜MTJnに伝達される。シフトレジスタ71には、外部から結線情報を入力するための端子が少なくとも1つあればよい。よって、従来のFPGAのように、FPGA内部に結線情報を入力するための配線を多数配列する必要はない。その結果、FPGA41の占有面積を縮小できる。
【0060】
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。
【図面の簡単な説明】
【図1】本発明の実施の形態によるFPGAの全体構成を示す機能ブロック図である。
【図2】図1中のLUTの構成を示す機能ブロック図である。
【図3】図1中の設定回路の構成を示す機能ブロック図である。
【図4】図2に示したLUTをAND回路に設定する動作を示すタイミングチャートである。
【図5】図3に示した設定回路に結線情報を入力する動作を示すタイミングチャートである。
【図6】従来のFPGAの全体構成を示す機能ブロック図である。
【符号の説明】
6 スイッチ回路
7 設定回路
41 FPGA
71 シフトレジスタ
72 磁気記憶装置
73 ラッチ回路
51 論理ブロック
52 LUT
MTJ1〜MTJn 磁気記憶素子
SR1〜SRn レジスタ素子
LT1〜LTn ラッチ素子
Claims (7)
- プログラム可能な複数の論理ブロックと、
前記複数の論理ブロックを相互に接続するための結線情報を記憶する磁気記憶装置と、
前記複数の論理ブロック間に接続され、前記磁気記憶装置に記憶された結線情報に応じてオン又はオフになる複数のスイッチ手段とを備えたことを特徴とするフィールドプログラマブルゲートアレイ。 - 請求項1に記載のフィールドプログラマブルゲートアレイであって、
前記磁気記憶装置は、前記論理ブロック及び前記スイッチ手段と同一チップ上に形成されたことを特徴とするフィールドプログラマブルゲートアレイ。 - 請求項1又は請求項2に記載のフィールドプログラマブルゲートアレイであって、
前記磁気記憶装置は、
前記複数のスイッチ手段に対応して設けられ、前記結線情報を記憶する複数の磁気記憶素子を含むことを特徴とするフィールドプログラマブルゲートアレイ。 - 請求項3に記載のフィールドプログラマブルゲートアレイであってさらに、
外部から前記結線情報をシリアルに受けるシフトレジスタを備え、
前記シフトレジスタは、
前記複数の磁気記憶素子に対応して設けられ、各々が前記結線情報を記憶しかつ対応する磁気記憶素子に出力する複数のレジスタ素子を含むことを特徴とするフィールドプログラマブルゲートアレイ。 - 請求項3又は請求項4に記載のフィールドプログラマブルゲートアレイであってさらに、
前記複数の磁気記憶素子から出力された前記結線情報をラッチする複数のラッチ素子を備えたことを特徴とするフィールドプログラマブルゲートアレイ。 - 請求項1〜請求項5のいずれか1項に記載のフィールドプログラマブルゲートアレイであって、
前記論理ブロックの各々は、
自身の論理構成を定義するための論理構成情報を記憶する磁気記憶素子を含むことを特徴とするフィールドプログラマブルゲートアレイ。 - プログラム可能な複数の論理ブロックと、
前記複数の論理ブロックを相互に接続するための結線情報を記憶する記憶装置と、
前記複数の論理ブロック間に接続され、前記記憶装置に記憶された結線情報に応じてオン又はオフになる複数のスイッチ手段とを備え、
前記論理ブロックの各々は、
自身の論理構成を定義するための論理構成情報を記憶する磁気記憶素子を含むことを特徴とするフィールドプログラマブルゲートアレイ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002248936A JP4148507B2 (ja) | 2002-08-28 | 2002-08-28 | フィールドプログラマブルゲートアレイ |
US10/249,934 US6876228B2 (en) | 2002-08-28 | 2003-05-20 | Field programmable gate array |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002248936A JP4148507B2 (ja) | 2002-08-28 | 2002-08-28 | フィールドプログラマブルゲートアレイ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004088597A true JP2004088597A (ja) | 2004-03-18 |
JP4148507B2 JP4148507B2 (ja) | 2008-09-10 |
Family
ID=31972544
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002248936A Expired - Lifetime JP4148507B2 (ja) | 2002-08-28 | 2002-08-28 | フィールドプログラマブルゲートアレイ |
Country Status (2)
Country | Link |
---|---|
US (1) | US6876228B2 (ja) |
JP (1) | JP4148507B2 (ja) |
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US10608638B2 (en) | 2018-05-24 | 2020-03-31 | iCometrue Company Ltd. | Logic drive using standard commodity programmable logic IC chips |
US10892011B2 (en) | 2018-09-11 | 2021-01-12 | iCometrue Company Ltd. | Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells |
US11309334B2 (en) | 2018-09-11 | 2022-04-19 | iCometrue Company Ltd. | Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells |
US10937762B2 (en) | 2018-10-04 | 2021-03-02 | iCometrue Company Ltd. | Logic drive based on multichip package using interconnection bridge |
US11616046B2 (en) | 2018-11-02 | 2023-03-28 | iCometrue Company Ltd. | Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip |
US11211334B2 (en) | 2018-11-18 | 2021-12-28 | iCometrue Company Ltd. | Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip |
US10985154B2 (en) | 2019-07-02 | 2021-04-20 | iCometrue Company Ltd. | Logic drive based on multichip package comprising standard commodity FPGA IC chip with cryptography circuits |
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US11887930B2 (en) | 2019-08-05 | 2024-01-30 | iCometrue Company Ltd. | Vertical interconnect elevator based on through silicon vias |
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Also Published As
Publication number | Publication date |
---|---|
US20040041584A1 (en) | 2004-03-04 |
US6876228B2 (en) | 2005-04-05 |
JP4148507B2 (ja) | 2008-09-10 |
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Legal Events
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130704 Year of fee payment: 5 |
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EXPY | Cancellation because of completion of term |