CN100465970C - 可用于非同步电路设计的可程序化逻辑电路 - Google Patents

Abstract

本发明是有关于一种可用于非同步电路设计的可程序化逻辑电路，由程序化设定的方式，使逻辑电路不但具有一般元件处理的功能，亦利用非同步协议沟通，以达到设计非同步元件的目的。如此一来，不但可以增加非同步电路设计的方便、正确与效能的特性，更可以达到快速设计验证非同步电路的目的。

Description

可用于非同步电路设计的可程序化逻辑电路

技术领域

本发明是关于一种可程序化逻辑电路，尤指一种可用于非同步电路设定的可程序化逻辑电路。

背景技术

近年来，由于电子芯片的大量需求以及快速上市的要求下，场式可程序化逻辑门阵列(Field Programmable Gate Array，FPGA)已成为电路设计时的极佳选择。FPGA的架构主要有SRAM Base及Anti-fuse两种设计模式，其中SRAM Base特点是可重复烧录、低耗电率、可线上组成(in-circuit configurable)，但其须借助外部电源维持资料，且操作上需由外部进行资料下载，所以适用于多次写入的电路设计；另，Anti-fuse由于具有一次烧录(OTP)的特性，可在保密性上提供较佳的保护，但无法进行修改，所以适用于一次写入的电路设计。然而，目前业界并无专门为非同步协议所设计的FPGA系统。因为非同步电路复杂且难以设计，业界没有一套完整的设计流程，也没有适当的软件工具可供工程师使用，所以利用同步FPGA系统所设计出来的非同步电路系统，内部会具有许多无用的线路，造成芯片面积与效能上的浪费。由此可知，FPGA系统在非同步电路设计的过程中，尚存在一些缺失，实有予以改进的必要。

发明内容

本发明的主要目的是在提供一种可程序化设定的逻辑电路，以便快速开发非同步电路系统设计。

为达成上述目的，本发明揭露一种可程序化的逻辑电路，是提供一预设的逻辑处理功能，并输入多个外部输入信号，以进行该预设的逻辑处理并输出多个外部输出信号，其特征在于，该可程序化逻辑电路包括：

一第一可程序化电路，内部储存一第一速查表并依据其接收多个第一输入信号而输出一第一输出信号；

一第二可程序化电路，内部储存一第二速查表，并依据其接收多个第二输入信号而输出一第二输出信号；

一反向器，输入该多个外部输入信号的其中一第一外部输入信号，并输出一反向外部输入信号；

一第一逻辑与门，输入该反向外部输入信号以及该第一输出信号，并输出该多个外部输出信号的其中一第一外部输出信号；

一第二逻辑与门，输入该反向外部输入信号以及该第二输出信号，并输出该多个外部输出信号的其中一第二外部输出信号；

一第一多任务器，输入该多个外部输入信号的其中一第二外部输入信号及该第一外部输出信号，以输出该多个第一输入信号的其中一第一输入信号；

一第二多任务器，输入该多个外部输入信号的其中一第三外部输入信号及该第二外部输出信号，以输出该多个第一输入信号的其中一另一第一输入信号；以及

一第三多任务器，输入该第一外部输出信号及该多个外部输入信号的其中一第四外部输入信号，以输出该多个第二输入信号的其中一第二输入信号；以及

一第四多任务器，输入该第二外部输出信号及该多个外部输入信号的其中一第五外部输入信号，以输出该多个第二输入信号的其中另一第二输入信号。

其中，该逻辑电路由设定该第一速查表以及该第二速查表以提供该预设的逻辑处理功能。

其中，该第一可程序化电路还包括一第一内部多任务器，该第一内部多任务器从该第一速查表中输出对应至该多个第一输入信号的该第一输出信号。

其中，该第一可程序化电路是一个三地址可程序化电路。

其中，该第二可程序化电路还包括一第二内部多任务器，该第二内部多任务器从该第二速查表中输出对应至该多个第二输入信号的该第二输出信号。

其中该第二可程序化电路是一三地址可程序化电路。

其中该第一速查表以及该第二速查表是储存于一存储器。

其中该存储器是一静态存储器。

其中该存储器是一闪存。

其中该逻辑电路是由修改该第一速查表及该第二速查表的内容值而成具有Toggle功能的元件。

其中该逻辑电路是由修改该第一速查表及该第二速查表的内容值而成具有二个独立米勒C元件功能的元件。

其中还包含：

一二地址可程序化电路，内部储存一第三速查表，并依据其接收该第一外部输出信号及一第三输入信号而输出一第三输出信号；

一第三逻辑与门，输入该反向外部输入信号以及该第三输出信号，并输出该多个外部输出信号的其中一第三外部输出信号；以及

一第五多任务器，输入该第二外部输出信号及该多个外部输入信号的其中一该第六外部输入信号，以输出该第三输入信号。

其中该逻辑电路是由修改该第一速查表、该第二速查表及该第三速查表的内容值而成具有二阶协议到四阶协议转换功能的元件。

其中该逻辑电路是由修改该第一速查表、该第二速查表及该第三速查表的内容值而成具有四阶协议到二阶协议转换功能的元件。

由更改逻辑电路的第一速查表、第二速查表的内容以及第一多任务器以及第二多任务器的设定值，则逻辑电路即能提供使用者所需的特定功能电路，故逻辑电路能达到本发明的目的。

附图说明

为进一步说明本发明的具体技术内容，以下结合实施例及附图详细说明如后，其中：

图1是本发明可程序化逻辑电路的示意图。

图2是三地址可程序化电路的示意图。

图3是具有toggle元件功能的逻辑电路的示意图。

图4是图3的逻辑电路的时序图。

图5是具有两个米勒C元件功能的逻辑电路的示意图。

图6是图5的逻辑电路的时序图。

图7是逻辑电路与二阶协议元件以及四阶协议元件连结关系的示意图。

图8是具有converter 2p-4p元件功能的逻辑电路的示意图。

图9是图8的逻辑电路的时序图。

图10是具有converter 4p-2p元件功能的逻辑电路的示意图。

图11是图9的逻辑电路的时序图。

图12是复合逻辑电路与主端元件以及比较器连结关系的示意图。

图13是具有条件转换功能的复合逻辑电路的示意图。

图14是图13的复合逻辑电路的时序图。

具体实施方式

图1是本发明可程序化逻辑电路10的示意图，其中，逻辑电路10可依不同的设定而提供不同的逻辑处理，当逻辑电路10的逻辑功能确定之后，能使用SRAM Base或Anti-fuse等的方式施行。此外，其逻辑处理的过程是采用非同步的方式来进行，如此一来，逻辑电路10不但可用于非同步电子元件的设计或结合，更可简化非同步电子元件设计时所需的线路与验证步骤。

逻辑电路10是由下列电子元件所组合而成：两个三地址可程序化电路12、14，一个二地址可程序化电路16，一个反向器18，数个多任务器20、22、26、28、32以及逻辑或门24、30、34。其中，该三地址可程序化电路12、14以及二地址可程序化电路16的内部各储存一速查表(lookup table)，由修改速查表的内容，逻辑电路10可当作不同逻辑功能的电子元件，包括：Muller C元件、Toggle元件、二阶协议到四阶协议转换元件(converter 2p-4p)或四阶协议到二阶协议转换元件(converter4p-2p)等非同步电路设计时常使用的电子元件。

在不同逻辑功能的设定下，逻辑电路10可输入不同数目的外部输入信号以及外部输出信号，视实际需求而不同。例如，逻辑电路10当作Toggle元件时，其具有二外部输入信号以及二外部输出信号：当作二阶转换转成四阶元件时，其具有三外部输入信号以及二外部输出信号。

逻辑电路10当作不同功能的电子元件时，可依实际需求而加以组合。例如，部份电子元件的功能较为单纯时，单一逻辑电路10即可提供二组电子元件的功能，如单一逻辑电路10可提供两组独立的Muller C元件；部份电子元件的功能较为复杂时，亦可将逻辑电路10加以组合，如将二个逻辑电路10组合成具有条件转换(condition converter)功能的电子元件。

如图2所示，此为三地址可程序化电路12的结构范例图，是由存储单元120以及多任务器122所组成。由于三地址可程序化电路12具有三个输入信号，由上而下，分别为In1、In2以及In3，所以多任务器122为3转8多任务器(3 to 8 multiplexer)，存储单元120内部储存八笔数据，由上而下，依序为0，0，0，0，0，0，0，1，并依输入信号致能至多任务器122而输出对应的资料Out。

 

In3	In2	In1	地址	Out
					0	0	0	0	0
1	0	0	1	0
					0	1	0	2	0
1	1	0	3	0
					0	0	1	4	0
1	0	1	5	0
					0	1	1	6	0
1	1	1	7	1

当输入信号所对应的地址为0至6时，输出信号Out皆为0，当输入信号所对应的地址为7时，即三个输入信号皆为1时，输出信号Out为1，此逻辑运算的结果与三输入的逻辑或门(3-input AND gate)相同。如果将存储单元120内部的数据变更为0、1、1、1、1、1、1、1时，其逻辑运算的结果与三输入的逻辑或门(3-input OR gate)相同。由此可知，藉由变更不同资料的存储单元120，三地址可程序化电路12即能提供不同的逻辑运算功能。另外，三地址可程序化电路14以及二地址可程序化电路16的内部结构与三地址可程序化电路12相似，在此不多作说明，不同的处乃在于二地址可程序化电路16仅有两输入信号，且其速查表资料仅有四笔。多任务器20、22、26、28、32有二个输入信号，由上而下分别为第一输入信号以及第二输入信号，并具有一设定值以及一输出信号。如果设定值为0，则输出信号为第一输入信号；如果设定值为1，则输出信号为第二输入信号。

在上述中可知，逻辑电路10可由修改速查表而提供不同功能的电子元件，在下述中，是以此部份常用的电子元件为例，但不以此为限。

Toggle元件

如图3所示，Toggle元件的功能乃在于其输出信号将随着输入信号的上升缘而变化，或随着输入信号的下降缘而变化。在逻辑电路10的设计中，将令输出信号Ta是随着输入信号T的上升缘而变化；输出信号Tb是随着输入信号T的下降缘而变化。

三地址可程序化电路12、三地址可程序化电路14以及二地址可程序化电路16内部分别置有第一速查表、第二速查表以及第三速查表，其内容值如下所示：

 

地址	第一速查表	第二速查表	第三速查表
				0	0	0	X
1	1	0	X
				2	1	1	X
3	1	0	X
				4	0	0
5	0	1
				6	1	1
7	0	1

另外，多任务器20、22、26、28以及32的设定值分别为1、1、1、1以及x，x表示任意值，粗体电线为有作用的布线，细体电线为无作用的布线。其时序图如图4所示，第1毫秒时，执行初始化(藉由信号CLR)，所以输入信号T为0，三地址可程序化电路12输出为0，三地址可程序化电路14输出为0，输出信号Ta为0，输出信号Tb为0。第5毫秒时，输入信号T为1，三地址可程序化电路12输出为1(速查表对应的地址为1)，并经由回授处理之后(速查表对应的地址变更为3)，使输出信号Ta为1，三地址可程序化电路14输出为0(速查表对应的地址由1变更为3)，所以输出信号Tb为0。第10毫秒时，输入信号T为0，三地址可程序化电路12输出为1(速查表对应的地址为2)，所以输出信号Ta为1，三地址可程序化电路14输出为1(速查表对应的地址2由2变更为6)，所以输出信号Tb为1。第15毫秒时，输入信号T为1，三地址可程序化电路12输出为0(速查表对应的地址由7变更为5)，所以输出信号Ta为0，三地址可程序化电路14输出为1(速查表对应的地址由7变更为5)，所以输出信号Tb为1。第20毫秒时，输入信号T为0，三地址可程序化电路12输出为0(速查表对应的地址由4变更为0)，所以输出信号Ta为0，三地址可程序化电路14输出为0(速查表对应的地址由4变更为0)，所以输出信号Tb为0。由此可知，逻辑电路10可由修改速查表而提供Toggle元件的功能。

Muller C(米勒C)元件

如图5所示，Muller C元件的功能是用以信号同步，其逻辑运算为，当两输入信号皆为1时，则输出信号为1，当输入信号皆为0时，则输出信号为0，否则其它两输入信号不相同的情况下，输出信号保持不变。

三地址可程序化电路12、三地址可程序化电路14以及二地址可程序化电路16内部分别置有第一速查表、第二速查表以及第三速查表，其内容值如下所示：

 

地址	第一速查表	第二速查表	第三速查表
				0	0	0	X
1	0	0	X
				2	0	0	X
3	1	1	X
				4	0	0
5	1	1
				6	1	1

 

7

1

1

另外，多任务器20、22、26、28以及32的设定值分别为1、0、0、1以及x。由于C元件的构造较简单，所以，单一逻辑电路10可组成两个C元件，粗体布线为有作用的电线，细体布线为无作用的电线。其时序图如图6所示，第1毫秒时，输入信号A1为0而输入信号B1为0，三地址可程序化电路12输出为0，则输出信号C1为0。第5毫秒时，输入信号A1为0而输入信号B1为1，三地址可程序化电路12输出为0(速查表对应的地址为1)，所以输出信号C1为0。第9毫秒时，输入信号A1为1而输入信号B1为1，三地址可程序化电路12输出为0(速查表对应的地址由5变更为7)，所以输出信号C1为1。第13毫秒时，输入信号A1为1而输入信号B1为0，三地址可程序化电路12输出为1(速查表对应的地址为6)，所以输出信号C1为1。第17毫秒时，输入信号A1为0而输入信号B1为0，三地址可程序化电路12输出为1(速查表对应的地址由2变更为0)，所以输出信号C1为0。另一组输入信号A2、B2以及输出信号C2，依此类推，不再多作介绍。由此可知，逻辑电路10可由修改速查表而提供二组Muller C元件的功能。

二阶协议到四阶协议转换元件(converter 2p-4p)

二阶协议(2 phase)到四阶协议(4 phase)转换元件的目的乃在于将二阶协议转变成四阶协议，以符合传送非同步信号的通信协议。如图7所示，由于非同步的资料交握(handshake)过程中，须符合非同步的资料路径传输协议，一般而言是使用四阶协议，例如，使用四阶协议的四阶协议元件44，即要求阶段(REQ enable)、确认高准位阶段(ACK enable)、完成要求阶段(REQ disable)以及完成确认阶段(ACK disable)，与一般同步的资料交握过程中所使用的二阶协议不同，例如，使用二阶协议的二阶协议元件42。所以在非同步的电路设计中，需使用二阶协议到四阶协议转换元件。当逻辑电路10作为二阶协议到四阶协议转换元件，输入信号Req2p以及输出信号Ack2p是使用二阶协议，输入信号Ack4p以及输出信号Req4p是使用四阶协议。

如图8所示，逻辑电路10作为二阶协议到四阶协议转换元件时，第一速查表、第二速查表以及第三速查表的内容值如下所示：

 

地址	第一速查表	第二速查表	第三速查表
				0	0	0	0
1	1	0	1
				2	1	1	1
3	1	0	0
				4	0	0
5	0	1
				6	1	1
7	0	1

另外，多任务器20、22、26、28以及32的设定值分别为1、1、1、1以及1，粗体电线为有作用的布线，细体电线为无作用的布线。

其时序图如图9所示，第1毫秒时，由于初始化的作用，二阶协议元件42使输入信号Req2p为1，三地址可程序化电路12输出为0(速查表对应的地址为0)，三地址可程序化电路14输出为0(速查表对应的地址为0)，二地址可程序化电路16输出为1(速查表对应的地址为2)，所以输出为1的输出信号Req4p至四阶协议元件44，输出为0的输出信号Ack2p至二阶协议元件42。第2毫秒时，四阶协议元件44使输入信号Ack4p为1，三地址可程序化电路12输出为1(速查表对应的地址由1变更为3)，三地址可程序化电路14输出为0(速查表对应的地址由1变更为3)，二地址可程序化电路16输出为0(速查表对应的地址为3)，所以输出为0的输出信号Req4p至四阶协议元件44，输出为0的输出信号Ack2p至二阶协议元件42。第3毫秒时，四阶协议元件44使输入信号Ack4p为0，三地址可程序化电路12输出为1(速查表对应的地址由2变更为6)，三地址可程序化电路14输出为1(速查表对应的地址由2变更为6)，二地址可程序化电路16输出为0(速查表对应的地址为3)，所以输出为0的输出信号Req4p至四阶协议元件44，输出为1的输出信号Ack2p至二阶协议元件42。第4毫秒时，二阶协议元件42使输入信号Req2p为0，二地址可程序化电路16输出为1(速查表对应的地址为1)，所以输出为1的输出信号Req4p至四阶协议元件44。第5毫秒时，四阶协议元件44使输入信号Ack4p为1，三地址可程序化电路12输出为0(速查表对应的地址由7变更为5)，三地址可程序化电路14输出为1(速查表对应的地址由7变更为5)，二地址可程序化电路16输出为0(速查表对应的地址为0)，所以输出为0的输出信号Req4p至四阶协议元件44，输出为1的输出信号Ack2p至二阶协议元件42。第6毫秒时，四阶协议元件44使输入信号Ack4p为0，三地址可程序化电路12输出为0(速查表对应的地址由4变更为0)，三地址可程序化电路14输出为0(速查表对应的地址由4变更为0)，二地址可程序化电路16输出为0(速查表对应的地址为0)，所以输出为0的输出信号Req4p至四阶协议元件44，输出为0的输出信号Ack2p至二阶协议元件42。由此可知，逻辑电路10可藉由修改速查表而提供二阶协议到四阶协议转换元件的功能。

四阶协议到二阶协议转换元件(converter 4p-2p)

逻辑电路10作为四阶协议到二阶协议转换元件时，第一速查表、第二速查表以及第三速查表的内容值如下所示：

 

地址	第一速查表	第二速查表	第三速查表
				0	0	0	0
1	0	1	1
				2	0	0	1
3	1	0	0
				4	1	1
5	0	1
				6	1	1
7	1	0

另外，多任务器20、22、26、28以及32的设定值分别为1、1、1、1以及1，粗体电线为有作用的布线，细体电线为无作用的布线，如图10所示，其时序图如图11所示，由于其运作方式与二阶协议到四阶协议转换元件过程相似，在此不多作说明。

条件转换元件(condition converter)

条件转换元件的功能乃在于条件式的判断，例如，A是否大于B的条件式(IFA>B)，如图12所示，当进行条件判断时，主端元件52(使用二阶协议)输出check信号(高电压准位信号)至复合逻辑电路50(由逻辑电路8以及逻辑电路10所组成)，复合逻辑电路50输出Req4p信号(高电压准位信号)至缓存器A与缓存器B(使用四阶协议)，缓存器A与缓存器B将值传送至比较电路54。比较电路54是包括缓存器541(暂存值为A)、缓存器542(暂存值为B)、比较器543、及或门544。当Req4p信号为高电压准位信号时，则比较电路54将缓存器541及缓存器542的值输出至比较器543。比较器543有三个输出埠，分别表示A>B、A＝B、A<B三种结果，我们将A>B端口的输出信号接到T4p信号传回复合逻辑电路50，复合逻辑电路50再输出T2p信号至主端元件52；而A＝B端口与A<B端口的信号由或门544运算后接到F4p信号线传回复合逻辑电路50。所以，若当比较结果为A>B则T4p信号输出(高电压准位信号)；若比较结果为A＝B或A<B则F4p信号输出(高电压准位信号)。

当复合逻辑电路50接收到T4p或F4p的高电压准位信号时，会把Req4p的输出信号调降为低准位信号，所以缓存器A与缓存器B输出至比较电路54的值将结束变成没有输出值的状态。比较电路54没有任何输入值做比较，则比较结果A>B埠、A＝B埠与A<B埠全部清除成低准位信号输出。

此时复合逻辑电路50如果侦测到T4p由高准位变成低准位输入信号，则改变T2p的信号准位输出到主端元件52；若侦测到F4p由高准位变成低准位输入信号，则改变F2p的信号准位输出到主端元件52。

如图13所示，复合逻辑电路50是由逻辑电路8与逻辑电路10所组成，逻辑电路8与逻辑电路10为相同的元件，不同的处乃在于第一速查表、第二速查表以及第三速查表的内容以及布线。其中，逻辑电路8的第一速查表、第二速查表以及第三速查表，其内容值如下所示：

 

地址	第一速查表	第二速查表	第三速查表
				0	0	0	0
1	1	0	1
				2	1	1	1
3	1	0	0
				4	0	0
5	0	1

 

6	1	1
				7	0	1

另外，逻辑电路8的多任务器20、22、26、28以及32的设定值分别为1、1、1、1以及1，粗体电线为有作用的布线，细体电线为无作用的布线。

逻辑电路10的第一速查表、第二速查表以及第三速查表的内容值如下所示：

 

地址	第一速查表	第二速查表	第三速查表
				0	0	0	0
1	1	0	1
				2	1	1	1
3	1	0	0
				4	0	0
5	0	1
				6	1	1
7	0	1

另外，逻辑电路10的多任务器20、22、26、28以及32的设定值分别为1、1、1、1以及1，粗体电线为有作用的布线，细体电线为无作用的布线。

其时序图如图14所示，第20毫秒时，逻辑电路8的三地址可程序化电路12输出为0(速查表对应的地址为0)，三地址可程序化电路14输出为0(速查表对应的地址为0)，二地址可程序化电路16输出为1(速查表对应的地址为2)。逻辑电路10的三地址可程序化电路12输出为0(速查表对应的地址为0)，三地址可程序化电路14输出为0(速查表对应的地址为0)，二地址可程序化电路16输出为1(速查表对应的地址为2)，所以，Req4p信号为1(反应于第21毫秒时)。

第22毫秒时，T4p信号为1，所以，逻辑电路8的三地址可程序化电路12输出为1(速查表对应的地址由1变更为3)，三地址可程序化电路14输出为0(速查表对应的地址由1变更为3)，二地址可程序化电路16输出为0(速查表对应的地址为3)。逻辑电路10的三地址可程序化电路12输出为0(速查表对应的地址为0)，三地址可程序化电路14输出为0(速查表对应的地址为0)，二地址可程序化电路16输出为0(速查表对应的地址为0)，所以，Req4p信号为0(反应于第23毫秒时)。

第26毫秒时，T4p信号为0，所以，逻辑电路8的三地址可程序化电路12输出为1(速查表对应的地址由2变更为6)，三地址可程序化电路14输出为1(速查表对应的地址由2变更为6)，所以，T2p信号为1，二地址可程序化电路16输出为0(速查表对应的地址为3)。

第30毫秒时，check信号为0，所以，逻辑电路8的三地址可程序化电路12输出为1(速查表对应的地址为6)，三地址可程序化电路14输出为1(速查表对应的地址为6)，二地址可程序化电路16输出为1(速查表对应的地址为1)。逻辑电路10的三地址可程序化电路12输出为0(速查表对应的地址为0)，三地址可程序化电路14输出为0(速查表对应的地址为0)，二地址可程序化电路16输出为1(速查表对应的地址为2)，所以，Req4p信号为1(反应于第31毫秒时)。

第32毫秒时，T4p信号为1，所以，逻辑电路8的三地址可程序化电路12输出为0(速查表对应的地址由7变更为5)，三地址可程序化电路14输出为1(速查表对应的地址由7变更为5)，二地址可程序化电路16输出为0(速查表对应的地址为0)。逻辑电路10的三地址可程序化电路12输出为0(速查表对应的地址为0)，三地址可程序化电路14输出为0(速查表对应的地址为0)，二地址可程序化电路16输出为0(速查表对应的地址为0)，所以，Req4p信号为0(反应于第23毫秒时)。

第36毫秒时，T4p信号为0，所以，逻辑电路8的三地址可程序化电路12输出为0(速查表对应的地址由4变更为0)，三地址可程序化电路14输出为0(速查表对应的地址由4变更为0)，所以，T2p信号为0，二地址可程序化电路16输出为0(速查表对应的地址为0)。以下依此类推，在此不多作说明。由此可知，复合逻辑电路50可藉由修改速查表而提供条件转换元件的功能。

总而言之，由更改逻辑电路10的第一速查表、第二速查表以及第三速查表的内容以及多任务器20、22、26、28以及32的设定值，则逻辑电路10即能提供使用者所需的特定功能电路，当然，亦可结合两个以上的逻辑电路10，例如，复合逻辑电路50，以提供功能较复杂的特定功能电路，故逻辑电路10能达到本发明的目的。

上述实施例仅是为了方便说明而举例而已，本发明所主张的权利范围自应以申请专利范围所述为准，而非仅限于上述实施例。

Claims (14)

1、一种可程序化的逻辑电路，是提供一预设的逻辑处理功能，并输入多个外部输入信号，以进行该预设的逻辑处理并输出多个外部输出信号，其特征在于，该可程序化逻辑电路包括：

一第一可程序化电路，内部储存一第一速查表并依据其接收多个第一输入信号而输出一第一输出信号；

一第二可程序化电路，内部储存一第二速查表，并依据其接收多个第二输入信号而输出一第二输出信号；

一反向器，输入该多个外部输入信号的其中一第一外部输入信号，并输出一反向外部输入信号；

一第一逻辑与门，输入该反向外部输入信号以及该第一输出信号，并输出该多个外部输出信号的其中一第一外部输出信号；

一第二逻辑与门，输入该反向外部输入信号以及该第二输出信号，并输出该多个外部输出信号的其中一第二外部输出信号；

一第一多任务器，输入该多个外部输入信号的其中一第二外部输入信号及该第一外部输出信号，以输出该多个第一输入信号的其中一第一输入信号；

一第二多任务器，输入该多个外部输入信号的其中一第三外部输入信号及该第二外部输出信号，以输出该多个第一输入信号的其中一另一第一输入信号；以及

一第三多任务器，输入该第一外部输出信号及该多个外部输入信号的其中一第四外部输入信号，以输出该多个第二输入信号的其中一第二输入信号；以及

一第四多任务器，输入该第二外部输出信号及该多个外部输入信号的其中一第五外部输入信号，以输出该多个第二输入信号的其中另一第二输入信号。

2、如权利要求1所述的可程序化的逻辑电路，其特征在于，其中，该逻辑电路由设定该第一速查表以及该第二速查表以提供该预设的逻辑处理功能。

3、如权利要求1所述的可程序化的逻辑电路，其特征在于，其中，该第一可程序化电路还包括一第一内部多任务器，该第一内部多任务器从该第一速查表中输出对应至该多个第一输入信号的该第一输出信号。

4、如权利要求3所述的可程序化的逻辑电路，其特征在于，其中，该第一可程序化电路是一个三地址可程序化电路。

5、如权利要求1所述的可程序化的逻辑电路，其特征在于，其中，该第二可程序化电路还包括一第二内部多任务器，该第二内部多任务器从该第二速查表中输出对应至该多个第二输入信号的该第二输出信号。

6、如权利要求5所述的可程序化的逻辑电路，其特征在于，其中该第二可程序化电路是一三地址可程序化电路。

7、如权利要求1所述的可程序化的逻辑电路，其特征在于，其中该第一速查表以及该第二速查表是储存于一存储器。

8、如权利要求7所述的可程序化的逻辑电路，其特征在于，其中该存储器是一静态存储器。

9、如权利要求7所述的可程序化的逻辑电路，其特征在于，其中该存储器是一闪存。

10、如权利要求1所述的可程序化的逻辑电路，其特征在于，其中该逻辑电路是由修改该第一速查表及该第二速查表的内容值而成具有Toggle功能的元件。

11、如权利要求1所述的可程序化的逻辑电路，其特征在于，其中该逻辑电路是由修改该第一速查表及该第二速查表的内容值而成具有二个独立米勒C元件功能的元件。

12、如权利要求1所述的可程序化的逻辑电路，其特征在于，其中还包含：

一二地址可程序化电路，内部储存一第三速查表，并依据其接收该第一外部输出信号及一第三输入信号而输出一第三输出信号；

一第三逻辑与门，输入该反向外部输入信号以及该第三输出信号，并输出该多个外部输出信号的其中一第三外部输出信号；以及

一第五多任务器，输入该第二外部输出信号及该多个外部输入信号的其中一该第六外部输入信号，以输出该第三输入信号。

13、如权利要求12所述的可程序化的逻辑电路，其特征在于，其中该逻辑电路是由修改该第一速查表、该第二速查表及该第三速查表的内容值而成具有二阶协议到四阶协议转换功能的元件。

14、如权利要求12所述的可程序化的逻辑电路，其特征在于，其中该逻辑电路是由修改该第一速查表、该第二速查表及该第三速查表的内容值而成具有四阶协议到二阶协议转换功能的元件。

Images