JPH1093422A

JPH1093422A - プログラマブル論理回路

Info

Publication number: JPH1093422A
Application number: JP26521996A
Authority: JP
Inventors: Mitsufumi Shibayama; 充文柴山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-09-13
Filing date: 1996-09-13
Publication date: 1998-04-10
Anticipated expiration: 2016-09-13
Also published as: JP3390311B2

Abstract

(57)【要約】【課題】プログラマブル論理回路上に実現する回路の構
成によらずに、効率的な回路実現を可能とするプログラ
マブル論理回路の提供。【解決手段】論理関数、フリップフロップ、及び配線ス
イッチ等の機能を提供する複数のプログラマブルな論理
セルより構成されるプログラマブル論理回路において、
論理セルは、同時には、１つの機能を提供するものと
し、論理セルの各機能を実現する回路は、メモリやマル
チプレクサなどの回路資源を共有して用いる。これによ
り、プログラマブル論理回路上に実現される回路が必要
とする回路機能が偏っていても効率的な実現が可能とな
り、プログラマブル論理回路の回路資源を有効に利用す
ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は論理回路に関し、特
に、プログラマブル論理回路において、その利用効率の
向上のための構成の改良に関する。

【０００２】

【従来の技術】従来より、その機能をプログラムするこ
とのできる論理回路として、フィールド・プログラマブ
ル・ゲート・アレイ（ＦＰＧＡ：Ｆield Ｐrogrammable
ＧateＡrray）が知られている。このＦＰＧＡについて
は、例えば刊行物１（Ｓtephen Ｍ. Ｔrimberger編、
“ＦＩＥＬＤ−ＰＲＯＧＲＡＭＭＡＢＬＥＧＡＴＥＡ
ＲＲＡＹＴＥＣＨＮＯＬＯＧＹ”、Ｋluwer Ａcademi
c Ｐublishers, 1994）や刊行物２（Ｓtephen Ｄ. Ｂro
wn他、“ＦＩＥＬＤ−ＰＲＯＧＲＡＭＭＡＢＬＥＧＡ
ＴＥＡＲＲＡＹＳ”、Ｋluwer Ａcademic Ｐublisher
s 、1992）などに詳しい。

【０００３】ＦＰＧＡは、一般的に、その機能をプログ
ラムすることのできる複数の論理セルと、論理セル間の
接続をプログラムすることのできる配線資源と、から構
成される。論理セルや配線のプログラム情報は、内蔵さ
れたスタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ；Ｓtatic Ｒandom Ａccess Ｍemory）などのメモ
リや、ヒューズの状態などによって記憶される。

【０００４】そして論理セルが提供する回路機能は、接
続されたメモリの内容やヒューズの状態に応じて決定さ
れる。また、配線資源中のスイッチの状態を接続された
メモリの内容やヒューズの状態により決定し、配線のプ
ログラムを可能とする。プログラム情報をＳＲＡＭなど
の書き換え可能メモリに記憶する場合は、メモリ内容を
書き換えることにより、再プログラムが可能である。一
方、ヒューズの状態により、プログラム情報を記憶する
場合には、一度プログラムを行ったら、再びプログラム
をすることはできない。

【０００５】論理セルの構成方法は、次に示す３つの方
法に大別できる。

【０００６】（１）第１の方法は、ルックアップ・テー
ブルにより論理関数を実現する方法である。ルックアッ
プ・テーブルは入力を、接続されたメモリのアドレスと
解釈して、そのアドレスに対応するメモリの内容を出力
する。この場合、メモリの内容をプログラムすることに
より、任意の論理関数が実現できる。

【０００７】（２）第２の方法は、マルチプレクサなど
により信号の経路を制御することにより、論理関数を実
現する方法である。入力信号やメモリ、ヒューズなどに
よりマルチプレクサを制御し、入力信号の信号経路を決
定する。

【０００８】（３）第３の方法は、アンド素子やオア素
子などの基本的なゲート素子間の接続をプログラムする
ことで、論理関数を実現する方法である。プログラム
は、接続されたメモリの内容やヒューズの状態により行
われる。

【０００９】上記した論理セルの構成方法のいずれにお
いても、順序回路を実現可能とするために、フリップフ
ロップを内蔵することが多い。

【００１０】

【発明が解決しようとする課題】上記したＦＰＧＡにお
いては、内蔵するメモリやヒューズにより、その機能を
プログラムすることで、ＦＰＧＡの製造時にではなくプ
ログラム時に、目的の回路がマッピングされるので、ど
のような回路がマッピングされるかは、製造時には決定
されない。

【００１１】一方、ＦＰＧＡ自体の構成は、ＦＰＧＡの
製造時に決定されている必要がある。したがって、論理
セルを構成するルックアップ・テーブルやフリップフロ
ップ、論理セル間の配線資源などのハードウェア資源の
量は、製造時に固定されることになる。

【００１２】しかしながら、ＦＰＧＡ上にマッピングさ
れる回路には、要求されるハードウェア資源の種類や量
が異なった様々な回路が存在する。例えば、規則性が少
ないために配線資源を多く必要とする回路、レジスタな
どのようにフリップフロップを多く必要とする回路、加
算器などのように配線はあまり必要としないが論理関数
を多く実現できる必要のある回路などである。

【００１３】ところが、従来のＦＰＧＡでは、内蔵する
ハードウェア資源の量が予め固定されているために、上
記のような多種多様な回路を効率的にマッピングするこ
とができないという問題を有している。

【００１４】図１５は、従来のＦＰＧＡの論理セルアレ
イの基本的な構成を示す図である。図１５を参照する
と、複数の論理セル１がアレイ状に配列され、その間に
複数の配線２が配置される。論理セル１や配線２の接続
はスイッチ３により行われる。すなわち、スイッチ３に
直接接続されたメモリ（不図示）の内容などにより、ス
イッチ３のオン／オフを決定することで、配線のプログ
ラムを行う。

【００１５】論理セル１の構成や配線２の量は製造時に
予め決められているため、目的に応じてマッピングされ
る回路が必要とする回路や配線の量によっては、使用さ
れない論理セル１や配線２が生じてしまう。

【００１６】こうした場合には、使用されない論理セル
１や、配線２をプログラムするメモリは不使用とされ、
無駄となってしまう。

【００１７】図１６は、従来のルックアップ・テーブル
型の論理セルの基本的な構成を示す図である。図１６を
参照して、論理セルは、ルックアップ・テーブル５、フ
リップフロップ２０、出力を選択するマルチプレクサ２
１、フリップフロップ２０の入力を選択するマルチプレ
クサ２２及びそれらのプログラム情報を記憶するメモリ
４などから構成される。

【００１８】この論理セルにおいては、組み合わせ回路
と順序回路の両方をマッピング可能とするために、ルッ
クアップ・テーブル５とフリップフロップ２０の両方が
準備されている。このため、論理関数を多く必要とする
回路をマッピングする場合には、フリップフロップ２０
やその機能をプログラムするメモリ４の多くが使用され
ないままとされる。

【００１９】逆に、フリップフロップを多く必要とする
回路をマッピングする場合には、ルックアップ・テーブ
ル５やその機能をプログラムするメモリ４の多くが使用
されないまま残ってしまうことになる。

【００２０】以上、ルックアップ・テーブル型の論理セ
ルの場合を例に説明したが、マルチプレクサ型や基本ゲ
ート型の論理セルでも、同様の問題が生じる。

【００２１】上記のように、従来のＦＰＧＡにおいて
は、多種多様な回路のマッピングを効率的に行うことが
できない、という問題点を有している。

【００２２】この問題に対して、基本ゲート型の論理セ
ルによるＦＰＧＡを対象とした解決方法として、例えば
特開平７−６６７１７号公報に記載された方法がある。
この方法は、論理関数を実現するゲート素子と、フリッ
プフロップを実現するゲート素子とを共有することで、
ハードウェア資源の利用効率の向上を図るようにしたも
のである。

【００２３】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、ルックアップ・テ
ーブル型の論理セルによるＦＰＧＡを対象として、マッ
ピングする回路の構成によらず、ハードウェア資源の利
用効率を向上させ、高集積化、高効率化を達成するプロ
グラマブルな論理回路を提供することにある。

【００２４】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、複数のプログラマブルな論理セルより構
成されるプログラマブル論理回路において、前記論理セ
ルが提供する各回路機能をプログラムするプログラム情
報を、前記論理セルが内蔵する記憶手段に記憶する際
に、前記記憶手段を各回路機能で共有して用いるように
構成されてなることを特徴とする。

【００２５】また、本発明においては、前記論理セルが
同時に提供できる回路機能を１つに限定することで、前
記記憶手段の共有を可能としたことを特徴とする。

【００２６】本発明においては、前記論理セルが、該論
理セルが提供する機能について、各機能を実現する回路
の出力を、前記記憶手段の予め定められた所定の部分の
状態により、制御される選択手段によって選択出力す
る、ことを特徴とする。

【００２７】さらに、本発明においては、前記記憶手段
の共有に加えて、前記論理セルの各機能の実現に使用さ
れる回路資源の共有を行う、ようにしたことを特徴とす
る。

【００２８】本発明の概要を以下に説明する。本発明に
おいては、プログラマブル論理回路における論理セルが
同時に提供できる回路機能を１つに限定する。これによ
り、論理セルが提供する各回路機能をプログラムするプ
ログラム情報を論理セルが内蔵する記憶手段に記憶する
際に、記憶手段を各回路機能で共有して使用することが
可能となる。また、論理セルが提供する各回路機能は、
各回路機能を実現する回路の出力を、前記記憶手段のあ
る一部分の状態により制御される選択手段により選択し
て出力することにより提供される。

【００２９】そして、本発明においては、前記記憶手段
の共有に加えて、論理セルの各機能の実現に使用される
回路資源の共有を行うことで、より効率的なハードウェ
ア資源の利用が可能となる。例えば、論理セルがルック
アップ・テーブル、フリップフロップ、プログラマブル
スイッチの回路機能を含む場合、前記各回路機能のプロ
グラム情報を記憶するメモリの共有に加えて、ルックア
ップ・テーブルやフリップフロップとメモリの共有や、
ルックアップ・テーブル、フリップフロップ、プログラ
マブルスイッチの回路機能を実現する回路が含むセレク
タなどを共有することができる。

【００３０】そして、上記した回路資源の共有は、論理
セルが同時に提供できる回路機能を１つに限定したこと
で可能となる。

【００３１】このように、本発明は、ルックアップ・テ
ーブルやフリップフロップ、配線スイッチなどの機能を
プログラムするメモリを共有することにより、マッピン
グする回路が必要とするハードウェア資源の量が偏って
いても、必要とされている機能を提供するように、メモ
リ内容の意味解釈を切り替えることで、メモリなどのハ
ードウェア資源の有効利用を可能としたものである。こ
のため、マッピングする回路の構成によらず、ＦＰＧＡ
のハードウェア資源の利用効率を向上させることができ
る。

【００３２】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の実施の形態においては、従来のＦ
ＰＧＡにおける論理セルと配線領域を統合したものを論
理セルとし、ＦＰＧＡを構成する１つの構成単位する。
論理セルは、論理関数、フリップフロップ、及び配線ス
イッチなどの回路機能のうち、同時には１つの機能のみ
を提供する。このとき、論理セルを構成するルックアッ
プ・テーブル、フリップフロップや配線スイッチをプロ
グラムするメモリは共有して使用する。

【００３３】具体的には、本発明の実施の形態において
は、機能をプログラムするメモリに加えて、どの機能を
提供するかを選択するためのメモリを備える。このメモ
リの内容に応じて、機能をプログラムするメモリの意味
を、別の意味に解釈することでメモリの共有を可能とし
たものである。

【００３４】図１は、本発明の実施の形態に係る論理セ
ル１の構成を示すブロック図である。

【００３５】図１を参照すると、この実施の形態に係る
論理セル１は、ルックアップ・テーブル５と、フリップ
フロップ６と、プログラマブルスイッチ７と、これらの
出力を選択するマルチプレクサ３０と、ルックアップ・
テーブル５、フリップフロップ６、プログラマブルスイ
ッチ７、及びマルチプレクサ３０のプログラム情報を記
憶するメモリ４と、を備えて構成されている。

【００３６】論理セル１の入力Ｃ１は、ルックアップ・
テーブル５、フリップフロップ６、及びプログラマブル
スイッチ７に入力される。ルックアップ・テーブル５、
フリップフロップ６、及びプログラマブルスイッチ７の
出力はそれぞれマルチプレクサ３０に入力される。

【００３７】マルチプレクサ３０は、メモリ４の内容に
基づいて、ルックアップ・テーブル５、フリップフロッ
プ６、及びプログラマブルスイッチ７の出力のいずれか
１つを論理セル１の出力Ｃ２に出力する。

【００３８】ルックアップ・テーブル５は、メモリ４に
よりプログラムされ、その内容に基づいて論理関数を提
供する。

【００３９】フリップフロップ６は、その機能がメモリ
４によりプログラムされ、順序回路の実現のためにフリ
ップフロップの機能を提供する。

【００４０】プログラマブルスイッチ７は、その出力と
入力Ｃ１との間の接続関係をプログラムするもので、メ
モリ４の内容により、入力Ｃ１と出力Ｃ２の接続関係を
決定し、プログラマブルな配線の機能を提供する。

【００４１】上記した各機能はマルチプレクサ３０で選
択されることにより、同時にはいずれか１つの機能のみ
を提供し、同時に使用されることはない。このため、ル
ックアップ・テーブル５、フリップフロップ６、及びプ
ログラマブルスイッチ７は、メモリ４の同じ部分を共有
して使用することができる。これにより、ＦＰＧＡにマ
ッピングされる回路の構成によらず、メモリ４の有効利
用が可能となる。

【００４２】図２は、本発明の実施の形態における論理
セル１の詳細構成の一例を示す図である。

【００４３】図２を参照すると、入力ＮＩ、ＳＩ、Ｅ
Ｉ、ＷＩは、ルックアップ・テーブル５、フリップフロ
ップ６、及びプログラマブルスイッチ７へ入力される。

【００４４】そして、ルックアップ・テーブル５、フリ
ップフロップ６、及びプログラマブルスイッチ７の出力
はマルチプレクサ３０により、いずれか１つが選択され
出力ＮＯ、ＳＯ、ＥＯ、ＷＯに出力される。

【００４５】ルックアップ・テーブル５、フリップフロ
ップ６及びプログラマブルスイッチ７のプログラム情報
は、メモリ４の同じ部分に共有されて記憶される。例え
ばルックアップ・テーブルの機能を提供する場合には、
メモリ４の共有部分には、提供する論理関数の真理値表
に対応するデータが記憶される。フリップフロップの機
能を提供する場合には、フリップフロップの各入力を選
択するマルチプレクサ３１のプログラム情報が記憶され
る。プログラマブルスイッチの機能を提供する場合に
は、各出力ＮＯ、ＳＯ、ＥＯ、ＷＯへどの入力ＮＩ、Ｓ
Ｉ、ＥＩ、ＷＩを出力するかを選択するマルチプレクサ
３１のプログラム情報を記憶する。

【００４６】この実施の形態では、メモリ４の共有に加
えて、フリップフロップ６の各入力を選択するマルチプ
レクサ３１と、プログラマブルスイッチを構成するマル
チプレクサ７を共有している。

【００４７】これにより、ＦＰＧＡにマッピングされる
回路の構成によらず、メモリ４及びマルチプレクサ７の
有効利用が可能となる。

【００４８】図３は、複数の論理セル１により構成され
る論理セルアレイの構成を示す図である。

【００４９】図３を参照して、複数の論理セル１はアレ
イ状に配列され、互いに入出力が接続される。すなわ
ち、図中、上側に隣接する論理セルの出力ＳＯと自論理
セルの入力ＮＩ、上側に隣接する論理セルの入力ＳＩと
自論理セルの出力ＮＯ、下側に隣接する論理セルの出力
ＮＯと自論理セルの入力ＳＩ、下側に隣接する論理セル
の入力ＮＩと自論理セルの出力ＳＯ、右側に隣接する論
理セルの出力ＷＯと自論理セルの入力ＥＩ、右側に隣接
する論理セルの入力ＷＩと自論理セルの出力ＥＯ、左側
に隣接する論理セルの出力ＥＯと自論理セルの入力Ｗ
Ｉ、左側に隣接する論理セルの入力ＥＩと自論理セルの
出力ＷＯが接続される。

【００５０】各論理セル１は、ルックアップ・テーブル
またはフリップフロップまたはプログラマブルスイッチ
のいずれの機能を提供するかを内蔵のメモリによりプロ
グラムされることにより、論理セルアレイ８は目的の回
路機能を実現する。

【００５１】

【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について以下に説明す
る。図４は、本発明の一実施例の構成を示す図である。

【００５２】図４を参照して、本実施例においても、複
数の論理セル１はアレイ状に配置される。そして、図３
に示したように、隣接する４つの論理セルからの４つの
入力と隣接する４つの論理セルへの４つの出力を持つ。

【００５３】これに加えて、本実施例においては、論理
セルの行に対応して水平方向へ走るバス線Ｃ３への入出
力と、論理セルの列に対応して垂直方向へ走るバス線Ｃ
４への入出力を持つ。

【００５４】各論理セル１は、前記実施の形態にて説明
したように、ルックアップ・テーブル、フリップフロッ
プ、プログラマブルスイッチ、バスドライバの機能のう
ち、いずれかの機能を提供する。

【００５５】図５は、本発明における論理セルの一実施
例として、ルックアップ・テーブルの機能を提供すると
きの論理セル１の構成を示した図である。なお、図５に
おいて、フリップフロップ等の他の機能の提供に関する
部分については省略している。

【００５６】図５を参照すると、ルックアップ・テーブ
ル５、ルックアップ・テーブル５の入力を選択するセレ
クタ４０、及び出力を選択するマルチプレクサ４１より
構成される。セレクタ４０は、その３つの出力Ｃ５に、
論理セル１の４つの入力ＮＩ、ＳＩ、ＥＩ、ＷＩのいず
れの３つを出力するかを選択出力する。

【００５７】ルックアップ・テーブル５は、セレクタ４
０の３つの出力Ｃ５を入力として、任意の３入力論理関
数を提供する。

【００５８】マルチプレクサ４１は、各出力ＮＯ、Ｓ
Ｏ、ＥＯ、ＷＯへルックアップ・テーブル５の出力か、
または各出力の反対側からの入力をそのまま出力するか
を選択する。

【００５９】これにより、論理セル１は、３入力関数
と、論理セル１をそのまま通過する配線の機能を提供す
る。

【００６０】ルックアップ・テーブル５、セレクタ４
０、マルチプレクサ４１は１５ビットのメモリによりプ
ログラムされる。図９は、本実施例における、ルックア
ップ・テーブルを提供するときのメモリの割り当ての一
例を示したものである。

【００６１】図９を参照して、ビット０が論理“１”の
ときに、論理セル１は、ルックアップ・テーブルの機能
を提供する。ビット１〜ビット５及びビット８〜ビット
１０の８ビットで、ルックアップ・テーブル５をプログ
ラムし、任意の３入力論理関数を実現する。

【００６２】またビット６とビット７で、セレクタ４０
をプログラムし、ルックアップ・テーブル５に入力する
３つの入力を選択する（ビット６、７のＳ１、Ｓ２）。

【００６３】さらにビット１１〜ビット１４の４ビット
でマルチプレクサ４１の各出力の選択を行う。

【００６４】図６は、本発明における論理セルの一実施
例として、フリップフロップの機能を提供するときの論
理セル１の構成を示す図である。図６において、他の機
能の提供に関する部分については省略している。

【００６５】図６を参照して、Ｄフリップフロップ４
２、Ｄフリップフロップ４２のデータ入力（端子Ｄ）を
選択するマルチプレクサ４３、Ｄフリップフロップ４２
のイネーブル入力（端子ＥＣ）を選択するマルチプレク
サ４４、出力（端子Ｑ）を選択するマルチプレクサ４１
と、を備えて構成される。

【００６６】マルチプレクサ４３は、隣接する４つの論
理セルからの４つの入力、２つのバスＣ３、Ｃ４の入
力、固定値“１”、固定値“０”の８つの入力のなかか
ら、Ｄフリップフロップ４２のデータ入力に入力する信
号線を選択する。

【００６７】マルチプレクサ４４は、２つのバスＣ３、
Ｃ４の入力、下側に隣接する論理セルからの入力ＳＩ、
固定値“１”の４つの入力からＤフリップフロップ４２
のイネーブル入力に入力する信号線を選択する。

【００６８】マルチプレクサ４１は、各出力ＮＯ、Ｓ
Ｏ、ＥＯ、ＷＯへＤフリップフロップ４２の出力か、ま
たは各出力の反対側からの入力をそのまま出力するかを
選択する。

【００６９】これにより、論理セル１はフリップフロッ
プと、論理セル１をそのまま通過する配線の機能を提供
する。

【００７０】Ｄフリップフロップ４２は、プログラム情
報を記憶するメモリと回路を共有して実現されている。
すなわち、論理セル１がフリップフロップ以外の機能を
提供するようにプログラムされた場合には、フリップフ
ロップ４２をフリップフロップとしてではなく、プログ
ラム情報を記憶するメモリとして使用する。

【００７１】これにより、フリップフロップ及びメモリ
の回路資源を効率的に使用することができる。このため
のフリップフロップの実現例として、通常のＤラッチ
に、ランダム・アクセス・メモリのインターフェースを
追加した構成例を、図１３に示す。

【００７２】図１３を参照すると、通常のＤラッチ５３
に加えて、ビット線Ｃ１０、否定（反転）ビット線Ｃ１
１、ワード線Ｃ１２、及びＮＭＯＳトランジスタ５１、
５２より構成されている。なお、Ｄラッチ５３自体は、
２つのインバータＩＮＶ１，ＩＮＶ２からなるフリップ
フロップを備え、トランスファゲートＴ１が導通状態の
時データＤを出力すると共に、トランスファゲートＴ２
がオン（Ｔ１はオフ）の時、該データを保持する。

【００７３】ＮＭＯＳトランジスタ５１、５２のゲート
端子はワード線Ｃ１２に接続される。ＮＭＯＳトランジ
スタ５１のドレイン端子とソース端子はそれぞれビット
線Ｃ１０とＤラッチ５３のインバータループの一端に、
ＮＭＯＳトランジスタ５２のドレイン端子とソース端子
はそれぞれ否定ビット線１１とＤラッチ５３のインバー
タループの別の一端に接続される。

【００７４】Ｄラッチとして使用するときには、ワード
線Ｃ１２の値を論理“０”に固定し、信号線Ｃ１３にク
ロック信号を、信号線Ｃ１４にクロック信号の相補信号
を入力する。

【００７５】Ｄラッチに記憶された内容を読み出すとき
には、信号線Ｃ１３の値を論理“１”に、信号線Ｃ１４
の値を論理“０”に固定することにより、通常のＳＲＡ
Ｍメモリセルと同様に機能し、ワード線Ｃ１２の値を論
理“１”にすることによって、記憶された内容がビット
線Ｃ１０及び否定ビット線Ｃ１１に読み出される。

【００７６】図１４に示すように、図１３に示したＤラ
ッチ５０を２つ接続することにより、ランダム・アクセ
ス・メモリと同様のインターフェースを持つ、メモリイ
ンターフェース付きＤフリップフロップを実現すること
ができ、論理セル１のプログラム情報を記憶するメモリ
及びＤフリップフロップの機能を提供できる。

【００７７】フリップフロップ４２の実現及びマルチプ
レクサ４１、４３、４４のプログラムは、１５ビットの
メモリによりなされる。

【００７８】図１０に、本実施例における、フリップフ
ロップの機能を提供するときのメモリの割り当ての一例
を示す。

【００７９】図１０を参照して、ビット０が論理“０”
かつビット１が論理“１”のときに、論理セル１は、フ
リップフロップの機能を提供する。

【００８０】ビット２とビット３は、図１４に示したよ
うに、Ｄフリップフロップ４２の実現に用いられる。ビ
ット４とビット５の２ビットでＤフリップフロップ４２
のイネーブル入力を選択するマルチプレクサ４４のプロ
グラムを行う。ビット８〜ビット１０の３ビットでＤフ
リップフロップ４２のデータ入力を選択するマルチプレ
クサ４３のプログラムを行う。ビット１１〜ビット１４
の４ビットでマルチプレクサ４１の各出力の選択を行
う。

【００８１】図７は、本発明における論理セルの一実施
例として、プログラマブルスイッチの機能を提供すると
きの論理セル１の構成を示す図である。図７において、
他の機能の提供に関する部分については省略している。

【００８２】図７を参照すると、論理セル１の出力を選
択するマルチプレクサ４１、バス線Ｃ３、Ｃ４からの入
力を選択するマルチプレクサ４４、及びバス線同士の接
続をプログラムするスイッチ４５から構成される。

【００８３】マルチプレクサ４４は、２つのバス線から
の入力と固定値１の３つの入力から１つを選択し、マル
チプレクサ４１へ出力する。

【００８４】マルチプレクサ４１は、マルチプレクサ４
４の出力または隣接する４つの論理セルのうちの３つの
論理セルからの３つの入力のいずれかを選択して、隣接
する４つの論理セルへの出力を決定する。

【００８５】スイッチ４５は、２つのバス線同士の接続
をプログラムする。これにより、論理セル１は隣接する
論理セル間の配線やバス線からの入力のプログラムを行
うスイッチの機能を提供する。

【００８６】マルチプレクサ４１、４４、及びスイッチ
４５のプログラムは、１５ビットのメモリにより制御さ
れる。図１１に、本実施例における、プログラムスイッ
チの機能を提供するときのメモリの割り当ての一例を示
す。

【００８７】図１１を参照して、ビット０〜ビット２が
論理“０”のときに、論理セル１はプログラマブルスイ
ッチの機能を提供する。またビット３とビット６の２ビ
ット（Ｂ１、Ｂ２）でバス線間の接続のプログラムを行
うスイッチ４５をプログラムする。そしてビット４とビ
ット５の２ビットでマルチプレクサ４４をプログラム
し、２つのバス線、論理“１”のうちのいずれをマルチ
プレクサ４１に出力するかを選択する。さらにビット７
〜ビット１４の８ビットでマルチプレクサ４１のプログ
ラムを行う。隣接する論理セルからの３つの入力または
マルチプレクサ４４の出力のうち、いずれを出力するか
を選択する。

【００８８】図８は、本発明における論理セルの一実施
例として、実施例においてバスドライバの機能を提供す
るときの、論理セル１の構成を示す図である。図８にお
いて、他の機能の提供に関する部分については省略して
いる。

【００８９】図８を参照すると、バスドライバ４６、バ
ス線Ｃ３、Ｃ４への出力を選択するセレクタ４０、バス
ドライバ４６のイネーブル信号を選択するマルチプレク
サ４３、４７、バス線からの入力を選択するマルチプレ
クサ４４、論理セル１の出力を選択するマルチプレクサ
４１より構成される。

【００９０】セレクタ４０は、隣接する４つの論理セル
１からの４つの入力から、バス線へ出力する信号を選択
する。マルチプレクサ４３、は隣接する４つの論理セル
１からの４つの入力、２つのバス線、固定値“１”、固
定値“０”の８つの入力からバスドライバ４６の出力イ
ネーブル信号を選択し、マルチプレクサ４７へ出力す
る。マルチプレクサ４７はマルチプレクサ４３の出力ま
たは固定値“０”の２つの入力から、バスドライバ４６
の出力イネーブル信号を選択し、バスドライバ４６へ出
力する。

【００９１】バスドライバ４６は、セレクタ４０からの
信号を、マルチプレクサ４７からの出力イネーブル信号
に従って、バス線Ｃ３、Ｃ４へ出力する。

【００９２】マルチプレクサ４４は、２つのバス線Ｃ
３、Ｃ４からの入力をマルチプレクサ４１へ出力する。
マルチプレクサ４１は、各出力ＮＯ、ＳＯ、ＥＯ、ＷＯ
へマルチプレクサ４４の出力か、または各出力の反対側
からの入力をそのまま出力するかを選択する。

【００９３】これにより、論理セル１は、バスドライ
バ、バス線からの入力及び論理セル１をそのまま通過す
る配線の機能を提供する。

【００９４】図１２に、本発明における論理セルの一実
施例として、論理セル１がバスドライバの機能を提供す
るときのメモリの割り当ての一例を示す。

【００９５】図１２を参照すると、ビット０とビット１
が論理“０”、かつビット２が論理“１”のとき、論理
セル１はバスドライバの機能を提供する。ビット３とビ
ット５はそれぞれマルチプレクサ４７をプログラムし、
バスドライバ４６のイネーブル信号を選択する。ビット
４でマルチプレクサ４４をプログラムし、マルチプレク
サ４１へ出力するバス線を選択する。ビット６とビット
７の２ビットでセレクタ４０をプログラムし、バス線へ
出力する信号を選択する。ビット８〜ビット１０でマル
チプレクサ４３をプログラムし、バスドライバ４６のイ
ネーブル信号を選択する。ビット１１〜ビット１４の４
ビットでマルチプレクサ４１の各出力の選択を行う。

【００９６】上記のように、ルックアップ・テーブルの
機能を提供する場合、フリップフロップの機能を提供す
る場合、プログラマブルスイッチの機能を提供する場
合、及びバスドライバの機能を提供する場合で、プログ
ラム情報を記憶する１５ビットのメモリを共有する。

【００９７】どの機能を提供するかは、図９〜図１２に
示したように、ビット０〜ビット２の値により選択さ
れ、これにより、残りのビットの意味解釈を変えること
で、共有を実現している。

【００９８】また、上記実施例においては、メモリの共
有に加えて、マルチプレクサなどの共有も行っている。
図５〜図８において、同一の符号を付した部分は、各機
能提供の場合において共有している部分である。これに
より、ＦＰＧＡ上にマッピングされる回路が必要とする
回路機能が偏っていても、メモリ、マルチプレクサ等の
ハードウェア資源を有効的に利用することができる。

【００９９】

【発明の効果】以上説明したように、本発明によれば、
論理セルは、ルックアップ・テーブルやフリップフロッ
プ、配線スイッチなどの機能をプログラムするメモリや
マルチプレクサなどを共有することにより、ＦＰＧＡ上
にマッピングする回路が必要とするハードウェア資源の
量が偏っていても、ハードウェア資源を有効に利用する
ことを可能とするという効果を奏する。このため、本発
明によれば、マッピングする回路の構成によらず、ＦＰ
ＧＡの論理セルの利用効率を向上させることができる。

【０１００】また、本発明によれば、フリップフロップ
とプログラム情報を記憶するメモリを共有することによ
り、任意のフリップフロップに記憶された値を読み書き
することができ、ＦＰＧＡ上にマッピングされた回路の
テストやデバッグを容易化するという効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施の形態の論理セルを示すブロック
図である。

【図２】本発明の実施の形態の論理セルの詳細な構成を
示す図である。

【図３】本発明の実施の形態の論理セルアレイの構成を
示す図である。

【図４】本発明の一実施例の論理セルアレイの構成を示
す図である。

【図５】本発明の一実施例を説明するための図であり、
ルックアップ・テーブルの機能を提供するときの論理セ
ルの構成を示す図である。

【図６】本発明の一実施例を説明するための図であり、
フリップフロップの機能を提供するときの論理セルの構
成を示す図である。

【図７】本発明の一実施例を説明するための図であり、
プログラマブルスイッチの機能を提供するときの論理セ
ルの構成を示す図である。

【図８】本発明の一実施例を説明するための図であり、
バスドライバの機能を提供するときの論理セルの構成を
示す図である。

【図９】本発明の一実施例を説明するための図であり、
ルックアップ・テーブルの機能を提供するときの論理セ
ルのメモリ割り当てを示す図である。

【図１０】本発明の一実施例を説明するための図であ
り、フリップフロップの機能を提供するときの論理セル
のメモリ割り当てを示す図である。

【図１１】本発明の一実施例を説明するための図であ
り、プログラマブルスイッチの機能を提供するときの論
理セルのメモリ割り当てを示す図である。

【図１２】本発明の一実施例を説明するための図であ
り、バスドライバの機能を提供するときの論理セルのメ
モリ割り当てを示す図である。

【図１３】本発明の一実施例を説明するための図であ
り、Ｄラッチの回路構成の一例を示す図である。

【図１４】本発明の一実施例を説明するための図であ
り、Ｄフリップフロップの実現例の回路を示す図であ
る。

【図１５】従来のＦＰＧＡの論理セルアレイの構成を示
す図である。

【図１６】従来のＦＰＧＡの論理セルの構成を示す図で
ある。

【符号の説明】

１論理セル４メモリ５ルックアップ・テーブル６フリップフロップ７プログラマブルスイッチ８論理セルアレイ３０、３１、４１、４３、４４、４７マルチプレクサ４０セレクタ４２Ｄフリップフロップ４６バスドライバＣ３、Ｃ４バス線Ｃ１０、Ｃ１１ビット線Ｃ１２ワード線

Claims

【特許請求の範囲】

【請求項１】複数のプログラマブルな論理セルより構成
されるプログラマブル論理回路において、前記論理セルが提供する各回路機能をプログラムするプ
ログラム情報を、前記論理セルが内蔵する記憶手段に記
憶する際に、前記記憶手段を各回路機能で共有して用い
るように構成されてなることを特徴とする論理回路。
【請求項２】前記論理セルが同時に提供できる回路機能
を１つに限定することで、前記記憶手段の共有を可能と
したことを特徴とする請求項１記載の論理回路。
【請求項３】前記論理セルが、該論理セルが提供する機
能について、各機能を実現する回路の出力を、前記記憶
手段の予め定められた所定部分の状態により、制御され
る選択手段によって選択出力する、ことを特徴とする請
求項１又は２記載の論理回路。
【請求項４】前記記憶手段の共有に加えて、前記論理セ
ルの各機能の実現に使用される回路資源の共有を行う、
ようにしたことを特徴とする請求項１〜３のいずれか一
に記載の論理回路。
【請求項５】前記記憶手段がメモリを備えて構成される
ことを特徴とする請求項１〜４のいずれか一に記載の論
理回路。
【請求項６】前記論理セルがその提供する機能として、
少なくともルックアップ・テーブルの機能、フリップフ
ロップの機能、及びプログラマブルスイッチの機能を含
むことを特徴とする請求項１〜４のいずれか一に記載の
論理回路。
【請求項７】前記論理セルが、該論理セル含むフリップ
フロップの機能を実現する回路と、プログラム情報を記
憶するメモリを実現する回路を、共有したことを特徴と
する請求項５又は６記載の論理回路。
【請求項８】前記プログラム情報を記憶するメモリがＳ
ＲＡＭのメモリ構成を含み、Ｄ型フリップフロップに、前記ＳＲＡＭのインターフェ
ースを付加し、これにより前記回路の共有を可能とした
ことを特徴とする請求項７記載の論理回路。
【請求項９】前記論理セルが、少なくともルックアップ
・テーブルの機能、フリップフロップの機能、プログラ
マブルスイッチの機能、及びバスドライバ機能を含み、
メモリ、マルチプレクサ、及びセレクタなどの各機能を
実現する回路を、共有して用いることを特徴とする請求
項５〜８のいずれか一に記載の論理回路。