JPH09307428A - 可変論理集積回路 - Google Patents
可変論理集積回路Info
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- JPH09307428A JPH09307428A JP8118620A JP11862096A JPH09307428A JP H09307428 A JPH09307428 A JP H09307428A JP 8118620 A JP8118620 A JP 8118620A JP 11862096 A JP11862096 A JP 11862096A JP H09307428 A JPH09307428 A JP H09307428A
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- Japan
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- logic
- elements
- wiring
- programmable
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- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 論理を階層構造化するとともに、結線情報の
記憶のための素子としてＳＲＡＭセルとフューズの両者
を併用することで、速度およびゲート使用効率と論理プ
ログラムの柔軟性という互いに相反する特性を両立して
実現可能なプログラマブル論理ＬＳＩを提供する。 【解決手段】 論理ＬＳＩはアレイ状に配置された複数
個の論理ブロック１と、これら論理要素１の間を縦横に
それぞれ十字状に交差する配線群２、３を有し、これら
配線群２、３はその交差部分に配置されたクロスポイン
トスイッチ回路４によって縦方向と横方向のそれぞれ対
応する線同士が接続可能にされているとともに、各論理
ブロック１は同じくクロスポイントスイッチ回路５によ
って縦方向の配線群３と接続可能にされている。
記憶のための素子としてＳＲＡＭセルとフューズの両者
を併用することで、速度およびゲート使用効率と論理プ
ログラムの柔軟性という互いに相反する特性を両立して
実現可能なプログラマブル論理ＬＳＩを提供する。 【解決手段】 論理ＬＳＩはアレイ状に配置された複数
個の論理ブロック１と、これら論理要素１の間を縦横に
それぞれ十字状に交差する配線群２、３を有し、これら
配線群２、３はその交差部分に配置されたクロスポイン
トスイッチ回路４によって縦方向と横方向のそれぞれ対
応する線同士が接続可能にされているとともに、各論理
ブロック１は同じくクロスポイントスイッチ回路５によ
って縦方向の配線群３と接続可能にされている。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体集積回路技
術さらには回路間の配線接続を変更可能な可変論理集積
回路に適用して有効な技術に関し、例えば利用者が任意
に論理を構成可能なプログラマブル論理ＬＳＩ（大規模
集積回路）に利用して有効な技術に関する。上記プログ
ラマブル論理ＬＳＩは、ＦＰＧＡ（Field Programmable
Gate Array）やＦＰＬＡ（Field Programmable Logic
Array）等を含む。
術さらには回路間の配線接続を変更可能な可変論理集積
回路に適用して有効な技術に関し、例えば利用者が任意
に論理を構成可能なプログラマブル論理ＬＳＩ（大規模
集積回路）に利用して有効な技術に関する。上記プログ
ラマブル論理ＬＳＩは、ＦＰＧＡ（Field Programmable
Gate Array）やＦＰＬＡ（Field Programmable Logic
Array）等を含む。
【０００２】
【従来の技術】従来、ユーザがプログラム可能な論理Ｌ
ＳＩとして、例えば図８に示すようなＦＰＧＡが知られ
ている。図８のＦＰＧＡは、利用者が任意の論理機能を
選択可能な論理ブロックＰＬＢと、左右および上下の論
理ブロック間に配置されたクロスポイントスイッチＣＰ
Ｓと、斜め方向の論理ブロック間に配置されたスイッチ
マトリックスＳＭＸとにより構成されていた。論理ブロ
ックＰＢＬ内にはＳＲＡＭ（Static Random Access Mem
ory）またはＲＯＭあるいはヒューズ等が配置され、外
部からこの情報（“１”または“０”あるいは“導通”
または“非導通”）を設定することにより論理ブロック
の論理機能をプログラムすることができる。
ＳＩとして、例えば図８に示すようなＦＰＧＡが知られ
ている。図８のＦＰＧＡは、利用者が任意の論理機能を
選択可能な論理ブロックＰＬＢと、左右および上下の論
理ブロック間に配置されたクロスポイントスイッチＣＰ
Ｓと、斜め方向の論理ブロック間に配置されたスイッチ
マトリックスＳＭＸとにより構成されていた。論理ブロ
ックＰＢＬ内にはＳＲＡＭ（Static Random Access Mem
ory）またはＲＯＭあるいはヒューズ等が配置され、外
部からこの情報（“１”または“０”あるいは“導通”
または“非導通”）を設定することにより論理ブロック
の論理機能をプログラムすることができる。
【０００３】また、論理ブロック間の配線は予めパター
ンが形成されており、配線間の接続の有り／なしをスイ
ッチ素子とそのオン／オフ情報を記憶する記憶素子とか
らなるクロスポイントスイッチＣＰＳや任意の配線間を
接続可能なスイッチマトリックスＳＭＸを介して設定す
る。クロスポイントスイッチＣＰＳやスイッチマトリッ
クスＳＭＸ内の記憶素子には、論理ブロックに用いられ
ているのと同じＳＲＡＭまたはＲＯＭあるいはヒューズ
等が用いられ、外部から記憶素子の情報（“１”または
“０”）を設定することにより論理ブロック間の配線パ
ターンをプログラムすることができる。このようなＦＰ
ＧＡは例えば情報処理学会（Information Processing S
ociaty of Japan）の学会誌「情報処理」Ｖｏｌ．３
５，Ｎｏ．６，ｐｐ５０５−５１０，１９９４に記載さ
れている。
ンが形成されており、配線間の接続の有り／なしをスイ
ッチ素子とそのオン／オフ情報を記憶する記憶素子とか
らなるクロスポイントスイッチＣＰＳや任意の配線間を
接続可能なスイッチマトリックスＳＭＸを介して設定す
る。クロスポイントスイッチＣＰＳやスイッチマトリッ
クスＳＭＸ内の記憶素子には、論理ブロックに用いられ
ているのと同じＳＲＡＭまたはＲＯＭあるいはヒューズ
等が用いられ、外部から記憶素子の情報（“１”または
“０”）を設定することにより論理ブロック間の配線パ
ターンをプログラムすることができる。このようなＦＰ
ＧＡは例えば情報処理学会（Information Processing S
ociaty of Japan）の学会誌「情報処理」Ｖｏｌ．３
５，Ｎｏ．６，ｐｐ５０５−５１０，１９９４に記載さ
れている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ＦＰＧＡは、各論理ブロックとして同一構成の論理要素
を用いていたため、論理ブロックの構造すなわち最小の
論理要素の大小により論理ゲートの使用効率と動作速度
が変動する。すなわち、論理ブロックが例えばフリップ
フロップやセレクタ、レジスタのような論理規模の大き
な論理要素等で構成されている場合にはＬＳＩ全体とし
ての論理ゲートの使用効率は低くなるが、配線間結線素
子の数が少ないため動作速度は速くなる。一方、論理ブ
ロックが例えばＮＡＮＤゲートやＮＯＲゲートのような
論理規模の小さな論理要素で構成されている場合には、
ＬＳＩ全体としての論理ゲートの使用効率は高いが、配
線間結線素子の数が多くなるため動作速度は遅くなると
いう相反する特性を備えているという問題点があった。
ＦＰＧＡは、各論理ブロックとして同一構成の論理要素
を用いていたため、論理ブロックの構造すなわち最小の
論理要素の大小により論理ゲートの使用効率と動作速度
が変動する。すなわち、論理ブロックが例えばフリップ
フロップやセレクタ、レジスタのような論理規模の大き
な論理要素等で構成されている場合にはＬＳＩ全体とし
ての論理ゲートの使用効率は低くなるが、配線間結線素
子の数が少ないため動作速度は速くなる。一方、論理ブ
ロックが例えばＮＡＮＤゲートやＮＯＲゲートのような
論理規模の小さな論理要素で構成されている場合には、
ＬＳＩ全体としての論理ゲートの使用効率は高いが、配
線間結線素子の数が多くなるため動作速度は遅くなると
いう相反する特性を備えているという問題点があった。
【０００５】また、従来のＦＰＧＡは、論理ブロック間
の結線情報の記憶のための素子として同一チップ内では
ＳＲＡＭセルあるいはフューズ等同一種類の記憶素子が
単独で用いられていた。そのため、前記論理ブロック間
の結線情報記憶素子としてフューズを用いた場合には、
集積度が高いとともに配線結線部での遅延時間がＳＲＡ
Ｍに比して小さく高速であるという利点を有するもの
の、再書き込みが不可能で論理プログラムの柔軟性に欠
けるという短所があった。一方、前記論理ブロック間の
結線情報記憶素子としてＳＲＡＭセルを用いた場合に
は、何回でも再書き込みを行なって結線情報の変更が可
能であるため論理プログラムの柔軟性は高いというがあ
るが、結線部での遅延時間が大きくなるとともに電源投
入毎に情報を入力する必要があるという短所を持ち合わ
せていた。
の結線情報の記憶のための素子として同一チップ内では
ＳＲＡＭセルあるいはフューズ等同一種類の記憶素子が
単独で用いられていた。そのため、前記論理ブロック間
の結線情報記憶素子としてフューズを用いた場合には、
集積度が高いとともに配線結線部での遅延時間がＳＲＡ
Ｍに比して小さく高速であるという利点を有するもの
の、再書き込みが不可能で論理プログラムの柔軟性に欠
けるという短所があった。一方、前記論理ブロック間の
結線情報記憶素子としてＳＲＡＭセルを用いた場合に
は、何回でも再書き込みを行なって結線情報の変更が可
能であるため論理プログラムの柔軟性は高いというがあ
るが、結線部での遅延時間が大きくなるとともに電源投
入毎に情報を入力する必要があるという短所を持ち合わ
せていた。
【０００６】上記したように従来のプログラマブル論理
ＬＳＩは速度とゲート使用効率を重視したタイプと論理
プログラムの柔軟性を重視したタイプとに分けることが
できる。本発明は論理を階層構造化するとともに、結線
情報の記憶のための素子としてＳＲＡＭセルとフューズ
の両者を併用することで、速度およびゲート使用効率と
論理プログラムの柔軟性という互いに相反する特性を両
立して実現可能なプログラマブル論理ＬＳＩを提供する
ことを目的とする。
ＬＳＩは速度とゲート使用効率を重視したタイプと論理
プログラムの柔軟性を重視したタイプとに分けることが
できる。本発明は論理を階層構造化するとともに、結線
情報の記憶のための素子としてＳＲＡＭセルとフューズ
の両者を併用することで、速度およびゲート使用効率と
論理プログラムの柔軟性という互いに相反する特性を両
立して実現可能なプログラマブル論理ＬＳＩを提供する
ことを目的とする。
【０００７】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【０００８】
【問題を解決するための手段】本発明は、アレイ状に配
列された複数個の可変論理ブロックを備えかつそれらの
可変論理ブロック間をプログラマブルに結線可能な可変
配線手段を有するプログラマブル論理ＬＳＩにおいて、
各可変論理ブロックは更に論理規模の小さな論理要素を
アレイ状に配列させた階層構造とし、前記論理要素間を
プログラマブルに接続するための配線手段を前記論理要
素間に縦横に配置するとともに該配線手段には２つの配
線要素間の断続を決定するプログラマブルなスイッチン
グ要素を設け、さらに前記論理ブロック間にもこれらの
論理ブロック間をプログラマブルに接続するための配線
手段を縦横に配置するとともに該配線手段には２つの配
線要素間の断続を決定するプログラマブルなスイッチン
グ要素を設けるようにしたものである。
列された複数個の可変論理ブロックを備えかつそれらの
可変論理ブロック間をプログラマブルに結線可能な可変
配線手段を有するプログラマブル論理ＬＳＩにおいて、
各可変論理ブロックは更に論理規模の小さな論理要素を
アレイ状に配列させた階層構造とし、前記論理要素間を
プログラマブルに接続するための配線手段を前記論理要
素間に縦横に配置するとともに該配線手段には２つの配
線要素間の断続を決定するプログラマブルなスイッチン
グ要素を設け、さらに前記論理ブロック間にもこれらの
論理ブロック間をプログラマブルに接続するための配線
手段を縦横に配置するとともに該配線手段には２つの配
線要素間の断続を決定するプログラマブルなスイッチン
グ要素を設けるようにしたものである。
【０００９】また、前記論理要素間をプログラマブルに
接続するための配線手段は２つの配線要素を十字形に組
み合わせると共にその交差部分に配線要素間の断続を決
定するプログラマブルなスイッチング要素を設けてその
プログラム記憶素子としてＳＲＡＭセルを用いる一方、
前記論理ブロック間をプログラマブルに接続するための
配線手段は２つの配線要素を十字形に組み合わせると共
にその交差部分に配線要素間の断続を決定するプログラ
マブルなスイッチング要素を設けてそのプログラム記憶
素子としてフューズを用いるようにする。
接続するための配線手段は２つの配線要素を十字形に組
み合わせると共にその交差部分に配線要素間の断続を決
定するプログラマブルなスイッチング要素を設けてその
プログラム記憶素子としてＳＲＡＭセルを用いる一方、
前記論理ブロック間をプログラマブルに接続するための
配線手段は２つの配線要素を十字形に組み合わせると共
にその交差部分に配線要素間の断続を決定するプログラ
マブルなスイッチング要素を設けてそのプログラム記憶
素子としてフューズを用いるようにする。
【００１０】あるいは上記とは逆に、論理要素間を接続
する配線要素間の断続を決定するプログラム記憶素子と
してフューズを用い、論理ブロック間を接続する配線要
素間の断続を決定するプログラム記憶素子としてＳＲＡ
Ｍセルを用いるようにする。
する配線要素間の断続を決定するプログラム記憶素子と
してフューズを用い、論理ブロック間を接続する配線要
素間の断続を決定するプログラム記憶素子としてＳＲＡ
Ｍセルを用いるようにする。
【００１１】また、上記配線手段には、２つの配線要素
間に接続されたスイッチ素子および結線情報記憶素子と
からなるプログラマブルスイッチング要素とフューズか
らなるプログラマブルスイッチング要素とを混在して設
けておくようにすると良い。さらに、各論理ブロックを
構成する論理要素の大きさを各論理ブロックごとに異な
らしめておくようにする。
間に接続されたスイッチ素子および結線情報記憶素子と
からなるプログラマブルスイッチング要素とフューズか
らなるプログラマブルスイッチング要素とを混在して設
けておくようにすると良い。さらに、各論理ブロックを
構成する論理要素の大きさを各論理ブロックごとに異な
らしめておくようにする。
【００１２】上記した手段によれば、論理が階層構造と
なっているため論理プログラムの柔軟性が高く、しかも
階層的に上位レベルの論理要素と下位レベルの論理要素
で結線情報の記憶素子に異なった方式を採用しているた
め、速度およびゲート使用効率と論理プログラムの柔軟
性の相反する特性を両立して実現することが可能とな
る。また、２種類のプログラマブルスイッチング要素を
混在させておくことにより、論理プログラムの柔軟性を
さらに向上させることができる。さらに、各論理ブロッ
クを構成する論理要素の大きさを各論理ブロックごとに
異ならしめておくことで動作速度の向上を図りつつゲー
ト使用効率を高めることができる。
なっているため論理プログラムの柔軟性が高く、しかも
階層的に上位レベルの論理要素と下位レベルの論理要素
で結線情報の記憶素子に異なった方式を採用しているた
め、速度およびゲート使用効率と論理プログラムの柔軟
性の相反する特性を両立して実現することが可能とな
る。また、２種類のプログラマブルスイッチング要素を
混在させておくことにより、論理プログラムの柔軟性を
さらに向上させることができる。さらに、各論理ブロッ
クを構成する論理要素の大きさを各論理ブロックごとに
異ならしめておくことで動作速度の向上を図りつつゲー
ト使用効率を高めることができる。
【００１３】
【発明の実施の形態】以下に本発明の実施例を図面を参
照して説明する。図１は本発明に係るプログラマブル論
理ＬＳＩの構成図である。本実施例の論理ＬＳＩはアレ
イ状に配置された複数個の論理ブロック１と、これら論
理要素１の間を縦横にそれぞれ十字状に交差する配線群
２、３を有し、これら配線群２、３はその交差部分に配
置されたクロスポイントスイッチ回路４によって縦方向
と横方向のそれぞれ対応する線同士が接続可能にされて
いるとともに、各論理ブロック１は同じくクロスポイン
トスイッチ回路５によって縦方向の配線群３と接続可能
にされている。
照して説明する。図１は本発明に係るプログラマブル論
理ＬＳＩの構成図である。本実施例の論理ＬＳＩはアレ
イ状に配置された複数個の論理ブロック１と、これら論
理要素１の間を縦横にそれぞれ十字状に交差する配線群
２、３を有し、これら配線群２、３はその交差部分に配
置されたクロスポイントスイッチ回路４によって縦方向
と横方向のそれぞれ対応する線同士が接続可能にされて
いるとともに、各論理ブロック１は同じくクロスポイン
トスイッチ回路５によって縦方向の配線群３と接続可能
にされている。
【００１４】図２には上記論理ブロック１の構成例が示
されている。各論理ブロック１は、アレイ状に配置され
た複数個の論理要素１１と、これら論理要素１１の間を
縦横にそれぞれ十字状に交差する配線群８、９を有し、
これら配線群８、９はその交差部分に配置されたクロス
ポイントスイッチ回路１０によって縦方向と横方向のそ
れぞれ対応する配線同士が接続可能とされている。
されている。各論理ブロック１は、アレイ状に配置され
た複数個の論理要素１１と、これら論理要素１１の間を
縦横にそれぞれ十字状に交差する配線群８、９を有し、
これら配線群８、９はその交差部分に配置されたクロス
ポイントスイッチ回路１０によって縦方向と横方向のそ
れぞれ対応する配線同士が接続可能とされている。
【００１５】この実施例においては、特に制限されない
が、上記論理ブロック１を構成する論理要素として、約
半数の論理ブロックでは論理規模の小さなＮＡＮＤゲー
トあるいはＮＯＲゲートが用いられており、残りの論理
ブロックでは論理規模の大きなフリップフロップ、セレ
クタあるいはレジスタが用いられている。これによっ
て、論理要素が大きさ論理ブロックではスイッチング要
素の数を減らして動作速度の向上を図り、論理要素が小
さい論理ブロックでは論理プロムラミングの柔軟性を高
めることができ、ＬＳＩ全体として動作速度の向上とゲ
ート使用効率の向上および論理プロムラミングの柔軟性
の相反する特性を両立して実現することが可能となる。
が、上記論理ブロック１を構成する論理要素として、約
半数の論理ブロックでは論理規模の小さなＮＡＮＤゲー
トあるいはＮＯＲゲートが用いられており、残りの論理
ブロックでは論理規模の大きなフリップフロップ、セレ
クタあるいはレジスタが用いられている。これによっ
て、論理要素が大きさ論理ブロックではスイッチング要
素の数を減らして動作速度の向上を図り、論理要素が小
さい論理ブロックでは論理プロムラミングの柔軟性を高
めることができ、ＬＳＩ全体として動作速度の向上とゲ
ート使用効率の向上および論理プロムラミングの柔軟性
の相反する特性を両立して実現することが可能となる。
【００１６】図３には上記クロスポイントスイッチ回路
４，５の構成例が、また図４には上記クロスポイントス
イッチ回路１０の構成例が示されている。この実施例で
はクロスポイントスイッチ回路４，５を構成するプログ
ラマブルスイッチ素子として、各配線２ａ，２ｂ，２ｃ
（８ａ，８ｂ）と３ａ，３ｂ，３ｃとの間に設けられた
ＭＯＳＦＥＴからなる断続用スイッチ２１とその結線情
報すなわちオン／オフ情報を記憶するための記憶素子２
２とが設置されており、この記憶素子２２として図７に
示すようなＣＭＯＳラッチ回路２２ａと伝送ゲートＭＯ
ＳＦＥＴ２２ｂとからなるＳＲＡＭセルが用いられてい
る。また、クロスポイントスイッチ回路１０を構成する
プログラマブルスイッチング要素として、各配線８ａ，
８ｂと９ａ，９ｂとの間に設けられたフューズ１１が使
用されている。これによって、論理ゲートの使用効率を
向上させると同時に、論理プログラミング時の柔軟性を
向上することが可能となる。
４，５の構成例が、また図４には上記クロスポイントス
イッチ回路１０の構成例が示されている。この実施例で
はクロスポイントスイッチ回路４，５を構成するプログ
ラマブルスイッチ素子として、各配線２ａ，２ｂ，２ｃ
（８ａ，８ｂ）と３ａ，３ｂ，３ｃとの間に設けられた
ＭＯＳＦＥＴからなる断続用スイッチ２１とその結線情
報すなわちオン／オフ情報を記憶するための記憶素子２
２とが設置されており、この記憶素子２２として図７に
示すようなＣＭＯＳラッチ回路２２ａと伝送ゲートＭＯ
ＳＦＥＴ２２ｂとからなるＳＲＡＭセルが用いられてい
る。また、クロスポイントスイッチ回路１０を構成する
プログラマブルスイッチング要素として、各配線８ａ，
８ｂと９ａ，９ｂとの間に設けられたフューズ１１が使
用されている。これによって、論理ゲートの使用効率を
向上させると同時に、論理プログラミング時の柔軟性を
向上することが可能となる。
【００１７】ただし、これに限定されるものでなく、上
記クロスポイントスイッチ回路４および５を構成するプ
ログラマブルスイッチ素子として図４のようなフューズ
を用い、クロスポイントスイッチ回路１０を構成するプ
ログラマブルスイッチング要素として図４に示すような
スイッチＭＯＳＦＥＴ２１とＳＲＡＭセル２２とからな
るものを使用するようにしてもよい。あるいはクロスポ
イントスイッチ回路４としてフューズを用いクロスポイ
ントスイッチ回路５としてスイッチＭＯＳＦＥＴ２１と
ＳＲＡＭセル２２とからなるものを使用したり、その逆
にしたりしてもよい。これによって、配線遅延時間を小
さくして動作速度を向上させることに主眼をおきつつ、
論理プログラミングの柔軟性を向上させることが可能と
なる。
記クロスポイントスイッチ回路４および５を構成するプ
ログラマブルスイッチ素子として図４のようなフューズ
を用い、クロスポイントスイッチ回路１０を構成するプ
ログラマブルスイッチング要素として図４に示すような
スイッチＭＯＳＦＥＴ２１とＳＲＡＭセル２２とからな
るものを使用するようにしてもよい。あるいはクロスポ
イントスイッチ回路４としてフューズを用いクロスポイ
ントスイッチ回路５としてスイッチＭＯＳＦＥＴ２１と
ＳＲＡＭセル２２とからなるものを使用したり、その逆
にしたりしてもよい。これによって、配線遅延時間を小
さくして動作速度を向上させることに主眼をおきつつ、
論理プログラミングの柔軟性を向上させることが可能と
なる。
【００１８】さらに、例えばＬＳＩの左側半分と右側半
分とで、上位の論理で使用するプログラマブルスイッチ
ング要素と下位の論理で使用するプログラマブルスイッ
チング要素の種類を逆にする、つまり左側半分では論理
ブロック間の断続用スイッチング要素にフューズを用い
右側半分では論理要素間の断続用スイッチング要素にフ
ューズを用いるような構成にしても良い。
分とで、上位の論理で使用するプログラマブルスイッチ
ング要素と下位の論理で使用するプログラマブルスイッ
チング要素の種類を逆にする、つまり左側半分では論理
ブロック間の断続用スイッチング要素にフューズを用い
右側半分では論理要素間の断続用スイッチング要素にフ
ューズを用いるような構成にしても良い。
【００１９】なお、図３において、２３は上記記憶素子
２２を選択するためのワード線、２４は選択された記憶
素子２２に書込みデータを与えるデータ線である。図１
に示すように、上記クロスポイントスイッチ回路４，５
または１０を構成するプログラマブルスイッチ素子とし
てＳＲＡＭセルを使用した場合におけるＳＲＡＭセルへ
結線情報を書き込むためのデコーダ回路６およびデータ
書込み回路７が、ＬＳＩチップの周辺に設けられ、該デ
コーダ回路６からワード線２３が、またデータ書込み回
路７からデータ線２４が各論理回路１に延設されて内部
の記憶素子２２に接続される。
２２を選択するためのワード線、２４は選択された記憶
素子２２に書込みデータを与えるデータ線である。図１
に示すように、上記クロスポイントスイッチ回路４，５
または１０を構成するプログラマブルスイッチ素子とし
てＳＲＡＭセルを使用した場合におけるＳＲＡＭセルへ
結線情報を書き込むためのデコーダ回路６およびデータ
書込み回路７が、ＬＳＩチップの周辺に設けられ、該デ
コーダ回路６からワード線２３が、またデータ書込み回
路７からデータ線２４が各論理回路１に延設されて内部
の記憶素子２２に接続される。
【００２０】本発明の他の実施例として、図５に示すよ
うに、各クロスポイントスイッチ回路４，５，１０内に
スイッチ素子２１と結線情報記憶素子２２とからなるプ
ログラマブルスイッチング要素とフューズ１１からなる
マブルスイッチング要素とを混在させるようにしたり、
図６に示すように、クロスポイントスイッチ回路４，
５，１０内にスイッチ素子２１と結線情報記憶素子２２
とからなるプログラマブルスイッチング要素とフューズ
１１からなるマブルスイッチング要素と併存させておく
ようにしてもよい。
うに、各クロスポイントスイッチ回路４，５，１０内に
スイッチ素子２１と結線情報記憶素子２２とからなるプ
ログラマブルスイッチング要素とフューズ１１からなる
マブルスイッチング要素とを混在させるようにしたり、
図６に示すように、クロスポイントスイッチ回路４，
５，１０内にスイッチ素子２１と結線情報記憶素子２２
とからなるプログラマブルスイッチング要素とフューズ
１１からなるマブルスイッチング要素と併存させておく
ようにしてもよい。
【００２１】図５のクロスポイントスイッチ回路を適用
した論理ＬＳＩにおいては、予め論理変更の可能性が高
いと予想される結線部ではスイッチ素子２１と結線情報
記憶素子２２とからなるプログラマブルスイッチング要
素を用いて、また予め論理変更の可能性が低いと予想さ
れる結線部ではフューズ１１からなるプログラマブルス
イッチング要素を用いてそれぞれ接続を行なっておくよ
うにすれば論理プログラミングの柔軟性をより高くする
ことができる。
した論理ＬＳＩにおいては、予め論理変更の可能性が高
いと予想される結線部ではスイッチ素子２１と結線情報
記憶素子２２とからなるプログラマブルスイッチング要
素を用いて、また予め論理変更の可能性が低いと予想さ
れる結線部ではフューズ１１からなるプログラマブルス
イッチング要素を用いてそれぞれ接続を行なっておくよ
うにすれば論理プログラミングの柔軟性をより高くする
ことができる。
【００２２】図６のクロスポイントスイッチ回路を適用
した論理ＬＳＩにおいては、開発の段階ではとりあえず
所望の配線要素間をスイッチ素子２１と結線情報記憶素
子２２とからなるプログラマブルスイッチング要素を用
いて接続しておいて、論理動作確認後すなわちデバッグ
終了後にフューズ１１からなるプログラマブルスイッチ
ング要素を用いて結線を確定するようにすることによっ
て、論理の柔軟性と動作速度の向上の両方の利点を同時
に得ることができる。
した論理ＬＳＩにおいては、開発の段階ではとりあえず
所望の配線要素間をスイッチ素子２１と結線情報記憶素
子２２とからなるプログラマブルスイッチング要素を用
いて接続しておいて、論理動作確認後すなわちデバッグ
終了後にフューズ１１からなるプログラマブルスイッチ
ング要素を用いて結線を確定するようにすることによっ
て、論理の柔軟性と動作速度の向上の両方の利点を同時
に得ることができる。
【００２３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えばクロ
スポイントスイッチ回路４，５あるいは１０として、図
８に示されているような任意の配線間を接続可能なスイ
ッチマトリックスＳＭＸを用い、そのプログラマブルス
イッチ素子としてフューズあるいはスイッチ素子と結線
情報記憶素子とからなるものを用いるようにしても良
い。また、上記実施例のフューズの代わりにレーザーア
ニール等により低抵抗素子に変化するポリシリコン層等
からなるいわゆるアンチフューズまたはＲＯＭやＥＰＲ
ＯＭもしくはＥＥＰＲＯＭ素子を用いたり、上記実施例
のＳＲＡＭセルの代わりに結線情報記憶素子としてＥＥ
ＰＲＯＭを用いるようにしても良い。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えばクロ
スポイントスイッチ回路４，５あるいは１０として、図
８に示されているような任意の配線間を接続可能なスイ
ッチマトリックスＳＭＸを用い、そのプログラマブルス
イッチ素子としてフューズあるいはスイッチ素子と結線
情報記憶素子とからなるものを用いるようにしても良
い。また、上記実施例のフューズの代わりにレーザーア
ニール等により低抵抗素子に変化するポリシリコン層等
からなるいわゆるアンチフューズまたはＲＯＭやＥＰＲ
ＯＭもしくはＥＥＰＲＯＭ素子を用いたり、上記実施例
のＳＲＡＭセルの代わりに結線情報記憶素子としてＥＥ
ＰＲＯＭを用いるようにしても良い。
【００２４】
【発明の効果】以上説明したように本発明によれば、階
層構造をもった論理要素をその階層毎にプログラム情報
記憶素子を変えることによって、チップ性能とゲート使
用効率とプログラミングの柔軟性を両立することが可能
である。
層構造をもった論理要素をその階層毎にプログラム情報
記憶素子を変えることによって、チップ性能とゲート使
用効率とプログラミングの柔軟性を両立することが可能
である。
【図１】本発明に係るプログラマブル論理ＬＳＩの構成
例を示すブロック図である。
例を示すブロック図である。
【図２】論理ブロックの構成例を示すブロック図であ
る。
る。
【図３】クロスポイントスイッチ回路の構成例を示す概
念図である。
念図である。
【図４】クロスポイントスイッチ回路の構成例を示す概
念図である。
念図である。
【図５】クロスポイントスイッチ回路の他の構成例を示
す概念図である。
す概念図である。
【図６】クロスポイントスイッチ回路のさらに他の構成
例を示す概念図である。
例を示す概念図である。
【図７】クロスポイントスイッチを構成する結線情報記
憶素子としてのＳＲＡＭセルの構成例を示す回路図であ
る。
憶素子としてのＳＲＡＭセルの構成例を示す回路図であ
る。
【図８】従来のプログラマブル論理ＬＳＩの構成例を示
すブロック図である。
すブロック図である。
１ 論理ブロック ７ 論理要素 ２、３、８、９ 配線群 ４、５、１０ クロスポイントスイッチ回路 １１ スイッチング要素（フューズ） ２１ スイッチ素子（ＭＯＳＦＥＴ） ２２ 結線情報記憶素子（ＳＲＡＭセル）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 丹場 展雄 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (5)
- 【請求項１】 アレイ状に配列された複数個の可変論理
ブロックを備えかつそれらの可変論理ブロック間をプロ
グラマブルに結線可能な可変配線手段を有するプログラ
マブル論理ＬＳＩにおいて、各可変論理ブロックは更に
論理規模の小さな論理要素を複数個配列させてなり、前
記論理要素間をプログラマブルに接続するための配線手
段を前記論理要素間に縦横に配置するとともに該配線手
段には２つの配線要素間の断続を決定する第１のプログ
ラマブルスイッチング要素を設けるとともに、前記論理
ブロック間にはこれらの論理ブロック間をプログラマブ
ルに接続するための配線手段を縦横に配置し該配線手段
には２つの配線要素間の断続を決定する第２のプログラ
マブルスイッチング要素を設けたことを特徴とした可変
論理回路。 - 【請求項２】 前記論理要素間をプログラマブルに接続
するための配線手段は、２つの配線要素を十字形に交差
させてなると共に、その交差部分に２つの配線要素間に
接続されたスイッチ素子および結線情報記憶素子とから
なる第１のプログラマブルスイッチング要素を備え、前
記論理ブロック間をプログラマブルに接続するための配
線手段は２つの配線要素を十字形に交差させてなると共
にその交差部分に配線要素間の断続を決定するフューズ
からなる第２のプログラマブルスイッチング要素を備え
ていることを特徴とする請求項１に記載の可変論理集積
回路。 - 【請求項３】 前記論理要素間をプログラマブルに接続
するための配線手段は、２つの配線要素を十字形に交差
させてなると共にその交差部分に配線要素間の断続を決
定するフューズからなる第１のプログラマブルスイッチ
ング要素を備え、前記論理ブロック間をプログラマブル
に接続するための配線手段は２つの配線要素を十字形に
交差させてなると共に、その交差部分に２つの配線要素
間に接続されたスイッチ素子および結線情報記憶素子と
からなる第２のプログラマブルスイッチング要素を備え
ていることを特徴とする請求項１に記載の可変論理集積
回路。 - 【請求項４】 上記配線手段には、２つの配線要素間に
接続されたスイッチ素子および結線情報記憶素子とから
なる第１のプログラマブルスイッチング要素とフューズ
からなる第２のプログラマブルスイッチング要素が混在
して設けられていることを特徴とする請求項１に記載の
可変論理集積回路。 - 【請求項５】 上記論理ブロックとして、論理ブロック
を構成する論理要素の大きさが異なる複数種類の論理ブ
ロックを備えてなることを特徴とする請求項１，２，３
または４に記載の可変論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8118620A JPH09307428A (ja) | 1996-05-14 | 1996-05-14 | 可変論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8118620A JPH09307428A (ja) | 1996-05-14 | 1996-05-14 | 可変論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09307428A true JPH09307428A (ja) | 1997-11-28 |
Family
ID=14741051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8118620A Pending JPH09307428A (ja) | 1996-05-14 | 1996-05-14 | 可変論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09307428A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6172521B1 (en) | 1997-04-11 | 2001-01-09 | Nec Corporation | Programmable logic IC having memories for previously storing a plurality of configuration data and a method of reconfigurating same |
| US6525563B2 (en) * | 1998-12-25 | 2003-02-25 | Fujitsu Limited | Crosspoint switch circuit and switch cell electronic circuit |
| JP2004525439A (ja) * | 2000-12-19 | 2004-08-19 | ピコチップ デザインズ リミテッド | プロセッサアーキテクチャ |
| KR100448909B1 (ko) * | 2002-09-27 | 2004-09-16 | 삼성전자주식회사 | 퓨즈 구조 및 그것을 이용한 집적 회로 장치 |
| JP2005124151A (ja) * | 2003-08-15 | 2005-05-12 | Kilopass Technologies Inc | フィールド・プログラマブル・ゲート・アレイ |
| JP2007537678A (ja) * | 2004-05-10 | 2007-12-20 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | ナノメートルスケールの再構成可能な抵抗器クロスバースイッチを用いたコンピューティングのアーキテクチャ及び方法 |
| WO2014144832A1 (en) * | 2013-03-15 | 2014-09-18 | The Regents Of The Univerisity Of California | Network architectures for boundary-less hierarchical interconnects |
-
1996
- 1996-05-14 JP JP8118620A patent/JPH09307428A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6172521B1 (en) | 1997-04-11 | 2001-01-09 | Nec Corporation | Programmable logic IC having memories for previously storing a plurality of configuration data and a method of reconfigurating same |
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| JP2008226275A (ja) * | 2000-12-19 | 2008-09-25 | Picochip Designs Ltd | プロセッサアーキテクチャ |
| KR100448909B1 (ko) * | 2002-09-27 | 2004-09-16 | 삼성전자주식회사 | 퓨즈 구조 및 그것을 이용한 집적 회로 장치 |
| JP2005124151A (ja) * | 2003-08-15 | 2005-05-12 | Kilopass Technologies Inc | フィールド・プログラマブル・ゲート・アレイ |
| JP4565067B2 (ja) * | 2003-08-15 | 2010-10-20 | ケーエルピー インターナショナル リミテッド | フィールド・プログラマブル・ゲート・アレイ |
| JP2007537678A (ja) * | 2004-05-10 | 2007-12-20 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | ナノメートルスケールの再構成可能な抵抗器クロスバースイッチを用いたコンピューティングのアーキテクチャ及び方法 |
| WO2014144832A1 (en) * | 2013-03-15 | 2014-09-18 | The Regents Of The Univerisity Of California | Network architectures for boundary-less hierarchical interconnects |
| US9817933B2 (en) | 2013-03-15 | 2017-11-14 | The Regents Of The University Of California | Systems and methods for switching using hierarchical networks |
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