CN101262229B - 串行/并行转换电路、液晶显示驱动电路 - Google Patents

串行/并行转换电路、液晶显示驱动电路 Download PDF

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Abstract

本发明提供一种串行/并行转换电路，具有：m位的串行数据保持部，在传输期间内，输入将输入位数设定成m位或比m位小的n位的串行数据、和与所述串行数据同步的串行时钟，移位并且保持所述串行数据；识别所述输入位数是m位或n位的输入方式识别部；和并行数据生成部，在所述输入位数是m位时，输出所述串行数据保持部中保持的m位数据作为第1并行数据，在所述输入位数是n位时，输出对所述串行数据保持部中保持的n位附加了规定的m-n位的m位数据作为第2并行数据。本发明可处理不同输入位数的串行数据。

Description

串行/并行转换电路、液晶显示驱动电路 
技术领域
本发明涉及一种串行/并行转换电路、液晶显示驱动电路。 
背景技术
近年来，作为发送侧装置和接收侧装置之间的数据传输方式，主要采用传输串行数据的串行接口。例如，举出3线式串行接口(串行数据DI、串行时钟CL、芯片使能CE)、4线式串行接口(串行数据SI、串行数据SO、串行时钟CL、芯片使能CE)、2线式串行接口(串行数据SDA、串行时钟SCL)等。另外，虽然从发送侧装置向接收侧装置传输的数据格式是串行数据，但是用于接收侧装置的内部处理的数据模式是并行数据。因此，采用串行接口的接收侧装置必需设置串行/并行转换电路(例如，参照下面示出的专利文献1)。 
专利文献1：特开2003-218705号公报 
可是，在由发送侧装置和接收侧装置构成的系统中，以高性能化等为目的，有时必需处理新的输入位数的串行数据。例如，若举出发送侧装置是微型计算机、接收侧装置是显示驱动LCD(Liquid Crystal Display)面板的LCD模式的LCD显示驱动系统的情况为例，则该LCD显示驱动系统例如有时除了原来的6位显示数据(由分段输入数据、公共输入数据、显示控制数据构成。下面称为6位串行数据)之外，还必需处理8位显示数据(由分段输入数据、公共输入数据、显示控制数据构成。下面称为8位串行数据。)。 
可是，原来设置于LCD模块(接收侧装置)中的串行/并行转换电路是对应于原来的6位串行数据的固有电路。例如，对应于6位串行数据的串行/并行转换电路通常由多级连接了6级触发器的移位寄存器构成，不能对应于6位以外的位数的串行数据。因此，单纯地考虑在LCD模块(接收侧装置)中重新设置对应于8位串行数据的串行/并行转换电路及处理8位并行数据的信号处理系统之类的改良。
可是，在对LCD模块(接收侧装置)实施该改良时，与之同时，微型计算机(发送侧装置)方也必需进行各种改良。具体地说，可容易地想像在LCD模块(接收侧装置)中，设置用于识别从微型计算机(发送侧装置)传输的串行数据之输入位数是6位或8位的控制输入端子的方法。而且，这时，在微型计算机(发送侧装置)方必需进行用于确定输入在该控制输入端子的控制信号(表示输入位数是6位或8位的信号)之传输格式(数据格式或传输步骤等的规定)等软件的改良。并且，伴随该软件的改良，有时还必需进行追加用于输出控制信号的控制输出端子等硬件的改良。 
如上所述，在接收侧装置中，仅通过单纯地追加与新输入位数的串行数据对应的串行/并行转换电路等信号处理系统的改良，不能保持对已存在的发送侧装置的互换性。另外，所谓互换性，指在应组合的多个部件之间可互相替换的性质。因此，存在已存在的发送侧装置必需进行改良、进而与系统开发期间的长期化或系统开发的成本增大相关的问题。 
发明内容
主要解决所述问题的本发明，在将串行数据转换成并行数据而输出的串行/并行转换电路中，具有：m位的串行数据保持部，在从传输期间至传输结束的传输期间内，输入将输入位数设定成m位或比m位小的n位的串行数据、和与所述串行数据同步的串行时钟，在根据所述串行时钟每次1位地移位所述串行数据的同时，保持所述串行数据；输入方式识别部，根据在所述传输期间计数所述串行时钟的产生数而得到的计数值，识别所述输入位数是m位或n位；和并行数据生成部，在所述输入方式识别部识别出所述输入位数是m位时，输出所述串行数据保持部中保持的m位的数据作为第1并行数据，在所述输入方式识别部识别出所述输入位数是n位时，将取代n位的数据输入模式时成为无效数据的m-n位数据而对所述串行数据保持部中保持的n位数据附加对应于后级电路处理的m-n位的规定数据所生成的m位数据作为第2并行数据输出。 
发明的效果 
根据本发明，可提供一种可处理不同输入位数的串行数据的串行/并行转换电路及具备它的液晶显示驱动电路。 
附图说明
图1是表示本发明的LCD显示驱动系统的结构图。 
图2是表示本发明的串行接口电路的结构图。 
图3是表示本发明的时钟输出电路的结构图。 
图4是表示本发明的输入方式识别标记生成部的结构图。 
图5是表示本发明的沿检测部的结构图。 
图6是用于说明本发明的串行/并行转换电路之8位输入方式时的动作的主要信号的波形图。 
图7是用于说明本发明的串行/并行转换电路之6位输入方式时的动作的主要信号的波形图。 
符号说明 
100 LCD模块；110串行接口电路；111地址寄存器；112地址解码器；113延迟电路；114反相器元件；115 AND元件；116 OR元件；117 D触发器；118 AND元件；119时钟输出电路；1191反相器元件；1192 AND元件；1193锁存电路；1194 AND元件；120串行/并行转换电路；121串行数据保持部；121a～121h D触发器；122并行数据生成部；122a～122g选择器部；123并行数据保持部；123a～123h锁存部；124输入方式识别标记生成部；1241a～1241d D触发器；1242、1243 4输入AND元件；125 OR元件；126沿检测部；1261反相器元件；1262延迟部；1263 AND元件；127 AND元件；130显示控制电路；150 LCD面板；200微型计算机。 
具体实施方式
<<<LCD显示驱动系统的结构>>> 
图1是表示由微型计算机200(发送侧装置)、和具备本发明的串行/并行转换电路120的LCD模块100(接收侧装置)构成的LCD显示驱动系统的结构图。另外，本发明的「液晶显示驱动电路」是LCD模块100中除去LCD面板150的部分，但有时也具备LCD面板150的分段电极及公共电极。 
作为微型计算机200和LCD模块100之间的数据传输方式，采用3线 式串行接口。3线式串行接口使用用于传输串行数据DI的总线10a、用于传输串行时钟CL的总线10b、用于传输芯片使能CE的总线10c。具体地说，芯片使能CE从“L”切换成“H”时为传输开始，芯片使能CE从“H”切换成“L”时为传输结束，这是根据在芯片使能CE为“H”的传输期间内使设定了输入位数的串行数据DI与串行时钟CL同步而传输的串行传输格式的情况(传输计时或数据格式等的规定)(参照图6、图7示出的串行数据DI、串行时钟CL及芯片使能CE的波形图)。 
微型计算机200根据以经3条总线10a、10b、10c的3线式串行接口为基础的上述串行传输格式，将输入位数为m位或比m位小的n位的显示数据(由分段输入数据、公共输入数据、控制帧频率等的显示控制数据构成)作为串行数据DI向LCD模块100传输。在下面的说明中，为了方便说明，假设“(m、n)＝(8、6)”的情况。即，存在从微型计算机200对LCD模块100传输8位显示数据的情况(下面称为8位输入方式)、和传输6位显示数据的情况(下面称为6位输入方式)。 
LCD模块100由串行接口电路110、串行/并行转换电路120、显示控制电路130、LCD面板150构成。另外，LCD模块100利用原来以6位输入的数据驱动LCD面板150之后，通过LCD模块100的功能扩展，利用追加了用于控制追加功能的2位的8位输入方式来提高显示控制数据的自由度，扩大LCD面板150的选择宽度。 
串行接口电路110输入从微型计算机200传输的串行数据DI、串行时钟CL、芯片使能CE，输出串行数据SDI、串行时钟SCL、数据SEN。 
另外，串行数据DI、串行时钟CL、芯片使能CE和串行数据SDI、串行时钟SCL之间的关系如图6、图7所示。微型计算机200在将芯片使能CE设定成“L”的基础上，使8位的地址代码A0～A7作为串行数据DI与串行时钟SCL同步传输。而且，微型计算机200将芯片使能CE从“L”切换成“H”，使接续8位地址代码A0～A7的串行数据DI(8位输入方式时的D0～D7或6位输入方式时的D0～D5)与串行时钟SCL同步传输。 
串行接口电路110为了实现上述的输入输出关系，由图2示出的结构来实现。地址寄存器111在串行时钟CL的上升沿存储串行数据DI(地址代码A0～A7)。地址解码器112判定存储在地址寄存器111中的8位地址代 码A0～A7是否与赋予LCD模块100的地址代码一致，一致时输出“H”。OR元件116利用芯片使能CE的下降沿，仅在延迟电路113的延迟时间输出“L”，之后输出“H”。AND元件115利用芯片使能CE的上升沿，仅在延迟电路113的延迟时间输出“H”，之后输出“L”。 
由此，在芯片使能CE的下降沿复位D触发器117，在芯片使能CE的上升沿保持地址解码器112的解码输出，同时，输出与该解码输出相同的数据SEN。即，D触发器117在解码后的地址代码A0～A7与LCD模块100的地址代码一致时，输出“H”的数据SEN。AND元件118在数据SEN为“H”时，输出串行数据DI(D0～D7(8位输入方式时)或D0～D5(6位输入方式时))作为串行数据SDI。 
时钟输出电路119由图3示出的结构来实现。AND元件1192在数据SEN为“H”时，输出由反相器元件1191反转后的串行时钟CL作为锁存时钟LCL。锁存电路1193利用锁存时钟LCL的上升沿，输出“H”的数据SCLEN。AND元件1194在芯片使能CE及数据SCLEN为“H”时，输出串行时钟CL作为串行时钟SCL。 
这样，串行接口电路110在进行了串行数据DI传输前传输的地址代码的判定的基础上，向后级的串行/并行转换电路120输入串行数据SDI和串行时钟SCL。设置这种串行接口电路110的理由是因为可对应于还连接微型计算机200(主机)采用了LCD模块100(从动件)以外的串行接口的装置(从动件)的多个从动件环境。 
串行/并行转换电路120从串行接口电路110输入串行数据SDI和串行时钟SCL，输出8位的并行数据PD0～PD7。在进行与6位串行数据SDI对应的串行/并行转换时，输出8位并行数据PD0～PD7中规定的6位并行数据(PD0、PD1、PD2、PD4、PD5、PD7)作为实体的并行数据，取代与后级电路的处理对应的2位规定数据而输出剩余的2位并行数据(PD3、PD6)。 
显示控制电路130根据从串行/并行转换电路120输出的8位并行数据PD0～PD7，生成在LCD面板150的分段电极施加的分段输入数据和在LCD面板150的公共电极施加的公共输入数据。 
LCD面板150是单纯矩阵方式的TN(Twisted Nematic display)或STN(Super-Twisted Nematic display)方式的液晶面板，交叉配置分段电 极和公共电极。另外，分段电极和公共电极的交叉部是1个像素(液晶单元)，多个像素在LCD面板150上配置成光栅状。另外，在LCD模块100中，也可采用有源矩阵方式的TFT(Thin-Film Transistor)方式的LCD面板，替代图1中示出的TN或STN方式的LCD面板150。TFT方式的LCD面板对配置成光栅状的多个像素(液晶单元)的每个，与薄膜晶体管TFT连接电容来构成。 
<<<串行/并行转换电路的结构>>> 
参照图4、图5，使用图1，说明串行/并行转换电路120的结构。 
串行/并行转换电路120由串行数据保持部121、并行数据生成部122、并行数据保持部123、输入方式识别标记生成部124、OR元件125、沿检测部126、AND元件127构成。 
串行数据保持部121根据从串行接口电路110输入的串行数据SDI及串行时钟SCL，进行6位的串行数据D0～D5或8位的串行数据D0～D7的保持。串行数据保持部121构成为多级连接了8个D触发器121a～121h的8位的移位寄存器。例如，对于初级的D触发器121a，在数据输入中输入串行数据SDI，在时钟输入中输入串行时钟SCL，在次级的D触发器121b的数据输入中输入数据输出。以后的D触发器121b～121h也相同。 
即，在移位时钟SCL的每个上升沿，从初级的D触发器121a向后级的触发器121b～121h依次移位串行数据SDI。并且，将8个D触发器121a～121h的各数据输出SD7(初级的D触发器121a的数据输出)～SD0(最后级的D触发器121h的数据输出)输入到并行数据生成部122。 
输入方式识别标记生成部124生成用于表示识别在串行数据保持部121中保持了6位串行数据D0～D5的6位方式识别标记FL6、或用于表示识别保持了8位串行数据D0～D7的8位方式识别标记F18。 
具体地说，输入方式识别标记生成部124如图4所示，由基于4个D触发器1241a～1241d的4位计数器、输出8位方式识别标记FL8的4输入AND元件1242、和输出6位方式识别标记FL6的4输入AND元件1243构成。在数据SEN的上升时(芯片使能CE的上升时)复位4个D触发器1241a～1241d，在之后的数据SEN为“H”(即，芯片使能CE为“H”)的区间，开始基于从串行接口电路110输入的串行时钟SCL之上升沿的4位 的计数。 
由于在芯片使能CE为“H”的区间，如果与6位的串行数据D0～D5同步，包含6个周期的串行时钟SCL，则D触发器1241a～1241d的各输出最终为「“L”，“H”，“H”，“L”」，所以4输入AND元件1243输出“H”的6位方式识别标记FL6。 
另一方面，由于在芯片使能CE为“H”的区间，如果与8位的串行数据D0～D7同步，包含8个周期串行时钟SCL，则D触发器1241a～1241d的各输出最终为「“L”，“L”，“L”，“H”」，所以4输入AND元件1242输出“H”的8位方式识别标记FL8。另外，在串行时钟SCL的第6周期中，4输入AND元件1243暂时输出“H”的6位方式识别标记FL6。 
并行数据生成部122在8位输入方式时，不变更从串行数据保持部121输出的串行数据SD7～SD0的排列，作为并行数据PD7～PD0(第1并行数据)而输出至并行数据保持部123。 
另一方面，在6位输入方式时，从串行数据保持部121输出的串行数据SD7～SD0中，2位串行数据SD1、SD0是无意义的数据。因此，并行数据生成部122使用对应于后级电路处理的2位规定数据(在本实施方式中为“H”和“L”)替代2位串行数据SD1、SD0，与6位串行数据SD7～SD2一起，作为8位并行数据PD7～PD0(第2并行数据)输出至并行数据保持部123。 
具体地说，并行数据生成部122具备根据6位输入方式识别标记LF6而选择输出2个输入中的一个的选择器部122a～122g。另外，向选择器部122a输入串行数据SD6及上拉(pull up)电阻Ra产生的“H”(＝VCC)，向选择器部122b输入串行数据SD5或SD6，向选择器部122c输入串行数据SD4或SD5，向选择器部122d输入串行数据SD3或下拉(pull down)电阻Rb(＝GND)产生的“L”，向选择器部122e输入串行数据SD2或SD4，向选择器部122f输入串行数据SD1或SD3，向选择器部122g输入串行数据SD0或SD2。就串行数据SD7而言，不存在对应的选择器部。 
利用该结构，在6位输入方式识别标记FL6为“L”时，选择器部122a输出串行数据SD6(并行数据PD6)，选择器部122b输出串行数据SD5(并行数据RD5)，选择器部122c输出串行数据SD4(并行数据PD4)，选择器部 122d输出串行数据SD3(并行数据PD3)，选择器部122e输出串行数据SD2(并行数据PD2)，选择器122f输出串行数据SD1(并行数据PD1)，选择器部122g输出串行数据SD0(并行数据PD0)。另外，串行数据SD7原样不变作为并行数据PD7输出。 
另外，在6位输入方式识别标记FL6为“H”时，选择器部122a输出上拉电阻Ra产生的“H”(并行数据PD6)，选择器部122b输出串行数据SD6(并行数据PD5)，选择器部122c输出串行数据SD5(并行数据PD4)，选择器部122d输出下拉电阻Rb产生的“L”(并行数据PD3)，选择器122e输出串行数据SD4(并行数据PD2)，选择器部122f输出串行数据SD3(并行数据PD1)，选择器部122g输出串行数据SD2(并行数据PD0)。另外，串行数据SD7原样不变作为并行数据PD7输出。 
这样，并行数据生成部122在6位输入方式时，在变更了从串行数据保持部121输出的串行数据SD7～SD0的排列的基础上输出的理由是因为以输入位数多的8位输入方式时为基准，确定并行数据PD7～PD0的排列及其后级电路的处理。另外，在6位输入方式时，2位的并行数据(本实施方式的情况下是并行数据PD6、PD3)利用上拉电阻Ra或下拉电阻Rb被固定在“H”或“L”。 
OR元件125运算从输入方式识别标记生成部124输出的6位输入方式识别标记FL6和8位输入方式识别标记FL8之间的逻辑和。即，如果6位输入方式识别标记FL6或8位输入方式识别标记FL8的任何一个是“H”，则OR元件125输出“H”。 
沿检测部126检测芯片使能CE的下降沿，输出表示其情况的沿检测信号CEL。具体地说，沿检测部126如图5所示，由反相器元件1261、串联连接了奇数个反相器元件的延迟部1262、AND元件1263构成。沿检测器126利用该结构，从芯片使能CE的下降沿的时刻起，仅在延迟部1262的延迟时间输出“H”的沿检测信号CEL。 
AND元件127运算OR元件125的输出和沿检测信号CEL的逻辑与，输出锁存使能(latch enable)EN。即，6位输入方式识别标记FL6或8位输入方式识别标记FL8的任何一个是“H”，且沿检测信号CEL为“H”(即，芯片使能CE的下降沿的检测)时，AND元件127输出“H”的锁存使能EN。 
并行数据保持部123在锁存使能EN从“L”变为“H”的时刻，取入从并行数据生成部122输出的8位并行数据PD7～PD0，输出至显示控制电路130。具体地说，并行数据保持部123具备分别对应于8位并行数据PD7～PD0的锁存部123a～123h。 
<<<串行/并行转换电路的动作>>> 
＝＝＝＝8位输入方式的情况＝＝＝ 
图6是用于说明8位输入方式的情况下串行/并行转换电路120的动作的主要信号的波形图。 
首先，从微型计算机200对LCD模块100传输“L”的芯片使能CE、串行时钟CL、和与串行时钟同步的8位的地址代码A0～A7(串行数据DI)。这时，串行接口电路110检测从微型计算机200传输来的地址代码A0～A7与LCD模块100的地址代码一致，但是，由于芯片使能CE为“L”，所以输出至串行/并行转换电路120的串行时钟SCL及串行数据SDI为“L”不变。即，串行/并行转换电路120不执行串行/并行转换动作。 
接着，在执行了地址代码A0～A7的传输之后，从微型计算机200对LCD模块100传输“H”的芯片使能CE、串行时钟CL、和与串行时钟CL同步的8位的串行数据D0～D7(串行数据DI)。另外，芯片使能CE为“H”的区间，串行时钟CL变为8个周期(上升沿产生次数为8次)。串行接口电路110由于预先检测芯片使能CE为“H”、地址代码A0～A7与LCD模块100的地址代码一致，所以与对应于串行时钟CL的串行时钟SCL同步，向串行/并行转换电路120输出串行数据D0～D7(串行数据SDI)。 
串行/并行转换电路120在串行时钟SCL的上升沿的时刻，将从串行接口电路110输出的串行数据D0～D7依次保持在串行数据保持部121的D触发器121a～121h中。另外，由于串行时钟SCL从第1周期至第5周期的期间，6位输入方式识别标记FL6及8位输入方式识别标记FL8是“L”，所以并行数据生成部122将串行数据保持部121之D触发器121a～121h的各数据输出SD7～SD0在原样不变的状态下输出至并行数据保持部123。例如，在串行时钟SCL为第5周期时，串行数据保持部121的D触发器121a～121e中保持的串行数据D4(SD7)～D0(SD3)作为并行数据PD7～PD3输出。可是，由于锁存使能EN为“L”，所以不能进行至并行数据保持部 123的并行数据PD7～PD0的保持。 
在串行时钟SCL为第6周期时，由于6位输入方式识别标记FL6暂时变为“H”，所以并行数据生成部122不使用6位输入方式时变为无效数据的SD1和SD0，而使用上拉电阻Ra产生的“H”和下拉电阻Rb产生的“L”。在该时刻，由并行数据生成部122处理的数据为{D5、D4、D3、D2、D1、D0}和{1(＝H)、0(＝L)}。而且，并行数据PD7～PD0如图6所示，排列转换成{D5、1(＝H)、D4、D3、0(＝L)、D2、D1、D0}。可是，由于锁存使能EN为“L”，所以不能进行至并行数据保持部123的并行数据PD7～PD0的保持。 
在串行时钟SCL为第7周期时，由于6位输入方式识别标记FL6再次变为“L”，所以并行数据生成部122不执行上述排列转换等。因此，串行数据保持部121的D触发器121a～121g中保持的串行数据D6(SD7)～D0(SD1)作为并行数据PD7～PD1输出。可是，由于锁存使能EN为“L”，所以不能进行至并行数据保持部123的并行数据PD7～PD0的保持。 
在串行时钟SCL为第8周期时，同样地，由于6位输入方式识别标记FL6为“L”，所以并行数据生成部122不执行上述排列转换等。因此，串行数据保持部121的D触发器121a～121h中保持的串行数据D7(SD7)～D0(SD0)作为并行数据PD7～PD0输出。另外，8位输入方式识别标记FL8变为“H”，且芯片使能CE从“H”切换为“L”。因此，由于锁存使能EN变为“H”，所以进行至并行数据保持部123的并行数据PD7～PD0的保持。 
＝＝＝6位输入方式的情况＝＝＝ 
图7是用于说明6位输入方式的情况下串行/并行转换电路120的动作的主要信号的波形图。 
与图6中示出的8位输入方式的情况的不同点在于，在芯片使能CE为“H”时，串行时钟SCL产生6个周期。因此，在6位输入方式的情况下，8位输入方式识别标记FL8不变为“H”。 
由于在串行时钟SCL为第6周期时，6位输入方式识别标记FL6变为“H”，所以并行数据生成部122不使用6位输入方式时变为无效数据的SD1和SD0，而使用上拉电阻Ra产生的“H”和下拉电阻Rb产生的“L”。例如，上拉电阻Ra产生的“H”用于6位输入方式时始终导通所需的控制， 下拉电阻Rb产生的“L1”用于6位输入方式时未使用的端子。在该时刻，由并行数据生成部122处理的数据为{D5、D4、D3、D2、D1、D0}和{1(＝H)、0(＝L)}。而且，并行数据PD7～PD0如图7所示，被排列转换成{D5、1(＝H)、D4、D3、0(＝L)、D2、D1、D0}。而且，6位输入方式识别标记FL6变为“H”，且芯片使能CE从“H”切换成“L”。因此，由于锁存使能EN变为“H”，所以保持至并行数据保持部123的并行数据PD7～PD0。 
以上，根据本发明，可实现对应于m位输入方式和n位输入方式两者的接收侧装置(例如，LCD模块)的串行/并行转换电路。并且，在微型计算机等发送侧装置一方不必设置用于识别m位输入方式或n位输入方式的方式控制信号用的输入端子。只要仅对发送侧装置的CPU原来具备的控制寄存器等设定m位输入方式或n位输入方式之一的串行传输格式即可，在替换以前装置时，不仅不伴随软件的改良，也不伴随硬件的改良。即，可提供保持对发送侧装置的互换性，同时还可对应于m位输入方式或n位输入方式之一的接收侧装置的串行/并行转换电路。并且，由此，可实现由发送侧装置和接收侧装置构成的系统的设计期间的缩短或设计成本的减少。 
<<<其他实施方式>>> 
以上，说明了本发明的实施方式，但所述的实施方式是为了容易理解本发明，不是用于限定解释本发明。本发明在不脱离其精神、可进行变更/改良的同时，在本发明中还包含其等效物。 
作为从微型计算机200传输到LCD模块100的串行数据，不限于LCD面板150的显示数据，也可是亮度信号(Y)及色差信号(Cr、Cb)的分量(component)信号或合成两者的混合(composite)信号。并且，作为微型计算机200和LCD模块100之间的数据传输方式，不限于3线式串行接口，也可是4线式串行接口或2线式串行接口。 
另外，4线式串行接口使用基于作为串行数据DI的串行输入数据SI和串行输出数据SO、串行时钟CL、芯片使能CE的4条总线。除串行输出数据SO增加了以外，与3线式串行接口的情况相同。即，串行输入数据SI、串行时钟CL、芯片使能CE根据与图6、图7中示出的串行数据DI、串行时钟CL和芯片使能CE相同的串行传输格式来传输。 
并且，2线式串行接口例如对应于I2C总线，仅使用基于串行数据SDA 和串行时钟SCL的2条总线。另外，在输入位数设定成8位或6位的串行数据的前后附加开始位(在SCL为“H”的状态下，将SDA从“H”切换成“L”时的SDA的位)和停止位(在SCL为“H”的状态下，将SDA从“L”切换成“H”时的SDA的位)。利用开始位变为串行数据的传输开始，利用停止位变为串行数据的传输结束。 
串行接口电路110可适用特开2005-94694号公报中公开的全部结构。例如，也可采用不执行基于地址代码的识别的该公报之图1、图2的结构。这时，不需地址寄存器111或地址解码器112。另外，在采用了2线式或4线式串行接口的情况下，对应于这些总线，必需替换串行接口电路110。 
作为从微型计算机200传输至LCD模块100的串行数据的输入位数，设为8(m)位或6(n)位，但不限于这些输入位数。例如，可设10位的串行数据或13位的串行数据为对象。 
即，无论从微型计算机200对串行/并行转换电路120走怎样的路径，都与图6、图7中示出的地址代码A0～A7传输后的串行传输格式相同，只要将串行数据SDI和与串行数据SDI同步的串行时钟SCL输入串行/并行转换电路120即可。 
设替代6位输入方式时的串行数据SDI、SD0的2位(＝8位-6位)的规定数据为上拉电阻Ra产生的“H”或下拉电阻Rb产生的“L”，但不限于此。同样地，不限于将6位输入方式时实施的排列转换、即由参数生成部122输出的并行数据PL7～PD0从替代{D5、D4、D3、D2、D1、D0}和SD1、SD0的{1(＝H)，0(＝L)}转换成{D5、1(＝H)、D4、D3、0(＝L)、D2、D1、D0}。利用由并行数据生成部122输出的并行数据PD7～PD0中、6位输入方式时替代上述规定数据使用的2位配置，进行各种排列转换。 
不限于6位输入方式或8位输入方式之二个输入方式的选择。如果变更为输入方式识别标记生成部124对应于输入方式数量来生成输入方式识别标记，并且，变更为并行数据生成部122生成对应于输入方式数量的并行数据，则可实现三个以上输入方式的选择。 

Claims (8)

1.一种串行/并行转换电路，将串行数据转换成并行数据并输出，其特征在于，具有：
m位的串行数据保持部，在从传输开始至传输结束的传输期间内，输入将输入位数设定成m位或比m位小的n位的串行数据、和与所述串行数据同步的串行时钟，在根据所述串行时钟每次1位地移位所述串行数据的同时，保持所述串行数据；
输入方式识别部，根据在所述传输期间计数所述串行时钟的产生数所得到的计数值，识别所述输入位数是m位或n位；和
并行数据生成部，在所述输入方式识别部识别出所述输入位数是m位时，输出所述串行数据保持部中保持的m位的数据作为第1并行数据，在所述输入方式识别部识别出所述输入位数是n位时，将取代n位的数据输入模式时成为无效数据的m-n位数据而对所述串行数据保持部中保持的n位数据附加对应于后级电路处理的m-n位的规定数据所生成的m位数据作为第2并行数据输出。
2.根据权利要求1所述的串行/并行转换电路，其特征在于：
所述并行数据生成部在所述输入方式识别部识别出所述输入位数是n位时，对应于后级电路将取代n位的数据输入模式时成为无效数据的m-n位数据而对所述串行数据保持部中保持的n位数据附加对应于后级电路处理的m-n位的规定数据所生成的m位数据排列变换，作为第2并行数据输出。
3.根据权利要求1所述的串行/并行转换电路，其特征在于，还具有：
识别所述传输结束的传输结束识别部；和
并行数据保持部，根据识别出所述输入位数是m位或n位时的所述输入方式识别部的输出、和识别出所述传输结束时的所述传输结束识别部的输出，保持并且输出所述第1或所述第2并行数据。
4.根据权利要求1所述的串行/并行转换电路，其特征在于：
所述串行传输格式，根据基于所述串行数据、所述串行时钟和芯片使能的3线式串行接口，在所述芯片使能从一个电平切换成另一电平时为传输开始，在所述芯片使能从所述另一电平切换成所述一个电平时为传输结束，在所述芯片使能为所述另一电平的所述传输期间内，将输入位数设定成m位或n位的所述串行数据与所述串行时钟同步输入。
5.根据权利要求1所述的串行/并行转换电路，其特征在于：
所述串行传输格式，根据基于作为所述串行数据的串行输入数据和串行输出数据、所述串行时钟、芯片使能的4线式串行接口，在所述芯片使能从一个电平切换成另一电平时为传输开始，在所述芯片使能从所述另一电平切换成所述一个电平时为传输结束，在所述芯片使能为所述另一电平的所述传输期间内，将输入位数设定成m位或n位的所述串行数据与所述串行时钟同步输入。
6.根据权利要求4或5所述的串行/并行转换电路，其特征在于：
所述串行传输格式，在设所述芯片使能为所述一个电平、地址代码为所述串行数据、并与所述串行时钟同步传输后，将所述芯片使能从所述一个电平切换成所述另一电平，传输将输入位数设定成m位或n位的所述串行数据，
在前级设置串行接口电路，在所述芯片使能为所述一个电平时传输的所述地址代码与赋予所述串行/并行转换电路的地址代码一致时，使所述芯片使能为所述另一电平时传输的所述串行数据和所述串行时钟输入所述串行/并行转换电路。
7.根据权利要求1所述的串行/并行转换电路，其特征在于：
所述串行传输格式，根据基于所述串行数据和所述串行时钟的2线式串行接口，在将输入位数设定成m位或n位的所述串行数据前后附加开始位和停止位，利用所述开始位为所述传输开始，利用所述停止位为所述传输结束。
8.一种用于驱动液晶显示面板的液晶显示驱动电路，其特征在于，具有：
m位的串行数据保持部，在从传输开始至传输结束的传输期间内，输入将输入位数设定成m位或比m位小的n位的作为所述液晶显示面板的显示数据的串行数据、和与所述串行数据同步的串行时钟，在根据所述串行时钟每次1位地移位所述串行数据的同时，保持所述串行数据；
输入方式识别部，根据在所述传输期间计数所述串行时钟的产生数所得到的计数值，识别所述输入位数是m位或n位；和
并行数据生成部，在所述输入方式识别部识别出所述输入位数是m位时，输出所述串行数据保持部中保持的m位数据作为第1并行数据，在所述输入方式识别部识别出所述输入位数是n位时，将取代n位的数据输入模式时成为无效数据的m-n位数据而对所述串行数据保持部中保持的n位数据附加对应于后级电路处理的m-n位的规定数据所生成的m位数据作为第2并行数据输出。
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