CN2847443Y - 数码管驱动电路 - Google Patents
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Abstract
本实用新型公开了一种数码管驱动电路，包括一个四位计数器、一个译码器和4个串并转换器，通过计数器对CPU输入的时钟进行计数，然后利用译码器对前三位数据进行译码，进而实现对位数码管的动态选择。将串并转换器的并行数据输出端连接在数码管的7段上，并将串并转换器的串行数据输出端串联起来。当主控芯片输出的数据送入串并转换器后，输出锁存信号将数据锁存起来，这样不仅可以驱动数码管的七段显示，而且系统仅在数据发生变化时才向串并转换器发送数据，有效减少了主控芯片的工作量，提高了系统的处理速度。本实用新型的数码管驱动电路结构简单，接口少，成本低，可广泛适用于成本较低的低端产品中。
Description
技术领域
本实用新型涉及一种数码管驱动电路，具体地说，是涉及一种利用计数器、解码器和串并转换器来代替常用的单片机，以实现数码管显示的驱动控制电路。
背景技术
一般的数码管显示驱动电路都是采用主控芯片通过I2C总线控制单片机来实现，其电路连接关系参见图1、图2所示。主控芯片将需要显示的数字信号经I2C总线传输到单片机D501的数据接收端RXD，单片机D501根据接收到的数字信号设置相应的输出端口P0.0～P0.7、P1.0～P1.4，并在三极管VT602～VT608的反相作用下驱动4位7段数码管N601显示输出。此外，单片机D501的P2.0～P2.4端口响应按键电路的变化，根据用户的操作改变数码管的显示状态。现有的数码管显示驱动电路由于使用了单片机来实现数码管的驱动，使电路成本大幅度升高，这对于成本相对比较低的家电产品来说显然是不实用的，这将导致性价比的降低。
发明内容
本实用新型为了解决现有技术中数码管驱动电路采用价格比较昂贵的单片机来实现所造成的电路性价比低，不适用于成本较低的家电产品的问题，提供了一种新型的数码管驱动电路，通过采用一个计数器、一个译码器和串并转换器来代替常用的单片机实现了数码管的有效驱动，可广泛适用于成本较低的低端产品中。
为解决上述技术问题，本实用新型采用以下技术方案予以实现：
一种数码管驱动电路，包括主控芯片和数码管，所述主控芯片的时钟信号输出端连接一计数器的时钟输入端，所述计数器对时钟进行计数，并将计数值通过其输出端输入到一译码器中；所述译码器对计数值进行译码后输出控制信号一方面连接串并转换器的使能端，另一方面分别经一反相器连接所述数码管的片选端；在所述串并转换器中包含有一移位寄存器和一锁存寄存器，其中，移位寄存器的串行数据输入端连接主控芯片的数据输出端，移位寄存器的时钟端连接主控芯片的时钟信号输出端，锁存寄存器的时钟端接收主控芯片发出的控制信号，其8位并行数据输出端分别与所述数码管的7段输入端和点输入端相连。
作为对上述技术方案的进一步限定，所述串并转换器包含有4个，其中第1个串并转换器的串行数据输入端连接主控芯片的数据输出端，串行数据输出端连接第2个串并转换器的串行数据输入端，所述第2个串并转换器的串行数据输出端连接第3个串并转换器的串行数据输入端，所述第3个串并转换器的串行数据输出端连接第4个串并转换器的串行数据输入端；所述4个串并转换器的移位寄存器时钟端均与主控芯片的时钟信号输出端相连，锁存寄存器时钟端均与主控芯片的IO口相连，8位并行数据输出端均与所述数码管的7段输入端和点输入端相连。
作为对上述技术方案的又进一步限定，所述反相电路由4个NPN型三极管实现，其中，4个NPN型三极管的基极分别连接所述译码器的4个输出端，发射极接地，集电极一方面连接直流电源，另一方面分别与所述数码管的片选端相连。所述译码器的4个输出端分别与4个串并转换器的使能端相连，其输出值循环为0111、1011、1101、1110。所述数码管为一4位7段数码芯片E1-4039AHGI，其4个片选端分别与所述的4个NPN型三极管的集电极相连。
作为对上述技术方案的再进一步限定，所述计数器的型号为74HC161，其异步复位端与译码器的一路输出端相连。
在本实用新型中，串并转换器和译码器分别采用型号为74HC595和74HC138的集成芯片实现。
与现有技术相比，本实用新型的优点和积极效果是：本实用新型采用一个四位计数器、一个译码器和4个串并转换器来实现数码管的驱动。通过计数器对输入的时钟进行计数，然后利用译码器对前三位数据进行译码，进而实现对位数码管的动态选择。将串并转换器的并行数据输出端连接在数码管的7段上，并将串并转换器的串行数据输出端串联起来，当主控芯片输出的数据送入串并转换器后，输出锁存信号将数据锁存起来，这样不仅可以驱动数码管的七段显示，而且系统仅在数据发生变化的时候才向串并转换器发送数据，有效减少了主控芯片的工作量，提高了系统的处理速度。本实用新型的数码管驱动电路结构简单，接口少，成本低，可广泛适用于成本较低的低端产品中。
附图说明
图1是现有技术中数码管驱动电路的单片机线路连接图；
图2是现有技术中单片机与数码管的电路连接原理图；
图3是本实用新型中计数器与译码器之间的电路连接关系图；
图4是本实用新型中的反相电路原理图；
图5是本实用新型中串并转换器与数码管之间的电路连接原理图。
具体实施方式
下面结合附图和具体实施方式对本实用新型作进一步详细的说明。
本实用新型的数码管驱动电路采用一个计数器、一个译码器、一个反相电路和4个串并转换器连接而成。图3中，计数器D1采用一型号为74HC161的4位计数器芯片实现，其时钟端CLK与系统中主控芯片CPU的时钟输出端CLOCK相连，由CPU提供基准时钟。计数器D1对CPU输出的时钟进行计数，取前三位数据通过其输出端QA、QB、QC输送到译码器D2的输入端A、B、C。译码器D2(其型号为74HC138)对输入的数值进行译码，实现其输出端Y0～Y3上的输出值循环为0111、1011、1101、1110。译码器D2的输出端Y5与计数器D1的异步复位端CLR相连，低电平有效，使计数器D1复位到初始状态重新计数。
译码器D2的输出端Y0～Y3一方面分别连接4个串并转换器D703～D706的使能端E(低电平有效)，另一方面连接反相电路的输入端，如图4所示。所述反相电路由4个NPN型三极管Q1～Q4组成，其中，NPN型三极管Q1～Q4的基极分别连接译码器D2的输出端Y0～Y3，发射极接地，集电极一方面分别经电阻R2、R4、R6、R8连接直流电源VCC，另一方面分别连接数码管N701的4个片选端CS0～CS3(高电平有效)，对译码器D2输出的电平信号进行反相后，得到四位数码管N701所需要的片选信号，实现对位数码管N701的动态选择。
所述4个串并转换器D703～D706均采用型号为74HC595的集成芯片实现，在所述74HC595集成芯片中具有一个8位移位寄存器和一个锁存寄存器，移位寄存器和锁存寄存器具有分别的时钟，其芯片连接关系参见图5所示。图5中，第一个串并转换器D703中移位寄存器的串行数据输入端SER连接CPU的数据输出端DATA，移位寄存器的时钟端SRCLK连接CPU的时钟信号输出端CLOCK，锁存寄存器的时钟端RCLK接收CPU的IO口发出的锁存信号LATCH，其8位并行数据输出端O1～O7分别与数码管N701的7段输入端A～G和点输入端DP-相连。所述第一个串并转换器D703中移位寄存器的串行数据输出端Q7连接第二个串并转换器D704中移位寄存器的串行数据输入端SER，再通过第二个串并转换器D704的串行数据输出端Q7连接第三个串并转换器D705的串行数据输入端SER，然后，将第三个串并转换器D705的串行数据输出端Q7连接到第四个串并转换器D706的串行数据输入端SER，进而实现4个串并转换器D703～D706的串联。所述后三个串并转换器D704～D706的移位寄存器时钟端SRCLK均与CPU的时钟信号输出端CLOCK相连，锁存寄存器时钟端RCLK均与CPU的IO口相连，接收CPU发出的锁存信号LATCH，其8位并行数据输出端O1～O7均与数码管N701的7段输入端A～G和点输入端DP-相连。
当系统向串并转换器D703输出串行数据DATA后，每接收到一个时钟信号，串并转换器D703的数据就传输给D704、D704传给D705、D705传给D706，4个时钟信号后，串并转换器D703～D706中的数据都更新完一遍，此时CPU发出锁存信号LATCH，将串并转换器D703～D706内的数据进行锁存。这样，系统就可以只在数据发生变化时向串并转换器D703发送数据，以减少CPU的工作量，提高系统工作效率。将译码器D2输出的信号Y0～Y3分别作为串并转换器D703～D706的使能信号，当数码管N701的片选端CS0被选中时，Y0为低电平，Y1～Y3均为高电平，这样只有串并转换器D703被选中，此时，数据总线上传输的是串并转换器D703输出的数据，以此类推，就实现了数码管N701的动态显示驱动功能。
本实用新型利用计数器和译码器实现了对数码管的片选，用串并转换器实现了对数码管的7段驱动，以简单的电路结构和较低的成本完成了数码管的驱动控制，可广泛应用于成本相对较低的家电产品中。当然，上述说明并非是对本实用新型的限制，本实用新型也并不仅限于上述举例，本技术领域的普通技术人员在本实用新型的实质范围内所做出的变化、改型、添加或替换，也应属于本实用新型的保护范围。
Claims (8)
1.一种数码管驱动电路，包括主控芯片和数码管，其特征在于：所述主控芯片的时钟信号输出端连接一计数器的时钟输入端，所述计数器对时钟进行计数，并将计数值通过其输出端输入到一译码器中；所述译码器对计数值进行译码后输出控制信号一方面连接串并转换器的使能端，另一方面分别经一反相器连接所述数码管的片选端；在所述串并转换器中包含有一移位寄存器和一锁存寄存器，其中，移位寄存器的串行数据输入端连接主控芯片的数据输出端，移位寄存器的时钟端连接主控芯片的时钟信号输出端，锁存寄存器的时钟端接收主控芯片发出的控制信号，其8位并行数据输出端分别与所述数码管的7段输入端和点输入端相连。
2.根据权利要求1所述的数码管驱动电路，其特征在于：所述串并转换器包含有4个，其中第1个串并转换器的串行数据输入端连接主控芯片的数据输出端，串行数据输出端连接第2个串并转换器的串行数据输入端，所述第2个串并转换器的串行数据输出端连接第3个串并转换器的串行数据输入端，所述第3个串并转换器的串行数据输出端连接第4个串并转换器的串行数据输入端；所述4个串并转换器的移位寄存器时钟端均与主控芯片的时钟信号输出端相连，锁存寄存器时钟端均与主控芯片的IO口相连，8位并行数据输出端均与所述数码管的7段输入端和点输入端相连。
3.根据权利要求1或2所述的数码管驱动电路，其特征在于：所述反相电路由4个NPN型三极管实现，其中，4个NPN型三极管的基极分别连接所述译码器的4个输出端，发射极接地，集电极一方面连接直流电源，另一方面分别与所述数码管的片选端相连。
4.根据权利要求3所述的数码管驱动电路，其特征在于：所述译码器的4个输出端分别与4个串并转换器的使能端相连，其输出值循环为0111、1011、1101、1110。
5.根据权利要求4所述的数码管驱动电路，其特征在于：所述数码管为一4位7段数码芯片，其4个片选端分别与所述的4个NPN型三极管的集电极相连。
6.根据权利要求1或5所述的数码管驱动电路，其特征在于：所述计数器的异步复位端与译码器的一路输出端相连。
7.根据权利要求5所述的数码管驱动电路，其特征在于：所述串并转换器的型号为74HC595，所述数码管的型号为E1-4039AHGI。
8.根据权利要求6所述的数码管驱动电路，其特征在于：所述计数器的型号为74HC161，所述译码器的型号为74HC138。
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