CN108447431A - 多位七段码的精简io口控制装置及其方法、显示子程序 - Google Patents

多位七段码的精简io口控制装置及其方法、显示子程序 Download PDF

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Abstract

本发明公开一种多位七段码的精简IO口控制方法，所涉及的硬件电路包括微处理器、串行移位芯片、译码芯片以及七段码显示器。其中的串行移位芯片用于产生七段码的段控制信号，译码芯片用于产生七段码的位控制信号。这种方法适合于利用微处理器驱动多位七段码的场合，它可以节省所需的IO口数量，使微处理器控制器的设计更加灵活。

Description

多位七段码的精简IO口控制装置及其方法、显示子程序
技术领域
本发明涉及微处理器驱动技术领域，更具体地说，是涉及一种多位七段码的精简IO口控制装置及其控制方法、七段码显示子程序，它适合于利用微处理器驱动多位七段码的场合。
背景技术
在以微处理器为核心的控制器中，经常需要利用多位七段码作为显示器。1位七段码有8个段码控制端和1个公共端，每增加1位七段码就需要增加1个公共端，对于1个4位的七段码显示器，总共需要12个控制信号。对于微处理器来说，IO口的数量是有限的，如果直接用12个IO口来控制七段码，可能会出现IO口不够用的情况。为了解决这种矛盾，可以选用IO口数量很多的微处理器，或者引入专用的七段码驱动芯片，但是这两种方法都会较大的增加成本。
发明内容
本发明的目的在于提供一种多位七段码的精简IO口控制装置及其控制方法、七段码显示子程序，这种方法只需要使用少数的IO口就可以驱动多位七段码，大大节省所需要的IO口，且价格低廉，以克服现有技术的不足。
本发明解决其技术问题的技术方案是：多位七段码的精简IO口控制装置，其特征在于：包括微处理器U1、串行移位芯片U2、译码芯片U3以及七段码显示器，串行移位芯片U2与译码芯片U3并联连接后分别与微处理器U1、七段码显示器连接，其中串行移位芯片用于产生七段码的段控制信号，译码芯片用于产生七段码的位控制信号。
微处理器U1选用AT89C52，串行移位芯片U2选用74LS164，译码芯片U3选用74HC138，七段码显示器包括SEG1和SEG2，SEG1和SEG2选用4位的共阴七段码。
74LS164的第9引脚为复位信号R，固定接+5V；74LS164的第8引脚为时钟信号C，上升沿有效，第8引脚和AT89C52的第25引脚P2.4相连；74LS164的第1和第2引脚为数据信号，两者逻辑与以后的结果作为移位信号的输入，将这两个引脚都接到AT89C52的第26引脚P2.5；74LS164的第3-6引脚、第10-13引脚为输出信号Q0-Q7。
74HC138的第4、5引脚E2、E3为使能信号，低电平有效，第4、5引脚固定接地；74HC138的第6引脚E1为另外一个使能信号，高电平有效，E1和AT89C52的第24引脚P2.4相连；74HC138的第1、2、3引脚A、B、C为译码输入信号；74HC138的第15-9、7引脚为译码输出信号Q0-Q7。
SEG1、SEG2的段信号A-G、DP两两相连，并对应和74LS164的Q0-Q7相连；SEG1的位选信号1-4分别和74HC138的Q0-Q3相连；SEG2的位选信号1-4分别和74HC138的Q4-Q7相连。
上述的多位七段码的精简IO口控制装置的控制方法，通过引入串行移位芯片和译码芯片，利用它们分别用来控制七段码的段信号和位信号；串行移位芯片在时钟信号的控制下，把需要的数据序列通过数据输入端口逐位送到输出端，实现把串行数据转化为并行数据的目的；译码芯片把n位的信号译码成为2n个信号，如74HC138芯片可以利用3位输入信号实现8位信号的选择，用其控制8位七段码。
上述的多位七段码的精简IO口控制装置的七段码显示子程序，包括以下步骤：
S1)关闭所有的位信号，令AT89C52的P2.4＝0，即74HC138的E1＝0；
S2)把七段码的段码信号通过串行移位芯片74LS164输出到Q0-Q7，在74LS164的第8引脚时钟信号C产生8个上升信号，把段码信号通过74LS164的第1和第2引脚输出到74LS164的Q0-Q7；
S3)使需要显示的七段码的位信号生效：使译码芯片74HC138有效，并通过译码信号使74HC138的某个输出信号有效。
串行移位芯片的作用是在时钟信号的控制下，把需要的数据序列通过数据输入端口逐位送到输出端，实现把串行数据转化为并行数据的目的。译码芯片把n位的信号译码成为2n个信号，如74HC138芯片可以利用3位输入信号实现8位信号的选择，用其控制8位七段码，考虑译码芯片还需要1位使能信号，总体上可以节省4个信号。
本发明的有益效果是：
本发明引入了译码芯片和串行移位芯片，用它们驱动多位七段码，可以大大节省所需要的IO口，同时只需要增加较少的成本。以串行移位芯片产生8个输出作为七段码的段信号，而移位芯片只需要2位输入信号；利用译码芯片产生七段码的位选信号。这种设计方法，可以较大程度的节省所需IO口的数量，使微处理器可以用剩余的IO口监控更多的外设，使控制器的设计更加灵活。
附图说明
图1是本发明所涉及的电路方框图。
图2是本发明所涉及的电路原理图。
图3是本发明所涉及的控制器的七段码显示刷新程序流程图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，术语～中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包含一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应作广义理解，例如，可以是固定连接。也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明的具体含义。
如图1所示，发明所涉及的硬件电路包括微处理器1、串行移位芯片2、译码芯片3和七段码显示器4，其中的串行移位芯片用来产生驱动七段码显示器的段信号，译码芯片用来产生驱动七段码显示器的位信号。
具体的硬件电路原理图如图2所示，包括微处理器U1、串行移位芯片U2、译码芯片U3以及七段码SEG1和SEG2，其中U1选用AT89C52，U2选用74LS164，U3选用74HC138，SEG1和SEG2选用4位的共阴七段码。
AT89C52的最小系统以及其他外设的电路不是本发明涉及的范围，在此不作介绍。而74LS164和74HC138是重点，需要详细介绍其电路连接。
74LS164的第9引脚为复位信号R，此处固定接+5V，即永远不复位；74LS164的第8引脚为时钟信号C，上升沿有效，此处和AT89C52的第25引脚P2.4相连；74LS164的第1和第2引脚为数据信号，两者逻辑与以后的结果作为移位信号的输入，此处将这两个引脚都接到AT89C52的第26引脚P2.5，相当于74LS164的数据输入信号为P2.5；74LS164的第3-6、10-13为输出信号Q0-Q7。
74HC138的第4、5引脚E2、E3为使能信号，它们都是低电平有效，此处固定接地，即它们永远有效；74HC138的第6引脚E1为另外一个使能信号，高电平有效，此处和AT89C52的第24引脚P2.4相连；74HC138的第1、2、3引脚A、B、C为译码输入信号；74HC138的第15-9、7引脚为译码输出信号Q0-Q7，如ABC＝010时，Q2将输出低电平，其他输出信号为高电平。
SEG1、SEG2的段信号A-G、DP两两相连，并对应和74LS164的Q0-Q7相连；SEG1的位选信号1-4分别和74HC138的Q0-Q3相连；SEG2的位选信号1-4分别和74HC138的Q4-Q7相连。
七段码的显示子程序的流程图如图3所示，主要分为以下3个步骤：
步骤1，关闭所有的位信号，由于此处选用的七段码为共阴型的，只要74HC138的Q0-Q7全部输出高电平即可。为了达到这个目的，令AT89C52的P2.4＝0，即74HC138的E1＝0。
步骤2，把七段码的段码信号通过串行移位芯片74LS164输出到Q0-Q7。具体来说需要在74LS164的第8引脚时钟信号C产生8个上升信号，把段码信号通过74LS164的第1和第2引脚输出到74LS164的Q0-Q7。
步骤3，使需要显示的七段码的位信号生效。具体来说，使译码芯片74HC138有效，并通过译码信号使74HC138的某个输出信号有效。
本发明引入了译码芯片和串行移位芯片，用它们驱动多位七段码，可以大大节省所需要的IO口，同时只需要增加较少的成本。用1片译码芯片74HC138和1片串行移位芯片74LS164，最多可以驱动8位的七段码，此时只需要6个IO口。
尽管已经示出和描述了本发明的实施例，本领域的普通技术人员应当理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同替换所限定，在未经创造性劳动所作的改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种多位七段码的精简IO口控制装置，其特征在于：包括微处理器U1、串行移位芯片U2、译码芯片U3以及七段码显示器，串行移位芯片U2与译码芯片U3并联连接后分别与微处理器U1、七段码显示器连接，其中串行移位芯片用于产生七段码的段控制信号，译码芯片用于产生七段码的位控制信号。
2.根据权利要求1所述的多位七段码的精简IO口控制装置，其特征在于：微处理器U1选用AT89C52，串行移位芯片U2选用74LS164，译码芯片U3选用74HC138，七段码显示器包括SEG1和SEG2，SEG1和SEG2选用4位的共阴七段码。
3.根据权利要求2所述的多位七段码的精简IO口控制装置，其特征在于：74LS164的第9引脚为复位信号R，固定接+5V；74LS164的第8引脚为时钟信号C，上升沿有效，第8引脚和AT89C52的第25引脚P2.4相连；74LS164的第1和第2引脚为数据信号，两者逻辑与以后的结果作为移位信号的输入，将这两个引脚都接到AT89C52的第26引脚P2.5；74LS164的第3-6引脚、第10-13引脚为输出信号Q0-Q7。
4.根据权利要求3所述的多位七段码的精简IO口控制装置，其特征在于：74HC138的第4、5引脚E2、E3为使能信号，低电平有效，第4、5引脚固定接地；74HC138的第6引脚E1为另外一个使能信号，高电平有效，E1和AT89C52的第24引脚P2.4相连；74HC138的第1、2、3引脚A、B、C为译码输入信号；74HC138的第15-9、7引脚为译码输出信号Q0-Q7。
5.根据权利要求4所述的多位七段码的精简IO口控制装置，其特征在于：SEG1、SEG2的段信号A-G、DP两两相连，并对应和74LS164的Q0-Q7相连；SEG1的位选信号1-4分别和74HC138的Q0-Q3相连；SEG2的位选信号1-4分别和74HC138的Q4-Q7相连。
6.根据权利要求5所述的多位七段码的精简IO口控制装置的控制方法，其特征在于：引入串行移位芯片和译码芯片，利用它们分别用来控制七段码的段信号和位信号；串行移位芯片在时钟信号的控制下，把需要的数据序列通过数据输入端口逐位送到输出端，实现把串行数据转化为并行数据的目的；译码芯片把n位的信号译码成为2n个信号，如74HC138芯片可以利用3位输入信号实现8位信号的选择，用其控制8位七段码。
7.根据权利要求5所述的多位七段码的精简IO口控制装置的七段码显示子程序，其特征在于包括以下步骤：
S1)关闭所有的位信号，令AT89C52的P2.4＝0，即74HC138的E1＝0；
S2)把七段码的段码信号通过串行移位芯片74LS164输出到Q0-Q7，在74LS164的第8引脚时钟信号C产生8个上升信号，把段码信号通过74LS164的第1和第2引脚输出到74LS164的Q0-Q7；
S3)使需要显示的七段码的位信号生效：使译码芯片74HC138有效，并通过译码信号使74HC138的某个输出信号有效。
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