CN200953230Y - 一种led显示模组的信号接口电路 - Google Patents
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Abstract
本实用新型涉及一种LED显示模组的信号接口电路，应用于LED标准箱体，包括：信号输入插座，信号输出插座，第一CMOS数据总线缓冲器，第二、第三高速带锁存的CMOS 8位串入/并出移位寄存器，第四高速不带锁存的CMOS 8位串入/并出移位寄存器以及四位跳线。由于引入LED显示模组间信号连接的串行模式，并采用CMOS高速串入/并出移位寄存器芯片，仅需4根信号线和5P插座，即可实现采用并行模式传送LED显示模组间全部数据和控制信号的功能；大幅度减少了LED显示模组间信号连接线的数量，使得LED箱体布线设计更简洁，成本降低。
Description
技术领域
本实用新型涉及LED显示屏控制技术领域，更具体地说，涉及一种LED显示模组的信号接口电路。
背景技术
在传统的LED显示屏相邻模组间的信号接口电路设计中，数据和控制信号的传送一般均采用并行模式。图1示出的是传统LED模组并行数据连接的示意图，图中支持的RGB全彩色LED模组的分辨率为16列×16行，采用的占空比为1/4。
图1左边的J1为20P的信号输入插座，右边的J2为20P的信号输出插座，U1～U3是型号均为74HC245的8位总线驱动器，LED显示阵列包括四行译码驱动、RGB串入/并出恒流驱动、16×16 LED灯等。信号输入插座J1的接口信号包括R0～R3_in(包含4根线，如图1所示，下同)、G0～G3_in、B0～B3_in 12个数据位，移位时钟SCLK_in、行锁存信号/LATCH_in、关断控制信号/EN_in、以及行输入扫描信号L0～L1_in 5个控制位，一共17个有效信号，其余3根线是地线。
其中，RGB 12位数据经总线驱动器U1、U2缓冲驱动后，输出R0～R3、G0～G3、B0～B3作为RGB串入/并出恒流驱动芯片的数据输入，而末级恒流驱动芯片的串行输出接到20P的信号输出插座J2，作为下一LED模组的数据输入。
移位时钟SCLK_in、行锁存信号/LATCH_in以及关断控制信号/EN_in，经总线驱动器U3缓冲驱动后也分成两路，一路作为本级LED显示阵列的移位时钟SCLK、行锁存信号/LATCH和关断控制信号/EN；另一路SCLK_out、/LATCH_out和/EN_out不带负载接到信号输出插座J2，作为下一LED模组的控制输入。
目前，LED全彩屏均采用标准的箱式结构，每个箱体的LED象素分辨率一般为64列×48行，由一块扫描板上的可编程FPGA芯片负责LED的数据转换和扫描控制，图2示出的是64×48全彩色LED标准箱体信号并行连接示意图。如图所示，1为64×48全彩色LED标准箱体，2为16×16 LED模组，3为扫描板，4为20芯扁平电缆，5为20P插座，6为FPGA芯片，7为RGB0～RGB3四组12位数据，8为位RGB4～7四组12位数据，9为RGB8～RGB11四组12位数据，10为5个控制信号。
由上述可以看出，在传统的LED显示模组并行接口电路设计中，当采用占空比为1/4，分辨率为16列×16行的RGB全彩色LED模组时，48行LED，每四行一组RGB数据，共需12组36根数据线，加上至少5根控制线，一共需要41根信号线，并至少占用FPGA芯片的41个I/O口。因此，采用此法LED显示模组间信号连接线多，LED箱体布线复杂，成本较高。
实用新型内容
本实用新型要解决的技术问题在于，针对现有技术的上述LED显示模组间信号连接线多，LED箱体布线复杂，成本较高的缺陷，提供一种LED显示模组的信号接口电路。
本实用新型解决其技术问题所采用的技术方案是：构造一种LED显示模组的信号接口电路，应用于LED标准箱体，包括：信号输入插座(J11)、信号输出插座(J12)、第一数据总线缓冲器(U11)、第二串入/并出移位寄存器(U12)、第三串入/并出移位寄存器(U13)，第四串入/并出移位寄存器(U14)以及四位跳线(W11)。
所述信号输入插座(J11)的输出端与所述第一数据总线缓冲器(U11)的输入端连接；
所述第一数据总线缓冲器(U11)的输出端的一端分别与所述第二串入/并出移位寄存器(U12)、所述第三串入/并出移位寄存器(U13)和所述第四串入/并出移位寄存器(U14)的输入端连接，另一端与所述信号输出插座(J12)的输入端连接；
所述第二串入/并出移位寄存器(U12)的输出端和所述第三串入/并出移位寄存器(U13)的输出端分别与所述LED显示阵列的输入端连接；
所述第四串入/并出移位寄存器(U14)的输出端的一端分别与所述第二串入/并出移位寄存器(U12)和所述第三串入/并出移位寄存器(U13)的输入端连接，另一端与所述四位跳线(W11)的输入端连接；
所述四位跳线(W11)的输出端与所述LED标准箱体中的LED显示阵列的输入端连接。
本实用新型中，所述信号输入插座J11的接口信号包括D0～D2_in 3个数据输入位、一个高速移位时钟HSCLK_in，共4个有效信号和一根地线。所述D0～D2_in 3个数据输入位经所述第一数据总线缓冲器U11缓冲驱动后，分成两路，一路输出D0～D2信号，分别连接到所述第二、三、四串入/并出移位寄存器(U12、U13、U14)的输入端，另一路输出D0_out～D2_out信号，直接连接到所述信号输出插座J12，作为下一级LED模组的数据输入。
本实用新型中，所述高速移位时钟HSCLK_in经第一数据总线缓冲器U11缓冲驱动后，也分成两路，一路输出HSCLK信号作为所述第二、三、四串入/并出移位寄存器(U12、U13、U14)的移位时钟，另一路输出HSCLK_out信号，直接连接到所述信号输出插座J12，作为下一级LED模组的高速移位时钟输入。
本实用新型中，所述第四串入/并出移位寄存器U14产生一个高速锁存信号HLATCH和一组移位时钟信号SCLKA～SCLKD。
所述高速锁存信号HLATCH分别连接到所述第二串入/并出移位寄存器U12和所述第三串入/并出移位寄存器U13，作为高速带锁存的8位串入/并出移位寄存器的高速锁存信号，以使所述第二串入/并出移位寄存器U12和所述第三串入/并出移位寄存器U13有一个展宽的稳定的数据输出；
所述移位时钟信号SCLKA～SCLKD分别供给所述LED标准箱体的第一级A至第四级D的LED模组恒流芯片所需的移位时钟信号，通过所述四位跳线W11，根据LED模组的A、B、C、D序号，选中一个对应的移位时钟信号，作为本级LED模组恒流芯片所需的移位时钟SCLK。
本实用新型中，所述第二串入/并出移位寄存器U12产生所述LED显示阵列所需的R0～R3、G0～G3数据信号；第三串入/并出移位寄存器U13产生所述LED显示阵列所需的B0～B3数据信号和所述LED显示阵列所需的行扫描信号L0～L1、行锁存信号/LATCH及关断控制信号/EN。
本实用新型中，所述信号输入插座J11为5P的信号输入插座，所述信号输出插座J12为5P的信号输出插座。
本实用新型中，第一数据总线缓冲器U11的型号为74HC245，所述第二串入/并出移位寄存器U12、所述第三串入/并出移位寄存器U13的型号均为74HC595，所述第四串入/并出移位寄存器U14的型号为74HC164。
本实用新型中，所述四位跳线(W11)为四位BCD码拨盘或带短路块的4×2插针。
本实用新型的有益效果是，引入LED显示模组间信号连接的串行模式，并采用CMOS高速串入/并出移位寄存器芯片，仅需4根信号线和5P插座，即可实现采用并行模式传送LED显示模组间全部数据和控制信号的功能；大幅度减少了LED显示模组间信号连接线的数量，使得LED箱体布线设计更简洁，成本降低；而且还大幅度减少了扫描控制板FPGA芯片的I/O口输出，允许采用更小封装的FPGA芯片或者更简单的器件，也进一步降低了成本。
附图说明
下面将结合附图及实施例对本实用新型作进一步说明，附图中：
图1是传统的LED模组并行数据连接的示意图；
图2是图1采用64×48全彩色LED标准箱体的信号并行连接示意图；
图3是本发明的LED模组串行数据连接的示意图；
图4是图3采用64×48全彩色LED标准箱体的信号串行连接示意图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下通过具体实施例并参见附图，对本发明进行详细说明。
图3示出的是LED模组串行数据连接的示意图，如图所示。该电路引入了LED模组间高速串行数据传送方式，并采用高达100MHZ的CMOS 8位串入/并出移位寄存器芯片，仅需4根信号线、一根地线和5P插座，即可实现采用并行模式传送LED显示模组间全部数据和控制信号的功能。
图3左边的J11为5P的信号输入插座，右边的J12为5P的信号输出插座。U11(型号为74HC245)为CMOS数据总线缓冲器，U12和U13(型号均为74HC595)为高速带锁存的8位串入/并出移位寄存器，即为第一串入/并出移位寄存器和第二串入/并出移位寄存器；U14(型号为74HC164)为高速不带锁存的8位串入/并出移位寄存器，即为第四串入/并出移位寄存器；W11为四位跳线，LED显示阵列包括四行译码驱动、RGB串入/并出恒流驱动、16×16LED灯等。
信号输入插座J11的接口信号包括D0～D2_in 3个数据输入位，一个高速移位时钟HSCLK_in，共4个有效信号和一根地线。D0～D2_in 3个数据输入位经CMOS数据总线缓冲器U11缓冲驱动后，分成两路，一路输出D0～D2信号，分别接到U12、U13和U14高速8位串入/并出移位寄存器的串行数据输入端，另一路输出D0_out～D2_out信号，不带负载直接连接到J12信号输出插座，作为下一级LED模组的数据输入。
高速移位时钟HSCLK_in经CMOS数据总线缓冲器U11缓冲驱动后，也分成两路，一路输出HSCLK信号作为U12、U13和U14高速8位串入/并出移位寄存器的移位时钟，另一路输出HSCLK_out信号，不带负载直接连接到J12信号输出插座，作为下一级LED模组的高速移位时钟输入。
在数据位D2和高速移位时钟HSCLK的作用下，不带锁存的高速串行移位寄存器U14产生一个高速锁存信号HLATCH和一组移位时钟信号SCLKA～SCLKD，它们均是高速移位时钟HSCLK的8分频。其中，信号HLATCH连接到U12和U13，作为高速带锁存的8位串入/并出移位寄存器的高速锁存信号，以使U12和U13有一个展宽的稳定的数据输出。SCLKA～SCLKD分别是供给图4中第一级A至第四级D 16×16LED模组恒流芯片所需的移位时钟信号，通过跳线W11，根据LED模组的A、B、C、D序号，选中一个对应的移位时钟信号，作为本级LED模组恒流芯片所需的移位时钟SCLK，它只对本级LED模组恒流芯片的RGB输入数据流产生移位，以实现本模组的定位显示。
在高速移位时钟HSCLK和高速锁存信号HLATCH的作用下，高速串行移位寄存器U12产生LED显示阵列所需的R0～R3、G0～G3数据信号。U13产生LED显示阵列所需的B0～B3数据信号和LED显示阵列所需的行扫描信号L0～L1、行锁存信号/LATCH及关断控制信号/EN。
图4是图3采用64×48全彩色LED标准箱体的信号串行连接示意图，其信号采用串行连接模式。图4中，14为5芯扁平电缆，15为5P插座，17为D0～D2一组数据3位，18为D3～D5一组数据3位，19为D6～D8一组数据3位，110为高速移位时钟HSCLK，其余标号与图2相同，A、B、C、D为横向续接的四个16×16LED模组。
从图4可以看出，在LED显示模组串行接口电路设计中，当采用占空比为1/4，分辨率为16列×16行的RGB全彩色LED模组时，48行LED，每四行一组数据，需3组9根数据线，加上1根高速移位时钟，一共仅需10根信号线，并占用FPGA的10个I/O口，这就允许采用更小封装的FPGA或更简单的器件进行设计，进一步降低了成本。
目前，可编程FPGA芯片的I/O输出可达几百MHz，同时LED全彩驱动板采用四层板设计，这为本方案引入的LED显示模组间信号联接的串行模式创造了条件。本方案已在实践中得到应用，在5～10MHz的LED串行数据流中，高速移位时钟可控制在40～80MHz。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明。凡是在本发明的精神和原则之内，所作的任何修改、等同替换、改进，例如74HC245改为74HC244，LED模组横向续接改为纵向续接，支持的LED模组分辨率改变等，均应包含在本发明的保护范围之内。
Claims (8)
1、一种LED显示模组的信号接口电路，应用于LED标准箱体，包括：信号输入插座(J11)、信号输出插座(J12)、第一数据总线缓冲器(U11)、第二串入/并出移位寄存器(U12)、第三串入/并出移位寄存器(U13)，第四串入/并出移位寄存器(U14)以及四位跳线(W11)，其特征在于：
所述信号输入插座(J11)的输出端与所述第一数据总线缓冲器(U11)的输入端连接；
所述第一数据总线缓冲器(U11)的输出端的一端分别与所述第二串入/并出移位寄存器(U12)、所述第三串入/并出移位寄存器(U13)和所述第四串入/并出移位寄存器(U14)的输入端连接，另一端与所述信号输出插座(J12)的输入端连接；
所述第二串入/并出移位寄存器(U12)的输出端和所述第三串入/并出移位寄存器(U13)的输出端分别与所述LED显示阵列的输入端连接；
所述第四串入/并出移位寄存器(U14)的输出端的一端分别与所述第二串入/并出移位寄存器(U12)和所述第三串入/并出移位寄存器(U13)的输入端连接，另一端与所述四位跳线(W11)的输入端连接；
所述四位跳线(W11)的输出端与所述LED标准箱体中的LED显示阵列的输入端连接。
2、根据权利要求1所述的信号接口电路，其特征在于，所述信号输入插座(J11)的接口信号包括D0～D2_in 3个数据输入位、一个高速移位时钟HSCLK_in，共4个有效信号和一根地线；
所述D0～D2_in 3个数据输入位经所述第一数据总线缓冲器(U11)缓冲驱动后，分成两路，一路输出D0～D2信号，分别连接到所述第二、三、四串入/并出移位寄存器(U12、U13、U14)的输入端，另一路输出D0_out～D2_out信号，直接连接到所述信号输出插座(J12)，作为下一级LED模组的数据输入。
3、根据权利要求2所述的信号接口电路，其特征在于，所述高速移位时钟HSCLK_in经第一数据总线缓冲器(U11)缓冲驱动后，也分成两路，一路输出HSCLK信号作为所述第二、三、四串入/并出移位寄存器(U12、U13、U14)的移位时钟，另一路输出HSCLK_out信号，直接连接到所述信号输出插座(J12)，作为下一级LED模组的高速移位时钟输入。
4、根据权利要求2或3所述的信号接口电路，其特征在于，所述第四串入/并出移位寄存器(U14)产生一个高速锁存信号HLATCH和一组移位时钟信号SCLKA～SCLKD；
所述高速锁存信号HLATCH分别连接到所述第二串入/并出移位寄存器(U12)和所述第三串入/并出移位寄存器(U13)，作为高速带锁存的8位串入/并出移位寄存器的高速锁存信号，以使所述第二串入/并出移位寄存器(U12)和所述第三串入/并出移位寄存器(U13)有一个展宽的稳定的数据输出；
所述移位时钟信号SCLKA～SCLKD分别供给所述LED标准箱体的第一级A至第四级D的LED模组恒流芯片所需的移位时钟信号，通过所述四位跳线(W11)，根据LED模组的A、B、C、D序号，选中一个对应的移位时钟信号，作为本级LED模组恒流芯片所需的移位时钟SCLK。
5、根据权利要求4所述的接口电路，其特征在于，所述第二串入/并出移位寄存器(U12)产生所述LED显示阵列所需的R0～R3、G0～G3数据信号；第三串入/并出移位寄存器(U13)产生所述LED显示阵列所需的B0～B3数据信号和所述LED显示阵列所需的行扫描信号L0～L1、行锁存信号/LATCH及关断控制信号/EN。
6、根据权利要求1所述的接口电路，其特征在于，所述信号输入插座(J11)为5P的信号输入插座，所述信号输出插座(J12)为5P的信号输出插座。
7、根据权利要求1所述的接口电路，其特征在于，第一数据总线缓冲器(U11)的型号为74HC245，所述第二串入/并出移位寄存器(U12)、所述第三串入/并出移位寄存器(U13)的型号均为74HC595，所述第四串入/并出移位寄存器(U14)的型号为74HC164。
8、根据权利要求1所述的接口电路，其特征在于，所述四位跳线(W11)为四位BCD码拨盘或带短路块的4×2插针。
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