JP3379873B2 - マトリックス型タッチパネル入力装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マトリックス型の
タッチパネル入力装置において、タッチパネルと、該タ
ッチパネルを制御し且つタッチパネルからの情報データ
を受信するＣＰＵ（中央処理装置）との間のインターフ
ェースに関する。

【０００２】

【従来の技術】タッチパネル入力装置は、座標入力装置
の一種であり、ディスプレイユニット(３)上に透過性の
タッチパネル(４)が装着され、タッチパネル(４)の面上
を指で直接押圧することにより、押圧位置を検出し、コ
ンピュータ等に指示信号を入力できる。タッチパネル入
力装置は、操作が簡単且つ直感的で理解しやすいため、
近年、ＦＡ（ファクトリーオートメーション）用、銀行
のＡＴＭ（現金自動預け払い機）用等の入力装置とし
て、幅広く利用されている。タッチパネル入力装置は、
図９に示すように、タッチパネル(４)と、該タッチパネ
ル(４)を制御し且つタッチパネル(４)からの情報データ
を受信するＣＰＵ(２)と、タッチパネル(４)及びＣＰＵ
(２)間に配備され、ＣＰＵ(２)からの指示信号及び制御
信号に基づいてタッチパネル(４)を駆動し、タッチパネ
ル(４)からの情報データをＣＰＵ(２)に送信するインタ
ーフェース部(５)とを具える。ＣＰＵ(２)からの指示及
び制御に基づいて、インターフェース部(５)がタッチパ
ネル(４)を操作し、このときの情報データをＣＰＵ(２)
が受信することにより、入力座標を特定できる。

【０００３】タッチパネル入力装置には、入力操作した
座標点を特定する構成として、アナログ型とマトリック
ス型の２つがあり、何れも通常の入力操作のために実用
されている。アナログ型のタッチパネル入力装置は、例
えば、特開平７−302168に記載のタッチパネル入力装置
のように、タッチパネル全体を覆い且つ端部に対向電極
を具える２枚の抵抗膜を、それぞれの電極方向を９０度
ずらして上下に重ねたものであり、一方の対向電極に電
圧を印加して、他方の対向電極から分圧を検出し、これ
を交互に行うことにより、入力座標が特定される。一
方、マトリックス型のタッチパネル入力装置(１)は、図
９のように、各軸方向に複数の透明電極(40)(41)を配列
したものであり、インターフェース部(５)が、ＣＰＵ
(２)からの指示に基づき、ある軸方向（図ではＸ軸方
向）に配列した透明電極（以下、配列電極とする）(40)
に駆動電圧を順次印加して、他の軸方向（図ではＹ軸方
向）の配列電極(41)の各電圧を検出し、該検出信号をＣ
ＰＵ(２)に送信することにより、入力座標が特定され
る。ところで、入力操作の中でも重要コマンドについて
は、入力操作の慎重を期するために、パネル上の２点を
同時にタッチすることによってのみコマンド入力が可能
な操作があり、これにより不用意なミスタッチによる誤
入力を排除している。２点同時タッチ操作による２入力
の同時検出は、アナログ型では原理的に困難であり、専
らマトリックス型が実施されている。

【０００４】

【発明が解決しようとする課題】従来のタッチパネル装
置(１)は、ディスプレイ周縁のスペース上の制約から、
インターフェース部(５)がタッチパネル(４)から離れて
配備され、その間を伝送線にて接続されている。近年、
ディスプレイの高解像度化に伴い、タッチパネル(４)の
解像度を上げることが要請されている。しかしながら、
マトリックス型の場合、タッチパネル(4)の解像度を上
げるには、各軸方向の配列電極(40)(41)の本数をそれぞ
れ増やす必要があり、その結果、該電極数、インターフ
ェース部(５)の入出力ピン数、及び配列電極(40)(41)と
インターフェース部(５)間に駆動用または検出用に配備
される伝送線の総数が、非常に多くなり、タッチパネル
装置(１)が巨大化することになる。

【０００５】例えば、パーソナルコンピュータの標準デ
ィスプレイ規格であるＶＧＡ規格では、解像度が横640
ドット×縦480ドットである。各電極(40)(41)を16ドッ
ト毎に１本配備すれば、横軸方向の配列電極(40)が40
本、縦軸方向の配列電極(41)が30本必要となり、電極(4
0)(41)とインターフェース部(５)間の伝送線数は、電極
(40)(41)の総数70本が最低必要となる。同様に、パーソ
ナルコンピュータの高解像度ディスプレイ規格であるＸ
ＧＡ規格では、解像度が横1024ドット×縦768ドットで
あり、この場合、横軸方向の配列電極(40)が64本、縦軸
方向の配列電極(41)が48本必要となり、電極(40)(41)と
インターフェース部(５)間の伝送線数は、最低112本必
要となり、タッチパネル(４)の周縁に多量の配線を収容
する幅広いスペースが必要となる。

【０００６】

【本発明の目的】本発明は、タッチパネル周縁に電極毎
に設ける伝送線を著しく減らすことにより、マトリック
ス型のタッチパネル入力装置の大型化を避けることを目
的とする。

【０００７】

【課題を解決するための手段】上記課題を解決するため
に、本発明のマトリックス型タッチパネル入力装置は、
横軸方向及び縦軸方向に複数の透明電極(40)(41)を配置
したタッチパネル(４)と、ＣＰＵ(２)からの指示によ
り、一方の軸方向に配列した電極(40)に駆動電圧を印加
する駆動部(６)と、他方の軸方向に配列した電極(41)の
電圧の検出信号を前記ＣＰＵ(２)に送信する検出部(７)
とを具えるマトリックス型タッチパネル入力装置(１)に
おいて、前記検出部(７)は、前記タッチパネル(４)の端
部近傍に配置され、前記検出部(７)に接続された電極(4
1)は適当な数毎に１群とされ、該群毎にシリアル変換手
段(９)(9a)(9b)が設けられ、これらシリアル変換手段
(９)(9a)(9b)は直列に接続され、第１段のシリアル変換
手段(9a)は、該シリアル変換手段(9a)に係る電極(41)の
電圧の検出信号を、シリアル信号に変換して第２段のシ
リアル変換手段(９)に送信し第２段以降のシリアル変換
手段(９)(9b)は、該シリアル変換手段(９)(9b)に係る電
極(41)の電圧の検出信号を、シリアル信号に変換し、前
段のシリアル変換手段(９)(9a)から送信されたシリアル
信号に追加して送信し、前記検出部(７)に接続された電
極(41)の電圧の検出信号は、１つのシリアル信号として
前記検出部(７)から前記ＣＰＵ(２)に送信されることを
特徴とする。さらに、本発明のマトリックス型タッチパ
ネル入力装置は、前記駆動部(６)は、前記タッチパネル
(４)の端部近傍に配置され、前記駆動部(６)に接続され
た電極(40)、及び各電極(40)に接続されたドライバ(60)
は適当な数毎に１群とされて、該群毎にパラレル変換手
段(８)(8a)(8b)が設けられ、ドライバ(60)は、指示信号
に基づいて、接続された電極(40)に駆動電圧を印加し、
これらパラレル変換手段(８)(8a)(8b)は直列に接続さ
れ、第１段のパラレル変換手段(8a)は、前記ＣＰＵ(２)
から指示信号を受信し、該パラレル変換手段(8a)に係る
各ドライバ(60)に、前記指示信号を順次送信するととも
に、第２段のパラレル変換手段(８)に前記指示信号を送
信し、第２段から最終段の前段までのパラレル変換手段
(８)は、前段のパラレル変換手段(８)(8a)から送信され
た前記指示信号を、該パラレル変換手段(８)(8a)に係る
各ドライバ(60)に順次送信するとともに、後段のパラレ
ル変 換手段(８)(8b)に前記指示信号を送信し、最終段の
パラレル変換手段(8b)は、前段のパラレル変換手段(８)
から送信された前記指示信号を、該パラレル変換手段(8
b)に係る各ドライバ(60)に順次送信し、前記駆動部(６)
は、前記ＣＰＵ(２)から送られた１つの指示信号に基づ
いて、接続された電極(41)に順次駆動電圧を印加する。

【０００８】

【作用及び効果】駆動部または検出部をタッチパネルの
端部近傍に配備すると、タッチパネルと駆動部または検
出部との間のパラレル配線の長さを短くでき、さらに、
ＣＰＵからパラレル変換手段への指示信号用伝送線、ま
たはシリアル変換手段からＣＰＵへのシリアル信号用伝
送線を１本に減らすことができ、タッチパネル周縁に設
けるべき配線用のスペースを著しく減らすことができ
る。また、パラレル変換手段またはシリアル変換手段を
直列に接続することにより、ＣＰＵから駆動部への指示
信号用伝送線、または、検出部からＣＰＵへのシリアル
信号用伝送線をそれぞれ１本に減らすことができ、前記
スペースをさらに減らすことができる。

【０００９】

【発明の実施の形態】以下、本発明の実施形態につい
て、図面に沿って詳述する。なお、本願に添付の図面に
は、簡略化のため、電源から各電気回路への電源用配線
は省略されている。

【００１０】（実施形態１）図１乃至図５は、本発明の
マトリックス型タッチパネル入力装置(１)の第１実施形
態を示したものである。本実施形態は、図９に示した従
来のマトリックス型タッチパネル入力装置(１)と同様
に、Ｘ軸方向の配列電極(40)に駆動電圧を順次印加し
て、Ｙ軸方向の配列電極(41)における各電圧を検出する
ものである。従って、図１及び図２のように、Ｘ軸方向
の配列電極(40)の端部周縁に駆動部(６)が配備され、図
１及び図４のように、Ｙ軸方向の配列電極(41)の端部周
縁に検出部(７)が配備される。

【００１１】駆動部(６)には、図２のように、ＣＰＵ
(２)に接続され、ＣＰＵ(２)からの指示信号Ａ及び制御
信号Ｂを受信する伝送線(61)(62)と、各配列電極(40)に
接続され、それぞれに駆動電圧を印加する伝送線(63)が
接続される。駆動部(６)は、各配列電極(40)毎に配備さ
れるドライバ(60)を具える。各ドライバ(60)は、前記指
示信号Ａを受信し、指示信号に基づいて、配列電極(40)
に駆動電圧を印加する。駆動部(６)には、配列電極(40)
及び前記ドライバ(60)を適当な数毎に１群として、該群
毎にパラレル変換手段(８)が配備される。第１段のパラ
レル変換手段(8a)は、ＣＰＵ(２)からの制御信号Ｂに基
づいて、ＣＰＵ(２)から受信する指示信号Ａを、群内の
ドライバ(60)に送信し、且つ、後段のパラレル変換手段
(８)に送信する。中間段のパラレル変換手段(８)は、前
記制御信号Ｂに基づいて、前段のパラレル変換手段(８)
から受信する指示信号Ａを、群内のドライバ(60)に送信
し、且つ、後段のパラレル変換手段(８)に送信する。そ
して、最終段のパラレル変換手段(8b)は、制御信号Ｂに
基づいて、前段のパラレル変換手段(８)から受信する指
示信号Ａを群内のドライバ(60)に送信するのみである。

【００１２】本実施形態におけるパラレル変換手段(８)
は、配列電極(40)に駆動電圧を順次印加するために、例
えば、ＴＴＬ（トランジスタ−トランジスタ論理回路）
における統一規格である74シリーズの中の74164のよう
な、シリアルイン−パラレルアウトシフトレジスタ(80)
を使用する。前記シフトレジスタ(80)は、図３のよう
に、前段のパラレル変換手段(８)からの指示信号Ａをデ
ータ入力端子Ｄにて受信する。制御信号Ｂは、クロック
入力端子に入力され、駆動電圧を印加する電極(40)を次
の電極(40)へ移動するロード信号ＤＬＤ１と、リセット
入力端子Ｒに入力され、座標の特定完了後、駆動電圧の
電極(40)への印加を終了するリセット信号ＤＣＬを含ん
でおり、ＣＰＵ(２)から上記入力端子にて受信する。パ
ラレル出力端子Ｑは、それぞれ群内のドライバ(60)に接
続する。そして、ドライバ(60)に接続したパラレル出力
端子Ｑの中の最後の端子Ｑnは、後段のパラレル変換手
段(８)におけるシフトレジスタ(80)のデータ入力端子Ｄ
に接続する。

【００１３】検出部(７)には、図４のように、各配列電
極(41)に接続され、電極(41)からの電圧信号を受信する
伝送線(73)と、ＣＰＵ(２)に接続され、ＣＰＵ(２)から
制御信号を受信する伝送線(72)及びＣＰＵ(２)にシリア
ル信号を送信する伝送線(71)とが接続される。検出部
(７)は、各配列電極(41)毎に配備されるアンプ(70)を具
える。各アンプ(70)は、各配列電極(41)の電圧を検出し
て、ＣＰＵ(２)での処理に適した検出信号に変換する。
検出部(７)は、配列電極(41)及び前記アンプ(70)を適当
な数毎に１群として、該群毎にシリアル変換手段(９)を
配備する。第１段のシリアル変換手段(9a)は、ＣＰＵ
(２)からの制御信号Ｃに基づいて、群内の各アンプ(70)
からの検出信号をシリアル信号Ｓ1に変換して、後段の
シリアル変換手段(９)に送信する。中間段のシリアル変
換手段(９)は、前記制御信号Ｃに基づいて、群内の各ア
ンプ(70)からの検出信号をシリアル信号に変換し、前段
のシリアル変換手段(９)から受信するシリアル信号Ｓj-
1（２≦ｊ≦ｋ−１、ｊは整数である）に追加して、追
加したシリアル信号Ｓjを後段のシリアル変換手段(９)
に送信する。そして、最終段（第ｋ段）のシリアル変換
手段(9b)は、制御信号Ｃに基づいて、群内の各アンプ(7
0)からの検出信号をシリアル信号に変換し、前段のシリ
アル変換手段(９)から受信するシリアル信号Ｓk-1に追
加して、一連のシリアル信号ＳkをＣＰＵ(２)に送信す
る。

【００１４】本実施形態におけるシリアル変換手段(９)
は、配列電極(41)からの検出信号を一連のシリアル信号
に変換するために、例えば、ＴＴＬにおける74シリーズ
の中の74165のような、パラレルイン−シリアルアウト
シフトレジスタ(90)を使用する。前記シフトレジスタ(9
0)は、図５のように、前段のシリアル変換手段(９)から
送信されるシリアル信号Ｓj-1をシリアル入力端子ＳＩ
Ｎにて受信し、アンプ(70)からの検出信号をデータ入力
端子Ｄにて受信する。制御信号Ｃは、ロード入力端子Ｌ
Ｄに入力され、検出信号を格納するロード信号ＲＬＤ
と、クロック入力端子に入力され、シリアル信号を送信
するタイミングとなるクロック信号ＣＬＫを含んでお
り、ＣＰＵ(２)から上記入力端子にて受信する。そし
て、シリアル信号を出力する端子ＳＯＵＴを後段のシリ
アル変換手段(９)におけるシフトレジスタ(90)のシリア
ル入力端子ＳＩＮに接続する。

【００１５】次に、本実施形態におけるタッチパネル
(４)の入力座標を特定する動作を説明する。ＣＰＵ(２)
は、図２及び図３において、駆動部(６)の第１段のパラ
レル変換手段(8a)におけるシリアルイン−パラレルアウ
トシフトレジスタ(80)のデータ入力端子Ｄに、指示信号
Ａとして１個のパルス信号を送信する。次に、ＤＬＤ１
信号として１個のパルス信号を送信すると、前記シフト
レジスタ(80)の１番目の出力端子Ｑ1から、パルス信号
が出力されて、１番目のドライバ(60a)に送信する。該
ドライバ(60a)は、１番目の配列電極(40a)に、駆動電圧
を印加する。このとき、検出部(７)は、図４及び図５に
おいて、アンプ(70)が各配列電極(41)の電圧を検出信号
に変換して、群毎に配備されたシリアル変換手段(９)に
おけるパラレルイン−シリアルアウトシフトレジスタ(9
0)のデータ入力端子Ｄに送信する。次に、ＣＰＵ(２)
は、前記シフトレジスタ(90)に、ＲＬＤ信号を送信し
て、前記検出信号を格納し、次にＣＬＫ信号に同期し
て、格納した検出信号をシリアル信号として順次出力す
る。引続いて、前段のシリアル変換手段(９)からのシリ
アル信号Ｓj-1を出力する。これによって、全ての配列
電極(41)の検出信号が、一連のシリアル信号Ｓkとし
て、ＣＰＵ(２)に送信される。ＣＰＵ(２)へのシリアル
信号Ｓkの送信が完了すれば、ＣＰＵ(２)は、駆動部
(６)に再びＤＬＤ１信号を送信して、次の配列電極(40)
に駆動電圧を印加して、検出部(７)の上記動作を繰り返
す。これを繰り返して、群内の最後のドライバ(60)に、
シフトレジスタ(80)の出力端子Ｑnから指示信号Ａを送
信するとき、該指示信号Ａが後段のパラレル変換手段
(８)に送信されて、この次には、後段のパラレル変換手
段(８)から配列電極(40)に駆動電圧が印加される。

【００１６】以上の動作を繰り返すことにより、各配列
電極(40)に駆動電圧を順次印加し、且つ、それぞれの時
点での検出信号をシリアル信号としてＣＰＵ(２)に送信
することができ、ＣＰＵ(２)は、タッチパネル(４)の入
力座標を特定することができる。なお、タッチパネル
(４)に一度に入力できる座標数を、例えば２つ以下とい
うように、制限しておくならば、最後の配列電極(40)に
駆動電圧を印加する前に、特定した入力座標の数が、該
制限数に達すると、ＣＰＵ(２)は、駆動部(６)にＤＣＬ
信号を送信して、シフトレジスタ(80)をクリアすること
により、入力座標を特定する動作を完了できる。

【００１７】（実施形態２）次に、本発明のタッチパネ
ル入力装置(１)の第２実施形態を説明する。本実施形態
における入力位置の特定方法は、図８（ａ）のように、
まず、Ｙ軸方向の全配列電極(41)に駆動電圧を一斉に印
加し、Ｘ軸方向の配列電極(40)における各電圧を検出し
て、入力座標のＸ軸成分を特定し、次に、特定した座標
位置の配列電極(40)に駆動電圧を印加し、Ｙ軸方向の配
列電極(41)における各電圧を検出して、入力座標のＹ軸
成分を特定する方法であり、例えば、特開平７−110741
に記載されている。なお、本実施形態では、図８のよう
に、アクティブ・ローであり、電極に駆動電圧が印加さ
れると、該電極の電圧はＬ（低）レベルとなるとする。
この方法を使用する場合、各軸方向の配列電極(40)(41)
に、駆動部(６)及び検出部(７)の両方を配備する必要が
ある。従って、図６のように、両方の配列電極(40)(41)
の各群毎に、駆動側(64)のパラレル変換手段(８)及びド
ライバ(60)と、検出側(74)のシリアル変換手段(９)及び
アンプ(70)とが配備される。また、本実施形態は、第１
実施形態と比べて、駆動動作のみが異なるので、以下で
は、ドライバ(60)、シリアル変換手段(９)及びアンプ(7
0)の説明は、第１実施形態と同様であるので省略し、両
軸方向のパラレル変換手段(８)について説明する。

【００１８】Ｙ軸方向の駆動部(６)は、図８（ａ）のよ
うに、ＣＰＵ(２)からの指示信号に基づいて、全ての配
列電極(41)に駆動電圧を一斉に印加する。従って、Ｙ軸
方向に配備されるパラレル変換手段(８)は、図７（ｂ）
のように、受信信号の形を整えるアンプ(82)のみを使用
すればよい。該アンプ(82)は、前段のパラレル変換手段
(８)から指示信号を受信し、該指示信号の形を整えて、
群内の各ドライバ(60)及び後段のパラレル変換手段(８)
に送信する。Ｘ軸方向の駆動部(６)は、所望の配列電極
(40)のみに駆動電圧を印加すればよい。従って、Ｘ軸方
向に配備されるパラレル変換手段(８)は、図７（ａ）の
ように、シリアルイン−パラレルアウトシフトレジスタ
(80)と、例えば、ＴＴＬにおける74シリーズの中の7427
3のような、Ｄ−ＦＦ（フリップフロップ）回路(81)を
使用する。前記シフトレジスタ(80)は、前段のパラレル
変換手段(８)からの指示信号Ａをデータ入力端子Ｄにて
受信し、ＣＰＵ(２)からの制御信号Ｂとして、シリアル
変換手段(９)にて受信するクロック信号ＣＬＫを、クロ
ック入力端子にて受信する。パラレル出力端子Ｑは、Ｄ
−ＦＦ回路(81)を介して、それぞれ群内のドライバ(60)
に接続する。Ｄ−ＦＦ回路(81)は、前記制御信号Ｂとし
て、所望の電極(40)において駆動電圧を印加するための
ロード信号ＤＬＤ２を、クロック入力端子にて受信す
る。また、シフトレジスタ(80)及びＤ−ＦＦ回路(81)両
方のリセット入力端子Ｒには、制御信号Ｂとして、座標
の特定完了後、駆動電圧の電極(40)への印加を終了する
リセット信号ＤＣＬを受信する。そして、シフトレジス
タ(80)において、Ｄ−ＦＦ回路(81)を介してドライバ(6
0)に接続したパラレル出力端子Ｑの中の最後の端子Ｑn
は、後段のパラレル変換手段(８)のデータ入力端子Ｄに
接続する。

【００１９】次に、本実施形態におけるタッチパネル
(４)の入力位置を特定する動作を説明する。なお、本実
施形態では、アクティブ・ローであるため、配列電極(4
0)(41)の電圧は、通常、Ｈ（高）レベルであり、ドライ
バ(60)によって駆動電圧が印加されるとＬ（低）レベル
となり、Ｌレベルの電極に接触した電極はＬレベルとな
る。まず、ＣＰＵ(２)がＹ軸方向の駆動部(６)に指示信
号Ａを送信すると、該指示信号Ａが、Ｙ軸方向の全ドラ
イバ(60)に一斉に送信され、Ｙ軸方向の全配列電極(41)
は、駆動電圧が一斉に印加されて、Ｌレベルとなる。こ
のとき、図８（ａ）のように、Ｘ軸方向に２番目でＹ軸
方向に２番目のマトリックスが、押圧されて接触してい
るとすると、Ｙ軸方向の２番目の配列電極(41)とＸ軸方
向の２番目の配列電極(40)が接触する。従って、Ｘ軸方
向の２番目の配列電極(40)が、Ｌレベルとなる。Ｘ軸方
向の検出部(７)は、第１実施形態と同様に、各配列電極
(40)の電圧を検出信号に変換し、さらに、一連のシリア
ル信号Ｓkに変換して、ＣＰＵ(２)に送信する。該シリ
アル信号Ｓkにより、ＣＰＵ(２)は、入力座標のＸ軸方
向の成分を特定できる。

【００２０】次に、ＣＰＵ(２)は、全電極(40)(41)をＨ
レベルに戻してから、Ｘ軸方向の駆動部(６)に指示信号
Ａを送信する。該指示信号Ａは、シフトレジスタ(80)に
おいて、ＣＬＫ信号に基づいて、指示信号Ａを出力する
出力端子Ｑを順次移動する。そして、先に特定した入力
座標のＸ軸方向成分に存在する配列電極(40)に繋がる出
力端子Ｑに指示信号Ａの出力が移動してきたとき、ＣＰ
Ｕ(２)は、ＤＬＤ２信号をＤ−ＦＦ回路(81)に送信し
て、該配列電極(40)に繋がるドライバ(60)にのみ、指示
信号を送信して、該配列電極(40)のみをＬレベルにす
る。このとき、Ｙ軸方向の２番目の配列電極(41)とＸ軸
方向の２番目の配列電極(40)が接触しているから、図８
（ｂ）のように、Ｙ軸方向の２番目の配列電極(40)が、
Ｌレベルとなる。Ｙ軸方向の検出部(７)は、第１実施形
態と同様に、各配列電極(41)の電圧を検出信号に変換
し、さらに、一連のシリアル信号Ｓkに変換して、ＣＰ
Ｕ(２)に送信する。該シリアル信号Ｓkにより、ＣＰＵ
(２)は、入力座標のＹ軸方向成分を特定でき、以上によ
り、タッチパネル(４)の入力座標を特定できる。なお、
特定された入力座標のＸ軸方向成分が複数個あれば、Ｃ
ＰＵ(２)がＸ軸方向の駆動部(６)にＤＣＬ信号を送信し
て、再び全電極(40)(41)をＨレベルに戻してから、各Ｘ
軸方向成分毎に前記Ｘ軸方向の配列電極(40)への駆動動
作を繰り返せばよい。

【００２１】従って、両実施形態とも、タッチパネル
(４)の周縁に配備した駆動部(６)及び検出部(７)と、タ
ッチパネル(４)から離れて配備されるＣＰＵ(２)の間を
接続する伝送線の数は、指示信号Ａ用、ＤＬＤ１信号用
（第２実施形態ではＤＬＤ２信号用）、ＤＣＬ信号用、
ＲＬＤ信号用、ＣＬＫ信号用及びシリアル信号用の６本
でよく、電極の本数が増加しても伝送線の数は変化しな
い。従って、タッチパネル(４)の周縁から外部への配線
数を著しく減らすことができ、タッチパネル周縁に設け
るべき配線用のスペースを著しく減らすことができる。
また、パラレル変換手段(８)を直列に接続して、後段の
パラレル変換手段(８)に指示信号を送信し、且つ、シリ
アル変換手段(９)を直列に接続して、後段のシリアル変
換手段(９)にシリアル信号を送信しているので、ＣＰＵ
(２)から各パラレル変換手段(８)及び各シリアル変換手
段(９)に、それぞれ指示信号用伝送線及びシリアル信号
用伝送線を接続する必要がなく、ＣＰＵ(２)から第１段
のパラレル変換手段(8a)及び最終段のシリアル変換手段
(9b)にのみ、それぞれ指示信号用伝送線及びシリアル信
号用伝送線を接続すればよい。さらに、本願で利用した
ドライバ(60)、アンプ(70)等の電気回路は、従来のタッ
チパネル入力装置(１)においても使用されているもので
あり、パラレル変換手段(８)及びシリアル変換手段(９)
は、市販のＩＣ等を使用できるので、製造コストが上昇
することがない。なお、駆動部(６)及び検出部(７)の電
気回路を稼働するための電源用配線を、電源回路からタ
ッチパネル(４)周縁に配備する必要があるが、該配線の
数は、多くても数本であり、電極の本数が増加しても必
要な配線数は同じであるから、発明の効果は変らない。
また、第２実施形態は、Ｘ軸及びＹ軸の両方に駆動部
(６)及び検出部(７)を配備するため、第１実施形態より
も広いスペースを必要とするが、電極に駆動電圧を順次
印加する必要がないので、入力位置を素早く特定でき
る。

【００２２】上記実施形態の説明は、本発明を説明する
ためのものであって、特許請求の範囲に記載の発明を限
定し、或は範囲を減縮する様に解すべきではない。又、
本発明の各部構成は上記実施形態に限らず、特許請求の
範囲に記載の技術的範囲内で種々の変形が可能であるこ
とは勿論である。例えば、上記実施形態では、Ｘ軸方向
及びＹ軸方向両方の配列電極(40)(41)を適当な数毎に１
群としたが、これを何れか一方の配列電極のみを群に分
けても、分けた方の伝送線の数が激減する本発明の効果
には変りがない。また、上記実施形態では、パラレル変
換手段(８)及びシリアル変換手段(９)として、シリアル
イン−パラレルアウトシフトレジスタ(80)、パラレルイ
ン−シリアルアウトシフトレジスタ(90)等を使用した
が、上記作用及び効果を実現できるものであれば、任意
の電気回路を選択できる。さらに、入力座標の特定方法
においても、任意の方法が選択できる。このとき、選択
した方法に応じて、駆動部(６)及び検出部(７)の配置が
変化し、パラレル変換手段(８)及びシリアル変換手段
(９)の回路も変化することは、第１実施形態及び第２実
施形態を見れば明らかである。

【図面の簡単な説明】

【図１】本発明によるタッチパネル入力装置の第１実施
形態を示すブロック図である。

【図２】図１の駆動部を拡大した要部ブロック図であ
る。

【図３】図２のパラレル変換手段を示す回路例である。

【図４】図１の検出部を拡大した要部ブロック図であ
る。

【図５】図４のシリアル変換手段を示す回路例である。

【図６】本発明の第２実施形態において、両方の配列電
極における群内の駆動側及び検出側を示す要部ブロック
図である。

【図７】図６のパラレル変換手段を示す回路例であり、
（ａ）はＸ軸方向の配列電極用であり、（ｂ）はＹ軸方
向の配列電極用である。

【図８】第２実施形態における入力座標の特定動作を示
す概略図である。

【図９】従来のタッチパネル入力装置を示すブロック図
である。

【符号の説明】

(１) タッチパネル入力装置 (２) ＣＰＵ (４) タッチパネル (５) インターフェース部 (６) 駆動部 (７) 検出部 (８) パラレル変換手段 (９) シリアル変換手段

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 3/033 360 G06F 3/03

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 横軸方向及び縦軸方向に複数の透明電極
   (40)(41)を配置したタッチパネル(４)と、ＣＰＵ(２)か
   らの指示により、一方の軸方向に配列した電極(40)に駆
   動電圧を印加する駆動部(６)と、他方の軸方向に配列し
   た電極(41)の電圧の検出信号を前記ＣＰＵ(２)に送信す
   る検出部(７)とを具えるマトリックス型タッチパネル入
   力装置(１)において、前記 検出部(７)は、前記タッチパネル(４)の端部近傍に
   配置され、前記検出部(７)に接続された電極(41)は適当な数毎に１
   群とされ、該群毎にシリアル変換手段(９)(9a)(9b)が設
   けられ、 これらシリアル変換手段(９)(9a)(9b)は直列に接続さ
   れ 、第１段のシリアル変換手段(9a)は、該シリアル変換手段
   (9a)に係る電極(41)の電圧の検出信号を、シリアル信号
   に変換して第２段のシリアル変換手段(９)に送信し 第２段以降のシリアル変換手段(９)(9b)は、該シリアル
   変換手段(９)(9b)に係る電極(41)の電圧の検出信号を、
   シリアル信号に変換し、前段のシリアル変換手段(９)(9
   a)から送信されたシリアル信号に追加して送信し、 前記検出部(７)に接続された電極(41)の電圧の検出信号
   は、１つのシリアル信号として前記検出部(７)から前記
   ＣＰＵ(２)に送信されることを 特徴とする、マトリック
   ス型タッチパネル入力装置。
2. 【請求項２】 前記駆動部(６)は、前記タッチパネル
   (４)の端部近傍に配置され、 前記駆動部(６)に接続された電極(40)、及び各電極(40)
   に接続されたドライバ(60)は適当な数毎に１群とされ
   て、該群毎にパラレル変換手段(８)(8a)(8b)が設けら
   れ、 ドライバ(60)は、指示信号に基づいて、接続された電極
   (40)に駆動電圧を印 加し、 これらパラレル変換手段(８)(8a)(8b)は直列に接続さ
   れ 、第１段のパラレル変換手段(8a)は、前記ＣＰＵ(２)から
   指示信号を受信し、該パラレル変換手段(8a)に係る各ド
   ライバ(60)に、前記指示信号を順次送信すると ともに、
   第２段のパラレル変換手段(８)に前記指示信号を送信
   し、 第２段から最終段の前段までのパラレル変換手段(８)
   は、前段のパラレル変換手段(８)(8a)から送信された前
   記指示信号を、該パラレル変換手段(８)(8a)に係る各ド
   ライバ(60)に順次送信するとともに、後段のパラレル変
   換手段(８)(8b)に前記指示信号を送信し、 最終段のパラレル変換手段(8b)は、前段のパラレル変換
   手段(８)から送信された前記指示信号を、該パラレル変
   換手段(8b)に係る各ドライバ(60)に順次送信し、 前記駆動部(６)は、前記ＣＰＵ(２)から送られた１つの
   指示信号に基づいて、接続された電極(41)に順次駆動電
   圧を印加する 請求項１に記載のマトリックス型タッチパ
   ネル入力装置。