JP2915223B2 - 液晶表示装置 - Google Patents
液晶表示装置Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はファクシミリ装置等のオ
ペレーションパネル等に設けられている液晶表示装置に
関する。 【０００２】 【従来の技術】従来この種の装置は、第４図に示す如
く、ＣＰＵ１がレジスタストローブＲＳ、リード・ライ
ト信号Ｒ／Ｗ及びイネーブン信号Ｅ等の制御信号と、表
示データである８ビットのパラレルデータＤを液晶（Ｌ
ＣＤ）コントロールドライバ２に転送することにより、
液晶（ＬＣＤ）に文字、数字等を表示させていた。 【０００３】従って、データバスだけでも８本必要にな
るため、ＬＣＤコントロールドライバ２のピン数が多く
なると共に、転送用のコネクタやハーネスも大きな物と
なってしまい、装置の製造コストを上昇させてしまうと
いう不都合があった。 【０００４】しかも、ＣＰＵ１が例えば、２０桁の文字
をＬＣＤコントロールドライバ２に転送させて表示する
には、第５図で示したタイミングによって８ビットのパ
ラレルデータを１桁ずつ転送しなければならず、２０桁
目の文字を表示させるまでに、約３ｍ秒程かかってしま
う。ここで、第５図において、２μ秒はＣＰＵ１がアド
レス又は１桁のデータＤを転送するのに要する時間であ
るが、１５０μ秒はＬＣＤコントロールドライバ２の内
部処理時間で、これをこれ以上短くすると、ＬＣＤコン
トロールドライバ２の内部処理が間に合わなくなって、
ＬＣＤ３に正確な文字を表示させることができなくなっ
てしまう。このため、上記のデータ転送方式を採る限
り、これ以上ＣＰＵ１からのデータ転送速度を早めるこ
とは出来なかった。 【０００５】又、ＣＰＵ１側から見ると、ＬＣＤコント
ロールドライバ２に前記データを転送している間、他の
ジョブに対する割り込みを受け付けることが出来ず、Ｃ
ＰＵ１の処理効率を悪化させてしまうという欠点があっ
た。 【０００６】 【発明が解決しようとする課題】上記の如く、従来の液
晶表示装置では、表示のための各種制御信号及び表示デ
ータをパラレルにて、ＣＰＵ１からＬＣＤコントロール
ドライバ２に転送しているため、データバス及び信号線
の数が多くなり、両基板を接続するコネクタ及びハーネ
スが大きくなって、装置の製造コストが上昇するという
欠点があった。又、ＬＣＤコントロールドライバ２の内
部処理時間が１桁の転送データにつき１５０μ秒程必要
なため、ＣＰＵ１からＬＣＤコントロールドライバ２に
表示データを転送するのに時間が掛かり過ぎ、この間、
ＣＰＵ１は他の処理を行うことができないため、ＣＰＵ
１の処理効率を悪化させるという欠点があった。 【０００７】そこで本発明は上記の欠点を除去するもの
で、ＣＰＵとＬＣＤコントロールドライバ間の接続信号
線の数を極端に削減することができると共に、ＣＰＵか
らＬＣＤコントロールドライバへのデータ転送スピード
を向上させて、ＣＰＵの処理効率を向上させることがで
きる液晶表示装置を提供することを目的としている。 【０００８】 【課題を解決するための手段】本発明に係る液晶表示装
置は、可視情報を表示するＬＣＤと、パラレルアドレス
データ、パラレル表示データ及び書込制御信号が最小待
ち時間以上の間隔で与えられる場合にデータを順次取り
込み可能であり、この与えられたデータに基づき前記Ｌ
ＣＤに表示を行うＬＣＤコントロールドライバと、前記
ＬＣＤに表示させる情報に対応してパラレルアドレスデ
ータ、パラレル表示データ及び書込制御信号を発生する
ＣＰＵと、このＣＰＵにより発生されたデータ及び制御
信号を前記最小待ち時間より短い時間間隔で受け取るデ
ータ保持手段と、このデータ保持手段に保持されたデー
タ及び制御信号をシリアル変換するパラレルシリアル変
換手段と、このパラレルシリアル変換手段の出力を受け
てパラレルのデータ及び制御信号へ変換するシリアルパ
ラレル変換手段と、このシリアルパラレル変換手段によ
り得られるパラレルアドレスデータ、パラレル表示デー
タ及び書込制御信号を前記最小待ち時間以上の間隔で前
記ＬＣＤコントロールドライバへ与えるタイミング調整
手段とを具備することを特徴とする。 【０００９】 【作用】上記本発明に係る液晶表示装置では、ＣＰＵに
より発生されたデータ及び制御信号を前記ＬＣＤコント
ロールドライバの最小待ち時間より短い時間間隔で受け
取るデータ保持手段を用いているので、ＣＰＵはＬＣＤ
コントロールドライバの最小待ち時間によらず、高速で
データ及び制御信号を出力することが可能となる。ま
た、前記ＬＣＤコントロールドライバに対しては、パラ
レルアドレスデータ、パラレル表示データ及び書込制御
信号が前記最小待ち時間以上の間隔で与えるので、ＬＣ
Ｄに対する適切な表示が確保される。 【００１０】 【実施例】以下、本発明の一実施例を図面を参照して説
明する。第１図は本発明の液晶表示装置の一実施例を示
したブロック図である。１は液晶３に表示するパラレル
表示デ−タ及びその制御デ−タをシフトレジスタ４に転
送する中央処理装置（ＣＰＵ）、２は入力される制御信
号及び表示デ−タに従って液晶３を駆動する液晶（ＬＣ
Ｄ）コントロ−ルドライバ、３は文字又は数字等を表示
する液晶（ＬＣＤ）、４はＣＰＵ１から転送されるパラ
レル表示及び制御デ−タを一旦保持するシフトレジス
タ、５はパラレルデ−タをシリアルデ−タ化するパラレ
ルシリアル変換回路、６はシリアルデ−タをパラレルデ
−タ化するシリアルパラレル変換回路、７はパラレルシ
リアル変換回路５及びシリアルパラレル変換回路６を動
作させるクロックを発生するクロック発生回路、８はシ
リアルパラレル変換回路６から出力される複数のパラレ
ルデ−タを一旦保持して、これらデ−タの出力タイミン
グを調整するタイミング調整回路で、バッファ８１及び
制御部８２を有している。９はパラレルシリアル変換回
路５とシリアルパラレル変換回路６とを接続する信号線
である。尚、上記シフトレジスタ４とパラレルシリアル
変換回路５はゲートアレイ上に構築されているものとす
る。 【００１１】ここで、シフトレジスタ４はデータ保持手
段を、パラレルシリアル変換回路５はパラレルシリアル
変換手段を、シリアルパラレル変換回路６はシリアルパ
ラレル変換手段を、タイミング調整回路８はタイミング
調整手段を構成している。 【００１２】次に本実施例の動作について説明する。Ｃ
ＰＵ１はレジスタストロ−ブ信号ＲＳ、リ−ドライト信
号Ｒ／Ｗ、イネ−ブル信号Ｅ等のパラレル制御信号及び
文字又は数字等のパラレル表示デ−タＤを第２図に示す
タイミングにてシフトレジスタ４に転送する。この際、
ＣＰＵ１はＬＣＤコントロ−ルドライバ２の内部処理時
間を考慮しないで良いため、例えば２０桁の８ビットの
パラレルデ−タＤを転送するのに、第３図に示す如く２
４０μ秒〜３００μ秒しかかからない。 【００１３】パラレルシリアル変換回路５はシフトレジ
スタ４に上記の如く一旦保存されたパラレル表示デ−タ
及び制御信号ＲＳ、Ｒ／Ｗ、Ｅ等を順次読み出してシリ
アルデ−タ化し、これらシリアルデ−タを順次信号線９
を介してシリアルパラレル変換回路６に伝送する。シリ
アルパラレル変換回路６は入力されるシリアルデ−タを
パラレルの表示デ−タ及び制御信号ＲＳ、Ｒ／Ｗ、Ｅに
変換した後、これらデ−タをタイミング調整回路８のバ
ッファ８１に格納する。デ−タタイミング調整回路８の
制御部８２はバッファ８１内に保存されている表示デ−
タ及び制御信号の出力タイミングを調整して、これらデ
−タ及び制御信号をＬＣＤコントロ−ルドライバ２に出
力する。 【００１４】尚、タイミング調整回路８からＬＣＤコン
トロ−ルドライバ２に出力される前記表示デ−タ及び制
御信号は、従来ＣＰＵ１から直接前記ＬＣＤコントロ−
ルドライバ２に転送した場合のタイミングと同一になっ
ている。 【００１５】ＬＣＤコントロ−ルドライバ２はこのよう
にしてタイミング調整回路８から入力される制御信号及
び表示デ−タに基づいてＬＣＤ３を駆動し、前記表示デ
−タに対応する文字又は数字等をＬＣＤ３に表示させ
る。 【００１６】本実施例によれば、ＣＰＵ１はＬＣＤ３に
文字又は数字を表示させるための制御信号ＲＳ、Ｒ／
Ｗ、Ｅ及び表示デ−タＤをＬＣＤコントロ−ルドライバ
２の内部処理時間を考慮すること無くシフトレジスタ４
に転送すれば良いため、前記デ−タ及び信号の転送時間
を大幅に短縮化することができ、他のジョブの割り込み
を受け付けてこれらジョブを実行することができるよう
になり、その処理効率を大幅に向上させることができ
る。 【００１７】又、第３図にてシフトレジスタ４及びパラ
レルシリアル変換回路５はＣＰＵ１の実装基盤に実装
し、シリアルパラレル変換回路６はＬＣＤコントロ−ル
ドライバ２の実装基盤に実装するようにした場合、パラ
レルシリアル変換回路５とシリアルパラレル変換回路６
は一本の信号線９及びクロックを供給するもう１本の信
号線のみで接続すれば良いため、前記両基盤を接続する
コネクタ、ハ−ネス等を小形化でき、装置の製造コスト
を低減させることができる。 【００１８】 【発明の効果】以上説明したように本発明によれば、Ｃ
ＰＵにより発生されたデータ及び制御信号をＬＣＤコン
トロールドライバの最小待ち時間より短い時間間隔で受
け取るデータ保持手段を用いているので、ＣＰＵはＬＣ
Ｄコントロールドライバの最小待ち時間によらず、高速
でデータ及び制御信号を出力することが可能となる。ま
た、ＬＣＤコントロールドライバに対しては、パラレル
アドレスデータ、パラレル表示データ及び書込制御信号
が前記最小待ち時間以上の間隔で与えるので、ＬＣＤに
対する適切な表示が確保される。
ペレーションパネル等に設けられている液晶表示装置に
関する。 【０００２】 【従来の技術】従来この種の装置は、第４図に示す如
く、ＣＰＵ１がレジスタストローブＲＳ、リード・ライ
ト信号Ｒ／Ｗ及びイネーブン信号Ｅ等の制御信号と、表
示データである８ビットのパラレルデータＤを液晶（Ｌ
ＣＤ）コントロールドライバ２に転送することにより、
液晶（ＬＣＤ）に文字、数字等を表示させていた。 【０００３】従って、データバスだけでも８本必要にな
るため、ＬＣＤコントロールドライバ２のピン数が多く
なると共に、転送用のコネクタやハーネスも大きな物と
なってしまい、装置の製造コストを上昇させてしまうと
いう不都合があった。 【０００４】しかも、ＣＰＵ１が例えば、２０桁の文字
をＬＣＤコントロールドライバ２に転送させて表示する
には、第５図で示したタイミングによって８ビットのパ
ラレルデータを１桁ずつ転送しなければならず、２０桁
目の文字を表示させるまでに、約３ｍ秒程かかってしま
う。ここで、第５図において、２μ秒はＣＰＵ１がアド
レス又は１桁のデータＤを転送するのに要する時間であ
るが、１５０μ秒はＬＣＤコントロールドライバ２の内
部処理時間で、これをこれ以上短くすると、ＬＣＤコン
トロールドライバ２の内部処理が間に合わなくなって、
ＬＣＤ３に正確な文字を表示させることができなくなっ
てしまう。このため、上記のデータ転送方式を採る限
り、これ以上ＣＰＵ１からのデータ転送速度を早めるこ
とは出来なかった。 【０００５】又、ＣＰＵ１側から見ると、ＬＣＤコント
ロールドライバ２に前記データを転送している間、他の
ジョブに対する割り込みを受け付けることが出来ず、Ｃ
ＰＵ１の処理効率を悪化させてしまうという欠点があっ
た。 【０００６】 【発明が解決しようとする課題】上記の如く、従来の液
晶表示装置では、表示のための各種制御信号及び表示デ
ータをパラレルにて、ＣＰＵ１からＬＣＤコントロール
ドライバ２に転送しているため、データバス及び信号線
の数が多くなり、両基板を接続するコネクタ及びハーネ
スが大きくなって、装置の製造コストが上昇するという
欠点があった。又、ＬＣＤコントロールドライバ２の内
部処理時間が１桁の転送データにつき１５０μ秒程必要
なため、ＣＰＵ１からＬＣＤコントロールドライバ２に
表示データを転送するのに時間が掛かり過ぎ、この間、
ＣＰＵ１は他の処理を行うことができないため、ＣＰＵ
１の処理効率を悪化させるという欠点があった。 【０００７】そこで本発明は上記の欠点を除去するもの
で、ＣＰＵとＬＣＤコントロールドライバ間の接続信号
線の数を極端に削減することができると共に、ＣＰＵか
らＬＣＤコントロールドライバへのデータ転送スピード
を向上させて、ＣＰＵの処理効率を向上させることがで
きる液晶表示装置を提供することを目的としている。 【０００８】 【課題を解決するための手段】本発明に係る液晶表示装
置は、可視情報を表示するＬＣＤと、パラレルアドレス
データ、パラレル表示データ及び書込制御信号が最小待
ち時間以上の間隔で与えられる場合にデータを順次取り
込み可能であり、この与えられたデータに基づき前記Ｌ
ＣＤに表示を行うＬＣＤコントロールドライバと、前記
ＬＣＤに表示させる情報に対応してパラレルアドレスデ
ータ、パラレル表示データ及び書込制御信号を発生する
ＣＰＵと、このＣＰＵにより発生されたデータ及び制御
信号を前記最小待ち時間より短い時間間隔で受け取るデ
ータ保持手段と、このデータ保持手段に保持されたデー
タ及び制御信号をシリアル変換するパラレルシリアル変
換手段と、このパラレルシリアル変換手段の出力を受け
てパラレルのデータ及び制御信号へ変換するシリアルパ
ラレル変換手段と、このシリアルパラレル変換手段によ
り得られるパラレルアドレスデータ、パラレル表示デー
タ及び書込制御信号を前記最小待ち時間以上の間隔で前
記ＬＣＤコントロールドライバへ与えるタイミング調整
手段とを具備することを特徴とする。 【０００９】 【作用】上記本発明に係る液晶表示装置では、ＣＰＵに
より発生されたデータ及び制御信号を前記ＬＣＤコント
ロールドライバの最小待ち時間より短い時間間隔で受け
取るデータ保持手段を用いているので、ＣＰＵはＬＣＤ
コントロールドライバの最小待ち時間によらず、高速で
データ及び制御信号を出力することが可能となる。ま
た、前記ＬＣＤコントロールドライバに対しては、パラ
レルアドレスデータ、パラレル表示データ及び書込制御
信号が前記最小待ち時間以上の間隔で与えるので、ＬＣ
Ｄに対する適切な表示が確保される。 【００１０】 【実施例】以下、本発明の一実施例を図面を参照して説
明する。第１図は本発明の液晶表示装置の一実施例を示
したブロック図である。１は液晶３に表示するパラレル
表示デ−タ及びその制御デ−タをシフトレジスタ４に転
送する中央処理装置（ＣＰＵ）、２は入力される制御信
号及び表示デ−タに従って液晶３を駆動する液晶（ＬＣ
Ｄ）コントロ−ルドライバ、３は文字又は数字等を表示
する液晶（ＬＣＤ）、４はＣＰＵ１から転送されるパラ
レル表示及び制御デ−タを一旦保持するシフトレジス
タ、５はパラレルデ−タをシリアルデ−タ化するパラレ
ルシリアル変換回路、６はシリアルデ−タをパラレルデ
−タ化するシリアルパラレル変換回路、７はパラレルシ
リアル変換回路５及びシリアルパラレル変換回路６を動
作させるクロックを発生するクロック発生回路、８はシ
リアルパラレル変換回路６から出力される複数のパラレ
ルデ−タを一旦保持して、これらデ−タの出力タイミン
グを調整するタイミング調整回路で、バッファ８１及び
制御部８２を有している。９はパラレルシリアル変換回
路５とシリアルパラレル変換回路６とを接続する信号線
である。尚、上記シフトレジスタ４とパラレルシリアル
変換回路５はゲートアレイ上に構築されているものとす
る。 【００１１】ここで、シフトレジスタ４はデータ保持手
段を、パラレルシリアル変換回路５はパラレルシリアル
変換手段を、シリアルパラレル変換回路６はシリアルパ
ラレル変換手段を、タイミング調整回路８はタイミング
調整手段を構成している。 【００１２】次に本実施例の動作について説明する。Ｃ
ＰＵ１はレジスタストロ−ブ信号ＲＳ、リ−ドライト信
号Ｒ／Ｗ、イネ−ブル信号Ｅ等のパラレル制御信号及び
文字又は数字等のパラレル表示デ−タＤを第２図に示す
タイミングにてシフトレジスタ４に転送する。この際、
ＣＰＵ１はＬＣＤコントロ−ルドライバ２の内部処理時
間を考慮しないで良いため、例えば２０桁の８ビットの
パラレルデ−タＤを転送するのに、第３図に示す如く２
４０μ秒〜３００μ秒しかかからない。 【００１３】パラレルシリアル変換回路５はシフトレジ
スタ４に上記の如く一旦保存されたパラレル表示デ−タ
及び制御信号ＲＳ、Ｒ／Ｗ、Ｅ等を順次読み出してシリ
アルデ−タ化し、これらシリアルデ−タを順次信号線９
を介してシリアルパラレル変換回路６に伝送する。シリ
アルパラレル変換回路６は入力されるシリアルデ−タを
パラレルの表示デ−タ及び制御信号ＲＳ、Ｒ／Ｗ、Ｅに
変換した後、これらデ−タをタイミング調整回路８のバ
ッファ８１に格納する。デ−タタイミング調整回路８の
制御部８２はバッファ８１内に保存されている表示デ−
タ及び制御信号の出力タイミングを調整して、これらデ
−タ及び制御信号をＬＣＤコントロ−ルドライバ２に出
力する。 【００１４】尚、タイミング調整回路８からＬＣＤコン
トロ−ルドライバ２に出力される前記表示デ−タ及び制
御信号は、従来ＣＰＵ１から直接前記ＬＣＤコントロ−
ルドライバ２に転送した場合のタイミングと同一になっ
ている。 【００１５】ＬＣＤコントロ−ルドライバ２はこのよう
にしてタイミング調整回路８から入力される制御信号及
び表示デ−タに基づいてＬＣＤ３を駆動し、前記表示デ
−タに対応する文字又は数字等をＬＣＤ３に表示させ
る。 【００１６】本実施例によれば、ＣＰＵ１はＬＣＤ３に
文字又は数字を表示させるための制御信号ＲＳ、Ｒ／
Ｗ、Ｅ及び表示デ−タＤをＬＣＤコントロ−ルドライバ
２の内部処理時間を考慮すること無くシフトレジスタ４
に転送すれば良いため、前記デ−タ及び信号の転送時間
を大幅に短縮化することができ、他のジョブの割り込み
を受け付けてこれらジョブを実行することができるよう
になり、その処理効率を大幅に向上させることができ
る。 【００１７】又、第３図にてシフトレジスタ４及びパラ
レルシリアル変換回路５はＣＰＵ１の実装基盤に実装
し、シリアルパラレル変換回路６はＬＣＤコントロ−ル
ドライバ２の実装基盤に実装するようにした場合、パラ
レルシリアル変換回路５とシリアルパラレル変換回路６
は一本の信号線９及びクロックを供給するもう１本の信
号線のみで接続すれば良いため、前記両基盤を接続する
コネクタ、ハ−ネス等を小形化でき、装置の製造コスト
を低減させることができる。 【００１８】 【発明の効果】以上説明したように本発明によれば、Ｃ
ＰＵにより発生されたデータ及び制御信号をＬＣＤコン
トロールドライバの最小待ち時間より短い時間間隔で受
け取るデータ保持手段を用いているので、ＣＰＵはＬＣ
Ｄコントロールドライバの最小待ち時間によらず、高速
でデータ及び制御信号を出力することが可能となる。ま
た、ＬＣＤコントロールドライバに対しては、パラレル
アドレスデータ、パラレル表示データ及び書込制御信号
が前記最小待ち時間以上の間隔で与えるので、ＬＣＤに
対する適切な表示が確保される。
【図面の簡単な説明】
【図１】本発明の液晶表示装置の一実施例を示したブロ
ック図。 【図２】第１図に示したＣＰＵが転送する表示デ−タ及
び制御信号の出力タイムチャ−ト 【図３】第２図に示した表示デ−タの転送時間を説明す
るデ−タ出力タイミング図。 【図４】従来の液晶表示装置の一例を示したブロック
図。 【図５】第４図に示した装置における表示デ−タの転送
時間を説明するデ−タ出力タイミング図。 【符号の説明】 １…ＣＰＵ ２…ＬＣＤコントロ−ルドライバ ３…ＬＣＤ ４…シフトレジスタ ５…パラレルシリアル変換回路 ６…シリアルパラレル変換回路 ７…クロック発生回路 ８…タイミング調整回路 ９…信号線
ック図。 【図２】第１図に示したＣＰＵが転送する表示デ−タ及
び制御信号の出力タイムチャ−ト 【図３】第２図に示した表示デ−タの転送時間を説明す
るデ−タ出力タイミング図。 【図４】従来の液晶表示装置の一例を示したブロック
図。 【図５】第４図に示した装置における表示デ−タの転送
時間を説明するデ−タ出力タイミング図。 【符号の説明】 １…ＣＰＵ ２…ＬＣＤコントロ−ルドライバ ３…ＬＣＤ ４…シフトレジスタ ５…パラレルシリアル変換回路 ６…シリアルパラレル変換回路 ７…クロック発生回路 ８…タイミング調整回路 ９…信号線
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.6，ＤＢ名)
G02F 1/133
G09G 3/36
G09G 3/18
Claims (1)
- (57)【特許請求の範囲】可視情報を表示するＬＣＤと、 パラレルアドレスデータ、パラレル表示データ及び書込
制御信号が最小待ち時間以上の間隔で与えられる場合に
データを順次取り込み可能であり、この与えられたデー
タに基づき前記ＬＣＤに表示を行うＬＣＤコントロール
ドライバと、 前記ＬＣＤに表示させる情報に対応してパラレルアドレ
スデータ、パラレル表示データ及び書込制御信号を発生
するＣＰＵと、 このＣＰＵにより発生されたデータ及び制御信号を前記
最小待ち時間より短い時間間隔で受け取る データ保持手
段と、 このデータ保持手段に保持されたデータ及び制御信号を
シリアル変換するパラレルシリアル変換手段と、 このパラレルシリアル変換手段の出力を受けてパラレル
のデータ及び制御信号へ変換するシリアルパラレル変換
手段と、 このシリアルパラレル変換手段により得られるパラレル
アドレスデータ、パラレル表示データ及び書込制御信号
を前記最小待ち時間以上の間隔で前記ＬＣＤコントロー
ルドライバへ与えるタイミング調整手段とを具備するこ
とを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24647092A JP2915223B2 (ja) | 1992-09-16 | 1992-09-16 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24647092A JP2915223B2 (ja) | 1992-09-16 | 1992-09-16 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0695067A JPH0695067A (ja) | 1994-04-08 |
| JP2915223B2 true JP2915223B2 (ja) | 1999-07-05 |
Family
ID=17148889
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24647092A Expired - Fee Related JP2915223B2 (ja) | 1992-09-16 | 1992-09-16 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2915223B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010002527A (ko) * | 1999-06-15 | 2001-01-15 | 김영환 | 디지털 주파수 공용통신 시스템에서 휴대용 단말기의 액정표시기 제어장치 및 그 방법 |
| JP4841083B2 (ja) * | 2001-09-06 | 2011-12-21 | ルネサスエレクトロニクス株式会社 | 液晶表示装置、及び該液晶表示装置における信号伝送方法 |
| JP2003273749A (ja) | 2002-03-18 | 2003-09-26 | Seiko Epson Corp | 信号伝送装置及び信号伝送方法、電子装置並びに電子機器 |
| KR100606162B1 (ko) * | 2005-01-12 | 2006-08-01 | 삼성전자주식회사 | 알지비 인터페이스를 엠디디아이 인터페이스로 변환하기위한 장치와 방법 |
| WO2006134706A1 (ja) * | 2005-06-15 | 2006-12-21 | Sharp Kabushiki Kaisha | アクティブマトリクス型表示装置 |
-
1992
- 1992-09-16 JP JP24647092A patent/JP2915223B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0695067A (ja) | 1994-04-08 |
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