JPH02285751A - インタフェース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はオペレーションパネル部と装置本体の制御部と
のインタフェース回路に関する。

（従来の技術） 従来、例えば第２図に示すようなインタフェース回路に
て装置本体の制御ユニット１とオペレーションユニット
２は結合されていた。制御ユニツト１はＣＰＵＩＩ、タ
イマ部１２、出力ポート１３及び入力ボート１４を有し
、オペレーションユニット２はマトリックスキースキャ
ン部２１、ＬＣＤ（液晶）駆動部２２及びＬＥＤ　（発
光ダイオード）駆動部２３を有している。ＣＰＵＩＩは
タイマ部１２からの割り込みによって、出力ポート１３
にＬＣＤ駆動部２２又はＬＥＤ駆動部２３に表示させる
表示データを書き込むと共に、マトリックスキースキャ
ン部２１の列方向の制御線を１本選択する指示を書き込
む。これによって、ＬＣＤ駆動部２２又はＬＥＤ駆動部
２３は前記出力ポート１３に書き込まれた表示データに
基づいてＬＣＤにデータを表示し、又はＬＥＤを点灯す
る動作を行う。

一方、出力ポート１３によって選択されたキースキャン
部２１の列方向の制御線のみローレベルとなり、他の列
方向の制御線はハイレベルのままとなる。これによって
、前記ローレベルとなった制御線上のキーが押下される
と、このキーを有する行方向の制御線がローレベルとな
って入力ボート１４の前記行方向の制御線がローレベル
となったことを示すキーデータが書き込まれる。ＣＰＵ
１１は前記入力ボート１４がらキーデータを読み込んで
いずれのキーが押下されなかを認識する。

しかし、上記のような方法だと出力ポート１３及び入力
ボート１４がらオペレーションユニット２へ接続される
信号線の数が多くなってしまう。

これは上記マトリックスキースキャン部２１がｍ×ｎの
キースキャンを有しているとすれば、入力ボート１４に
はｍ本の信号線が接続されるためであり、インタフェー
スのビン数が相当多くなってしまうという欠点が生じる
と共に、多数の配線からの放射ノイズが多くなる欠点が
生じる。又、ＣＰＵＬＬは前記割り込み制御時にマトリ
ックスキースキャン部２１のスキャン制御を行わなけれ
ばならないなめ、負荷がががり過ぎるという問題点もあ
った。

第３図は上記の欠点を回避するための従来構成例であり
、制御ユニット１側にパラレル／シリアル変換器１５を
、オペレーションユニット２側にシリアル／パラレル変
換器２４、パラレル／シリアル変換器２６を設けている
。これら変換器により、制御ユニット１とオペレーショ
ンユニット２間を伝送されるデータをシリアル化するこ
とによって、両ユニット間を接続する信号線の数を減ら
して放射ノイズを低減することができる。しかし、デー
タをこのようなシリアル転送方式にすると、データ転送
に時間がかかり過ぎるため、オペレーションに対する制
御部の応答性が悪化するという欠点があった。

（発明が解決しようとする課題） 上記の如く、制御ユニット１とオペレーションユニット
２間のインタフェースを入／出力ボート制御方式とする
と、両ユニット間を接続する信号線の数が多くなり過ぎ
て配線が繁雑となると共に多数の配線から放射されるノ
イズが多くなるという欠点があった。そこで、この欠点
を回避するために、前記インタフェースをシリアルデー
タ転送方式にすれば、前記両ユニット間を接続する信号
線の数を削減することができるが、データの転送に時間
がかかり過ぎて、オペレーションに対する動作の応答性
が悪化するという欠点があった。

そこで本発明は上記の欠点を除去するもので、オペレー
ションに対する動作の応答性を損なうことなく接続信号
線数を削減することができるインタフェース回路を提供
することを目的としている。

〔発明の構成〕

（課題を解決するための手段） 本発明はオペレーションパネル部と本体装置のＣＰＵ間
を接続するインタフェース回路において、前記オペレー
ションパネル部と本体装置間を接続する第１、第２及び
第３の信号線を具備すると共に、前記ＣＰＵによってパ
ラレルデータが書き込まれる第１のデータ保持手段と、
この第１のデータ保持手段に保持されたパラレルデータ
をシリアル化して前記第１の信号線上に出力する第１の
パラレル／シリアル変換手段と、前記ＣＰＵによって読
み出されるデータを保持する第２のデータ保持手段と、
前記第２の信号線上のシリアル信号をパラレルデータ化
して前記第２のデータ保持手段に書き込む第１のシリア
ル／パラレル変換手段とを前記本体装置側に具備し、前
記第１の信号線上のシリアルデータをパラレルデータ化
する第２のシリアル／パラレル変換手段と、この第２の
シリアル／パラレル変換手段によって変換されたパラレ
ルデータが書き込まれる第３のデータ保持手段と、オペ
レーションパネル部で発生されたパラレルデータが書き
込まれる第４のデータ保持手段と、この第４のデータ保
持手段に書き込まれたパラレルデータをシリアルデータ
化して前記第２の信号線上に送出する第２のパラレル／
シリアル変換手段とをオペレーションパネル部側に具備
し、並びに前記第３の信号線を介して前記各変換手段に
動作クロックを供給するクロック供給手段を具備した構
成を有している。

（作用） 本発明のインタエース回路において、本体装置側の第１
のデータ保持手段は前記ＣＰＵによって書き込まれたパ
ラレルデータを保持する。第１のパラレル／シリアル変
換手段は前記第１のデータ保持手段に保持されたパラレ
ルデータをシリアル化して前記第１の信号線上に出力す
る。第２のデータ保持手段は前記ＣＰＵによって読み出
されるデータを保持する。第１のシリアル／パラレル変
換手段は前記第２の信号線上のシリアル信号をパラレル
データ化して前記第２のデータ保持手段に書き込む。オ
ペレーションパネル側の第２のシリアル／パラレル変換
手段は前記第１の信号線上のシリアルデータをパラレル
データ化する。第３のデータ保持手段は前記第２のシリ
アル／パラレル変換手段によって変換されたパラレルデ
ータを保持する。第４のデータ保持手段はオペレーショ
ンパネル部で発生されたパラレルデータを保持する。第
２のパラレル／シリアル変換手段は前記第４のデータ保
持手段に書き込まれたパラレルデータをシリアルデータ
化して前記第２の信号線上に送出する。並びに、クロッ
ク供給手段は前記第３の信号線を介して前記各変換手段
に動作クロックを供給する。

（実施例） 以下、本発明の一実施例を図面を参照して説明する。第
１図はオペレーションユニットと装置本体の制御ユニッ
トとを結合するインタフェース回路の一実施例を示した
ブロック図である。１は装置本体側に設けられる制御ユ
ニット、２は装置の外側に設けられるオペレーションユ
ニット、３．４．５は信号線、１１はオペレーションユ
ニット２に対するデータの出力及びデータの読み込み制
御を行うＣＰＵ、１２はＣＰＵＩＩの割り込みタイミン
グを発生するタイマ部、１７はＣＰＵＩＩがオペレーシ
ョンユニット２に出力するデータを保持する出力レジス
タ、１８はＣＰＵＩＩによって読み込まれるデータを保
持する入力レジスタ、１９は出力レジスタ１７に保持さ
れたパラレルデータをシリアルデータ変換するパラレル
／シリアル変換部、２０はオペレーションユニット２か
ら送られてくるシリアル信号をパラレル信号に変換する
シリアル／パラレル変換部、２２はＬＣＤ２２１にデー
タを表示させるＬＣＤ駆動部、２３はＬＣＤ２２１を点
滅させるＬＥＤ駆動部、２７は前記パラレル／シリアル
変換部１９及びシリアル／パラレル変換部２０に動作ク
ロックを供給すると共にオペレーションユニット２側に
も動作クロックを信号線４を介して供給するクロック発
生部、２８はパラレル／シリアル変換部１９のデータ変
換終了時点を検出するカウンタ、２９はシリアル／パラ
レル変換部２０のデータ変換終了時点を検出するカウン
タ、３０は制御ユニット１から送られてくるシリアル信
号をパラレル信号に変換するシリアル／パラレル変換部
、３１はシリアル／パラレル変換部３０により変換され
たパラレル信号を保持する入力レジスタ、３２はシリア
ル／パラレル変換部３０のデータ変換終了時点を検出す
るカウンタ、３３は出力レジスタ３４に保持されたパラ
レルデータをシリアルデータに変換するパラレル／シリ
アル変換部、３４はキースキャン部２１から出力される
キーデータを保持する出力レジスタ、３５はパラレル／
シリアル変換部３３のデータ変換終了時点を検出するカ
ウンタ、２１はマトリックス上に配列されたキー２１１
の中のいずれのキーが押下されたかを検出してこれをキ
ーデータとして出力するキースキャン部、３６はキース
キャン部２１を制御するキースキャン制御部である。但
し、上記制御ユニット１とオペレーションユニット２間
のデータの送受は１６ビツト単位で行われるものとする
。

次に本実施例の動作について説明する。制御ユニット１
のＣＰＵＩＩはタイマ部１２がら出力される割り込み信
号により、ＬＣＤ２２１に表示させるデータ又はＬＥＤ
２３１を点滅させる１６ビツトのデータを出力レジスタ
１７に書き込む。パラレル／シリアル変換部１９は出力
レジスタ１７に書き込まれた前記データをシリアルデー
タに変換して、これを信号線３を介してオペレーション
ユニット２側のシリアル／パラレル変換部３ｏに送出す
る。このとき、カウンタ２８はパラレル／シリアル変換
部１９が１６ビツトのパラレルデータをシリアルデータ
化した時点即ち、データ変換終了時点を検出して、これ
をＣＰＵ１１に知らせる。この知らせを受けたＣＰＵＩ
Ｉは次の１６ビツトのデータをレジスタ１７に書き込む
。

オペレーションユニット２のシリアル／パラレル変換部
３０は制御ユニット１側から信号線３を介して送られて
くるシリアル信号を１６ビツトのパラレルデータに変換
し、これを入力レジスタ３１に出力して保持させる。こ
の際、シリアル／パラレル変換部３０によって１６ビツ
トのパラレルデータが生成された時点をカウンタ３２が
検出し、この時点で入力レジスタ３１を書き込み可能状
態とする。従って、１６ビツトのパラレルデータが入力
レジスタ３１に順次保持される。ＬＣＤ駆動部２２又は
ＬＥＤ駆動部２３は入力レジスタ３１の保持内容を読み
だし、ＬＣＤ駆動部２２はＬＣＤ２２１に読み出したデ
ータを表示する。又ＬＥＤ駆動部２３は読み出したデー
タに基づいてＬＥＤ２３１を点滅する。

次にオペレーションユニット２側のマトリックス状に配
列されたキー２１１が押下されると、キースキャン制御
部３６により制御されるキースキャン部２１は、押下キ
ーに対応する１６ビツトのキーデータを出力レジスタ３
４に出力してこれを保持させる。パラレル／シリアル変
換部３３は出力レジスタ３４に保持された１６ビツトの
パラレルデータをシリアル信号に変換して、これを信号
線５を介して制御ユニット１側のシリアル／パラレル変
換部２０に送出する。この際、カウンタ３５はパラレル
／シリアル変換部３３にて１６ビツトのパラレル信号が
生成された時点を検出して、これをキースキャン制御部
３６に知らせる。キースキャン制御部３６はこれを受け
て次の１６ビツトのキーデータを出力レジスタ３４に書
き込むべくキースキャン部２１を制御する。

制御ユニット１側のシリアル／パラレル変換部２０はオ
ペレーションユニット２側から入力されるシリアル信号
を１６ビツトのパラレルデータに変換する。カウンタ２
９はシリアル／パラレル変換部２０のデータ変換終了時
点を検出すると、入力レジスタ１８を書き込み可能状態
とするため、シリアル／パラレル変換部２０によって１
６ビツトのパラレルデータが順次入力レジスタ１８に書
き込まれる。ＣＰＵＩＩは前述の割り込み時に入力レジ
スタ１８に保持された１６ビツトのデータを読み込む。

本実施例によれば、制御ユニット１のＣＰＵ１１はタイ
マ部工２から割り込み信号が発生したときに、出力レジ
スタ１７にデータを書き込むと共に、入力レジスタ１８
の内容を読み込むだけの処理を行い、制御ユニット１と
オペレーションユニット２間のデータの送受は、前記Ｃ
ＰＵＩＩの割り込み処理とは独立に、パラレル／シリア
ル変換部１９．３３、シリアル／パラレル変換部２０．
３０、カウンタ２８．２９．３２．３５等によって、パ
ラレルデータをシリアル信号化して行われるため、両ユ
ニット間を接続する信号線の数を３本に削減することが
でき、配線を容易に行うことができると共に放射ノイズ
を大幅に低減することができる。又、オペレーションユ
ニット２側のキースキャン部２１のキースキャン制御も
キースキャン制御部３６により制御ユニット１側のＣＰ
Ｕ１１の割り込み処理とは独立に行われるため、ＣＦＵ
ＬＬの割り込み処理時の負荷を大幅に低減す、ることが
できる。

〔発明の効果〕 以上記述したごとく本発明のインタフェース回路によれ
ば、オペレーションに対する動作の応答性を損なうこと
なく接続信号線数を削減することができ、配線を容易と
すると共に放射ノイズを低減することができる。

【図面の簡単な説明】

第１図は本発明のオペレーションユニットと装置本体の
制御ユニットとを結合するインタフェース回路の一実施
例を示したブロック図、第２図はオペレーションユニッ
トと装置本体の制御ユニットとを結合するインタフェー
ス回路の従来例を示したブロック図、第３図はオペレー
ションユニットと装置本体の制御ユニットとを結合する
インタフェース回路の他の従来例を示したブロック図で
ある。 １・・・制御ユニット ２・・・オペレ−シンユニット ３．４．５、・・・信号線 １１・・・ＣＰＵ １２・・・タイマ部 １７．３４・・・出力レジスタ １８．３０・・・入力レジスタ １９．３３・・・パラレル／シリアル変換部２０．３０
・・・シリアル／パラレル変換部２１・・・キースキャ
ン部 ２２・・・ＬＣＤ駆動部 ２３・・・ＬＥＤ駆動部 ２８．２９．３２．３５・・・カウンタ３６・・・キー
スキャン制御部 代理人　弁理士　本　１）　　崇

Claims (1)

【特許請求の範囲】
1. オペレーションパネル部と本体装置のＣＰＵ間を接続す
   るインタフェース回路において、前記オペレーションパ
   ネル部と本体装置間を接続する第１、第２及び第３の信
   号線を具備すると共に、前記ＣＰＵによってパラレルデ
   ータが書き込まれる第１のデータ保持手段と、この第１
   のデータ保持手段に保持されたパラレルデータをシリア
   ル化して前記第１の信号線上に出力する第１のパラレル
   ／シリアル変換手段と、前記ＣＰＵによって読み出され
   るデータを保持する第２のデータ保持手段と、前記第２
   の信号線上のシリアル信号をパラレルデータ化して前記
   第２のデータ保持手段に書き込む第１のシリアル／パラ
   レル変換手段とを前記本体装置側に具備し、前記第１の
   信号線上のシリアルデータをパラレルデータ化する第２
   のシリアル／パラレル変換手段と、この第２のシリアル
   ／パラレル変換手段によって変換されたパラレルデータ
   が書き込まれる第３のデータ保持手段と、オペレーショ
   ンパネル部で発生されたパラレルデータが書き込まれる
   第４のデータ保持手段と、この第４のデータ保持手段に
   書き込まれたパラレルデータをシリアルデータ化して前
   記第２の信号線上に送出する第２のパラレル／シリアル
   変換手段とをオペレーションパネル部側に具備し、並び
   に前記第３の信号線を介して前記各変換手段に動作クロ
   ックを供給するクロック供給手段を具備したことを特徴
   とするインタフェース回路。