JPS63259589A - フレ−ムメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は大容量の表示画面を持つ表示手段を備えた表示
装置等に使用するフレームメモリ制御方式に関し、特に
フレームメモリに対する書き込み制御に関するものであ
る。

〔従来の技術〕

第８図は従来のフレームメモリ制御方式を採用した表示
装置のブロック図である。同図において１はキャラクタ
リフレッシュタイプのＧＩＩＴ制御部（以下ＧＲＴＣと
称する）で、キャラクタバッファ１１、キャラクタジェ
ネレータ１２及びリフレッシュアドレス生成部１３から
構成される。リフレッシュアドレス生成部１３は、キャ
ラクタバッファ１１にリフレッシュアドレスＭＡ　（キ
ャラクタ単位のアドレスで、例えば表示画面上の８ドツ
ト分に対応する）、キャラクタジェネレータＩ２にリフ
レッシュアドレスＲＡ　（例えば表示画面上の８ラスク
に対応する）をそれぞれ供給すると共に、データ転送の
ための同期信号を出力する。２はフレームメモリブロッ
クで、表示画面に対応したアドレスを持ち１画面分の表
示データを記憶するフレームメモリ２１、転送アドレス
（書き込み先のアドレス）を生成する転送アドレス生成
部２２、リフレッシュアドレス（表示アドレス）を生成
するリフレッシュアドレス生成部２３、転送アドレス及
びリフレッシュアドレスのうち一方を選択するマルチプ
レクサ２４から構成される。３はパラレルデータをシリ
アルデータに変換するパラレル／シリアル変換部（以下
Ｐ／Ｓ変換部と称する）、４は表示データを表示画面上
に表示するＣＲＴ等の表示手段（以下ＣＲＴと称する）
である。ここでＣＲＴ４は横方向、縦方向とも２０００
ドツトクラス以上表示可能な大容量表示の表示画面を持
つものとする。

次に動作を説明する。

ｃｐｕ等により予め（：ＲＴＣｌの内部のキャラクタバ
ッファ１１にキャラクタジェネレータ１２から出力すべ
きフォントパターンデータ（表示データ）に対応する文
字コード等のデータが書き込まれる。

（：ＲＴＣｌ内のリフレッシュアドレス生成部１３より
出力されるリフレッシュアドレス（Ｍ八、Ｒ八）に従っ
て、キャラクタバッファ１２から読み出されたデータに
対応した表示データ（Ｖｌ）がキャラクタジェネレータ
、即ち（：ＲＴＣｌより出力される。ＣＲＴ［：４から
の表示データ（ｖｌ）はフレームメモリ２１に入力され
る。この表示データ（ｖｌ）は、転送アドレス生成部２
２よりマルチプレクサ２４を介して供給される転送アド
レス（ＴへＤＲ５）に従ってフレームメモリ２１に書き
込まれる。このようにしてフレームメモリ２に１画面分
の表示データの書き込みが行なわれた後、リフレッシュ
アドレス生成部２３よりマルチプレクサ２４を介して供
給されるリフレッシュアドレス（ＲＡＤＲ５）に従って
フレームメモリ２より表示データ（ｖ２）が読み出され
てＰ／Ｓ変換部３へ転送される。Ｐ／Ｓ変換部３では転
送されたパラレルの表示データ（ｖ２）をシリアルデー
タに変換してＣＲＴ４へ供給する。ＣＲＴ４では１ドツ
ト毎に順次供給される表示データを水平及び垂直の走査
に同期して表示画面上に表示する。

横方向、縦方向とも４００〜６００ドツト程度の表示容
量の表示手段（ＣＲＴ４）を持つ表示装置であれば、第
８図の１点破線内で示すフレームメモリブロック２を使
用しなくとも、ＣＲＴＣＩより出力される表示データ（
Ｖｌ）を直接Ｐ／Ｓ変換部３に接続する事で、ＣＲＴ４
で文字表示が可能である。何故ならば、横方向、縦方向
とも４００〜６００ドツト程度の表示容量の表示手段に
必要なデータ転送速度は、通常、１５〜２０にｂｉｔ／
ｓｅｃ即ち、１．８〜２．５にＢｙｔｅ／ｓｅｃである
ので、ＣＲＴ（：１に内蔵するキャラクタバッファＩＩ
、キャラクタジェネレータ１２及びリフレッシュアドレ
ス制御部１３を３００ｎｓｅｃ　〜４００ｎｓｅｃ／Ｂ
ｙｔｅで動作するような回路構成にすれば良いからであ
る。現時点においても、横方向、縦方向とも４００〜６
００ドツト程度の表示容量をもつ表示手段を備えた表示
装置はフレームメモリブロック２を使用しないタイプ、
即ち、（：ＲＴＣｌの出力を直接Ｐ／Ｓ変換部３へ接続
するものが主流を占めている。しかしながら、横方向、
縦方向とも２０００ドツトクラスの表示容量をもつ表示
手段に必要なデータ転送速度は、通常、１５０〜２００
にｂｉｔ、／ｓｅｃ、即ち、１８〜２５にｂｙｔｅ／ｓ
ｅｃあるので、ＣＲＴＣＩを３０〜４０ｎｓｅｃ／Ｂｙ
ｔｅで動作させないと、ＣＲＴ（：１をＰ／Ｓ変換部３
に直接接続出来ない。そこで、第８図で示すように、低
速でデータを出力する（：ＲＴＣｌ　　（転送速度ＶＩ
Ｂｙｔｅ／５ｅｃ）と高速のデータ転送（転送速度Ｖ２
Ｂｙｔｅ／ｓｅｃ、Ｖ２　＞■であり、１０＊ＶにＶ２
）を必要とするＰ／Ｓ変換部３の間に、フレームメモリ
ブロック２を挿入する事で、ＣＲＴ（：１の出力する表
示データ（Ｖｌ）をＣＲＴＣ４の表示画面上に表示出来
るようにしている。

フレームメモリ２を実現するための素子としては、（ａ
）大容量表示画面のフレーム・メモリに適した高集積度
素子である事、（ｂ）画面リフレッシュ動作を効率的に
短時間で実行出来る素子である事等の理由から、１回の
リフレッシュ動作で、１素子あたり、５１２〜１０２４
ビツトのデータの画面リフレッシュが可能な、汎用のデ
ュアルポートメモリ素子（日本電気■製；μＰＤ４１２
６４　、富士通■：Ｍ８８１４６１等）を通常は使用す
る。この汎用デュアルポートメモリ素子は、ダイナミッ
クＲＡＭとレジスタから構成され、メモリ書き込み・読
み出し時には、ロウアドレス及びカラムアドレスを２次
元構成のメモリセルのロウ（行）側及びカラム（列）側
に供給する事で特定の１ビツトに対してのみ作用する。

また、転送アドレス生成部２２は一次元アドレス　：カ
ウンタ構成が取られている。例えば、ｍビットを水平（
Ｘ　ＩＩＩＩｈ）方向のアドレスカウンタに使用し、ｎ
ビットを垂直（Ｙ軸）方向のアドレスカウンタに使用し
た構成、即ち（ｍ＋ｎ）ビットのアドレスカウンタ構成
（モジュロＮ進カウンタ構成）で、キャラクタ周期の同
期信号に基づいて水平方向のアドレスカウンタを動作（
カウントアツプ）させ、ｍビット目の桁上げ信号に基づ
いて垂直方向のアドレスカウンタを動作させるものであ
った。

〔発明が解決しようとする問題点〕

しかしながら、館記従来のフレームメモリ制御方式では
、次のような問題点がある。

フレームメモリに使用されるデュアルポートメモリはカ
ラムとロウの２次元構成のメモリセルであるので、−次
元アドレスカウンタ構成で転送アドレス（書き込みアド
レス）を指定すると、制御が複雑になるという問題点が
ある。また、モジュロＮ進カウンタ構成なので、フレー
ムメモリ（即ち、表示画面）の水平方向及び垂直方向の
アドレス（後述するキャラクタ）数が２　、４　、８、
−・・のような２のべき乗数に限定されるという問題点
があった。

本発明は以上述べた問題点を解決し、フレームメモリの
構成に制限されることなく、フレームメモリに対し容易
に８き込み制御を行うことができるフレームメモリの制
御方式を提供するものである。

〔問題点を解決するための手段〕

本発明は前記問題点を解決するために、表示画面に対応
したアドレスを持ち１画面分の表示データを記憶するフ
レームメモリに対し、キャラクタ単位の表示データの書
き込みを制御するフレームメモリ制御方式において、入
力されるキャラクタ周期の同期信号に基づいて、入力表
示データの書き込むべき前記フレームメモリの水平アド
レスを指定する第１の手段と、入力されるライン周期の
同期信号に基づいて、入力表示データの書き込むべき前
記フレームメモリの垂直アドレスを指定する第２の手段
とを具備するものである。

〔作用〕 本発明の技術的手段は次のように作用する。第１の手段
（例えばカウンタ）は入力されるキャラクタ周期の同期
信号（例えば後述する識別信号（ＣＩＩＲＣＹＮ−Ｎ）
　）に基づいてフレームメモリの水平アドレス（水平方
向のアドレス）を指定するように働き、第２の手段（例
えばカウンタ）はライン周期の同期信号（例えば後述す
る識別信号（ＤＳＰＯＮ−Ｎ）　）に基づいてフレーム
メモリの垂直アドレス（垂直方向のアドレス）を指定す
るように働く。この結果、キャラクタｍ位の表示データ
は第１、第２の手段で指定されたアドレスに書き込まれ
る。このように、第１の手段及び第２の手段は各同期信
号に独立して動作して水平及び垂直方向のアドレスを出
力する２次元構成としたので、書き込み制御を容易に行
うことができると共に、２のべき乗数に制限されること
なくフレームメモリを構成することができる。

（実施例） 本発明の実施例を第１図乃至第７図を参照して説明する
。

第１図は本発明の方式を適用した表示装置のブロック図
である。同図において、第８図と同一の参照符号は同一
性のある構成要素を示す。５は双方向データバスのバッ
ファ（ＤＡＴＡ　ＢＵＦ）　、　６はカラムアドレス用
のバッファ（ＣＡＥ　ＢＵＦ）、７はロウアドレス用の
バッファ（ＲＡＥ　ＢＵＦ）、８はｃｐｕで、バッファ
５を介してＣＲＴＣ：１内のキャラクタバッファ１１の
制御、及びバッファ５〜７を介してフレームメモリ２１
の制御等を行う。２２ａは第８図の転送アドレス生成部
２２に相当する転送アドレス生成部で、キャラクタカウ
ンタ（以下ＣＣと称する）２２１、カラムアドレス用の
バッファ（ＣＡＥ　ＢＵＦ）２２２　、ラインカウンタ
（以下ＬＣと称する）２２３及びロウアドレス用のバッ
ファ（ＲＡＥ　ＢＵＦ）２２４から構成される。ＣＣ２
２１はＣＲＴＣＩからのキャラクタ周期の識別信号（Ｃ
ＩＩＲ（：ＹＮ−Ｎ）を計数してバッファ２２２を介し
てフレームメモリ２１に書き込み時のカラムアドレス（
転送アドレスのうちの水平アドレス）を供給し、水平同
期信号（Ｈ５ＹＮ（ニーＮ）によりクリアされる。ＬＧ
２２３はＣＲＴＣＩからのライン周期の識別信号（ＤＳ
ＰＯＮ−Ｎ）を計数してバッファ２２４を介してフレー
ムメモリ２１にロウアドレス（垂直アドレス）を供給し
、（：ＲＴＣｌからの垂直同期信号（ＶＳＹＮＧ−Ｎ）
によりクリアされる。２５は読出し時（表示時）にフレ
ームメモリ２１にカラムアドレスを供給するカラムアド
レス用のバッファ（ＣへＥ　ＢＵＦ）で、本実施例では
アドレス“０”を供給する。２６は読出し時（表示時）
にリフレッシュアドレス生成部２３からのリフレッシュ
アドレスＲＡ及びＭＡにより、フレームメモリ２１にロ
ウアドレスを供給するロウアドレス用のバッファ（ＩＩ
ＡＥ　［３１ＪＦ）である。

ＣＲＴ４の表示画面を横方向（水平方向）２０４８　ド
ツト、縦方向（垂直方向）　２５６０ラインとすると、
１フレーム（１画面）の表示データは、２０４８ｘ２５
６０、即ち、５，２４２．８８０ピクセルであり、フレ
ームメモリ２Ｉの容量としては、１フレ一ム分として、
６４０にバイトを必要とする。フレームメモリ２１の構
成素子として、前述汎用のデュアルポートメモリ素子で
ある６４にバイト×　４ビツト構成の素子（日本電気■
製；μＰＤ４１２６４Ｇ、富士通■製；ＭＢ８１４６１
等）を使用すれば、デュアルポートメモリ内部の１回の
データ転送サイクルで２５６０つ×２５６カラムの２次
元構成のメモリセルのうち、１０つ分のデータ、即ち、
２５６ビツトが内部レジスタに転送される。従って、２
０４８／２５６・８であり、２次元構成のメモリセルが
８ブレーンあれば、横方向２０４８ドツトの表示容量に
対応出来る事になる。汎用デュアルポートメモリ素子は
内部に４ブレーンの２次元構成のメモリセルがあるので
、２素子（４ブレーン×２素子＝８ブレーン）構成で、
横方向２０４８ドツトに対応している。表示画面の縦方
向は、２５６０ラインであるが、汎用デュアルポートメ
モリ素子の２次元構成のメモリセルは、縦方向が２５６
０つであり、２素子では、２５６ライン分の容量しかな
いので、１フレ一ム分に対応する為には、２５６０７２
５６−１０、即ち、その１０倍の２ｘ　１０−２０素子
の汎用デュアルポートメモリが必要となる。

第２図は汎用デュアルポートメモリ（日本電気■製：μ
ＰＤ４１２６４．富士通■製：　Ｍ８８１４６１等）を
使　、用して、本実施例のＣＲＴ４の表示画面、即ち、
横方向２０４８ドツト、縦方向２５６０ラインに合致さ
せたフレームメモリ２１の構成図である。ＣＲＴ４の表
示画面の横方向が２０４８ドツトであるので、２５６０
つ×２５６カラムの２次元構成のメモリセルが８ブレー
ンで、２０４８ドツトに対応出来る。従って、ＢＡＮに
０から、ＢＡＮＫ９までの各バンクとも８ブレーンで１
バンクである。

第３図は本実施例の汎用デュアルポートメモリ構成によ
るフレームメモリ上の転送アドレスを説明するためのも
のであり、カッコ内は、にに２２１及びＬＣ２２３の値
を示している。即ち、（ＣＧ、Ｌ（：）である。尚、本
実施例では、１ラインのデータが２０４８ビツトであり
、１ライン＝１ラスク構成を採用している。

第４図は転送アドレスとＣＲＴ４の表示画面上の表示位
置との対応関係を示すものであって、カッコ内は第３図
の場合と同様に（（：（：　、　ＬＣ）を示す。

第５図（ａ）　、　（ｂ）は転送アドレス生成部２２ａ
の動作を示すタイムチャートである。

次に本実施例の動作を説明する。まず、フレームメモリ
２１に対する書き込み時の制御動作について述べる。

ｃｎｒｃｔからフレームメモリ２１へ表示データが転送
されるサイクル、即ちキャラクタサイクル時にはフレー
ムメモリ２１の水平（Ｘ軸）方向の転送位置がに（：２
２１により指定され、垂直（Ｙ軸）方向の転送位置がＬ
Ｃ２２３により指定される。即ち、第２図に示すように
、水平方向の転送アドレス（書き込みアドレス）として
、ＣＧ２２１によりカラムアドレスがバッファ２２２を
介してフレームメモリ２１に供給され、垂直方向の転送
アドレスとして、ＬＣ２２：］により、ロウアドレスが
バッファ２２４を介して供給される。（Ｃ：２２１は、
水平方向指定用であるので、第５図（ａ）で示すように
、キャラクタサイクルが終了する時点で、即ち、ＣＨＲ
ＣＹＣ−Ｈの立ち上りで、カウントアツプされ、横方向
２０４８ドツト分、即ち、２５６　（−２０４８７８）
となった時、ＣＲＴＣＩより、供給される水平同期信号
Ｈ５ＹＮＣ−Ｎにより、クリアされる。又、ＬＧ２２３
は垂直方向指定用であるので、第５図（ｂ）で示すよう
に、１回の水平表示データが終了する時点で、即ち、識
別信号ＤＳＰＯＮ−Ｎの立ち上りでカウントアツプされ
、縦方向２５６０ラスタ分、即ち、　２５６０となった
時、（：ＲＴ（：ｌより供給される垂直同期信号ＶＳＹ
Ｎ（ニーＮによりクリアされる。

以−ト説明した動作により、フレームメモリ２１上の転
送アドレス（ｃｃ　、　ＬＣ：）により決定され、その
アドレスにもとづき、表示データが転送される。

次にフレームメモリ２１に対する読み出し時（表示時）
の制御動作について述べる。

フレームメモリ２１がデュアルポートメモリ構成である
ため１回の表示画面のリフレッシュサイク（データ転送
サイクル）において、第２図の＠〜■までのデータ長、
即ち、２５６Ｘ８・２０４８ビット分のデータが、汎用
のデュアルポートメモリ内で、メモリセルからレジスタ
に転送される。従フて、本実施例では、　ＣＲＴ４の水
平同期信号が入力されるたびに、即ち、１ラスクごとに
、リフレッシュアドレス生成部２３は、フレームメモリ
２１にリフレッシュアドレスＲＡ及びＭＡをロウアドレ
スバッファ２３を介して、供給している。なお、カラム
アドレスバッファ２５の入力をＯｖとしている理由は、
リフレッシュアドレス生成部２３がフレームメモリ２１
へ、リフレッシュアドレスを供給する際に、カラムアド
レスをすべて“０”にする事で、汎用デュアルポートメ
モリのデータ転送サイクル時の転送データの先頭を内部
レジスタの先頭に合わせるためである。

このように、リフレッシュアドレス生成部２３からのリ
フレッシュアドレス貼及びＭＡに従って、フレームメモ
リ２１内のレジスタから８ビツトの表示データが順次読
み出され、読み出された表示データは、Ｐ／Ｓ変換部３
でパラレルデータがらシリアルデータに変換された後、
ＣＲＴ４の表示画面上に表示される。

以上のように、本実施例によればキャラクタリフレッシ
ュタイプのＣＲＴ制御部１からフレームメモリ２１にデ
ータを転送する際に使用する転送アドレス生成部２２ａ
の構成をキャラクサイクルの識別信号（ＣＨＲＣＹＮ−
Ｎ）　、ラインサイクルの識別信号によって、それぞれ
独立に動作する２次元構成のアドレスカウンタ（ｃｃ、
ｔ、ｃ）としたので、（１）フレームメモリとして汎用
のデュアルポートメモリ（日本電気（株）製；μＰＤ４
１２６４（：、富士通■、　Ｍ８８１４６１等）を使用
する場合の転送アドレス生成部を簡単に構成出来る。

（２）フレームメモリ２１を２のべき乗数に制限される
ことなく構成できる。

以上の実施例ではＣＲＴ４の表示画面を２０４８ドツト
ｘ　２５６０ラインとし、フレームメモリ２１を２５６
キヤラクタＸ　２５６０ラインのメモリセルの８ブレー
ン（８ビツト）で構成して説明したが、一般的に、フレ
ームメモリを１１＋１キヤラクタ×ｖ◆１ラインのｍブ
レーン（ＩＫｌビット）構成として構成してもよいこと
は明らかである。この場合のフレームメモリ上の転送ア
ドレスの説明図を第６図に示す。この場合の転送アドレ
スと表示画面の表示位置との対応関係を第７図に示す。

（発明の効果） 以上詳細に説明したように本発明によれば、キャラクタ
周期の同期信号及びライン周期の同期信号に基づいて独
立して動作して水平アドレス及び垂直アドレスをフレー
ムメモリに供給する２次元構成の第１及び第２の手段を
設けたので、書き込み制御を容易に行うことができると
共に、２のべき乗数に制限されることなくフレームメモ
リを構成することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図は本実
施例のフレームメモリの構成図、第３図はフレームメモ
リ上の転送アドレスの説明図、第４図は転送アドレスと
表示画面の表示位置との対応図、第５図は転送アドレス
生成部の動作を示すタイムチャート、第６図は一般的な
場合のフレームメモリ上の転送アドレスの説明図、第７
図は一般的な場合の転送アドレスと表示画面との対応図
、第８図は従来の方式を通用した表示装置のブロック図
である。 １−ＣＲＴ制御部（（：ＲＴＣ）、 ３・・・パラレル／シリアル変換部（Ｐ／Ｓ変換部）、
４・・・表示手段（ＣＲＴ）、 ５〜７，２５，２６，２２２，２２４−・・バッファ、
２１−・・フレームメモリ、 ２２ａ・・・転送アドレス生成部、 ２３−・・リフレッシュアドレス生成部、２２１・・・
キャラクタカウンタ（ＣＣ）、２２２−・・ラインカウ
ンタ（Ｌｌ：）　。

Claims (1)

1. 【特許請求の範囲】 表示画面に対応したアドレスを持ち１画面分の表示デー
   タを記憶するフレームメモリに対し、キャラクタ単位の
   表示データの書き込みを制御するフレームメモリ制御方
   式において、 入力されるキャラクタ周期の同期信号に基づいて、入力
   表示データの書き込むべき前記フレームメモリの水平ア
   ドレスを指定する第１の手段と、入力されるライン周期
   の同期信号に基づいて、入力表示データの書き込むべき
   前記フレームメモリの垂直アドレスを指定する第２の手
   段とを具備することを特徴とするフレームメモリ制御方
   式。