JPH0554667A - 直列データ・並列データ相互変換機能付きメモリ素子 - Google Patents
直列データ・並列データ相互変換機能付きメモリ素子Info
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- JPH0554667A JPH0554667A JP21252191A JP21252191A JPH0554667A JP H0554667 A JPH0554667 A JP H0554667A JP 21252191 A JP21252191 A JP 21252191A JP 21252191 A JP21252191 A JP 21252191A JP H0554667 A JPH0554667 A JP H0554667A
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- memory cell
- data
- serial data
- parallel data
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Abstract
(57)【要約】
【目的】 例えば、通信装置に使用する直列データ・並
列データ相互変換機能付きメモリ素子に関し、回路規模
の縮小を図ることを目的とする。 【構成】 メモリセルアレイ部１と列メモリセル駆動手
段２と行メモリセル駆動手段３と直列・並列相互変換モ
ードで動作する様に各部の動作を制御するモード設定手
段４と、入出力する直列データの範囲を指定するウイン
ドとクロックとが同時に印加されている間、該クロック
をカウントしたカウント値を利用して内部で生成した駆
動信号を、対応する１個のメセリセルに順次，送出する
と共に、設定されたモードに対応して直列データを入出
力するメモリセル駆動手段５とを付加し、該列メモリセ
ル駆動手段および行メモリセル駆動手段のうちの何れか
一方の駆動手段とメモリセル駆動手段とを用いてメモリ
セル部にデータを書き込み、読み出して、直接、直列デ
ータと並列データとの相互変換が行えるように構成す
る。
列データ相互変換機能付きメモリ素子に関し、回路規模
の縮小を図ることを目的とする。 【構成】 メモリセルアレイ部１と列メモリセル駆動手
段２と行メモリセル駆動手段３と直列・並列相互変換モ
ードで動作する様に各部の動作を制御するモード設定手
段４と、入出力する直列データの範囲を指定するウイン
ドとクロックとが同時に印加されている間、該クロック
をカウントしたカウント値を利用して内部で生成した駆
動信号を、対応する１個のメセリセルに順次，送出する
と共に、設定されたモードに対応して直列データを入出
力するメモリセル駆動手段５とを付加し、該列メモリセ
ル駆動手段および行メモリセル駆動手段のうちの何れか
一方の駆動手段とメモリセル駆動手段とを用いてメモリ
セル部にデータを書き込み、読み出して、直接、直列デ
ータと並列データとの相互変換が行えるように構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、通信装置に使
用する直列データ・並列データ相互変換機能付きメモリ
素子に関するものである。
用する直列データ・並列データ相互変換機能付きメモリ
素子に関するものである。
【０００２】通常、RAM は８ビット，16ビット,32 ビッ
ト等の複数のデータを同時に入出力し、CPU はRAM から
データを読み出して処理した後、再びRAM にデータを書
き込む。この為、RAM とCPU に入出力するデータは並列
データであることが必要である。
ト等の複数のデータを同時に入出力し、CPU はRAM から
データを読み出して処理した後、再びRAM にデータを書
き込む。この為、RAM とCPU に入出力するデータは並列
データであることが必要である。
【０００３】一方、上記の並列データ処理システム間の
データ送受信は、信号線の本数がより少ない直列データ
を用いるが、これはシステム間を接続するケーブルのコ
スト、スペース、データを送受信するドライバ・レシー
バの消費電力が少なくてすむと云う理由である。
データ送受信は、信号線の本数がより少ない直列データ
を用いるが、これはシステム間を接続するケーブルのコ
スト、スペース、データを送受信するドライバ・レシー
バの消費電力が少なくてすむと云う理由である。
【０００４】そこで、並列データ処理システムでは、直
列データと並列データの相互変換回路を別に設けてデー
タの送受信を行っているが、この変換回路の規模が大き
いので、回路規模の縮小を図ることが必要である。
列データと並列データの相互変換回路を別に設けてデー
タの送受信を行っているが、この変換回路の規模が大き
いので、回路規模の縮小を図ることが必要である。
【０００５】
【従来の技術】図７は従来例の直列データ・並列データ
相互変換回路の一例を示す図、図８は図７の動作説明図
で、(a) は直列データを並列データに変換する場合の説
明図、(b) は並列データを直列データに変換する場合の
説明図である。
相互変換回路の一例を示す図、図８は図７の動作説明図
で、(a) は直列データを並列データに変換する場合の説
明図、(b) は並列データを直列データに変換する場合の
説明図である。
【０００６】なお、図８の左側の符号は図７の同じ符号
の部分の波形を示す。また、図８(a)-及び図８(b)-
の数字0 〜7はデータD0〜D7を示している。以下、図８
を参照して図７の動作を説明する。 (1) 直列データを並列データに変換する場合 レシーバ 86 を介して入力した直列データは、レシーバ
87 を介して入力したクロックCKにより、順次, シフト
レジスタ 81で並列データに変換されてD タイプ・フリ
ップフロップ( 以下,D-FF と省略する) 82に加えられる
( 図８(a) の, 参照) 。
の部分の波形を示す。また、図８(a)-及び図８(b)-
の数字0 〜7はデータD0〜D7を示している。以下、図８
を参照して図７の動作を説明する。 (1) 直列データを並列データに変換する場合 レシーバ 86 を介して入力した直列データは、レシーバ
87 を介して入力したクロックCKにより、順次, シフト
レジスタ 81で並列データに変換されてD タイプ・フリ
ップフロップ( 以下,D-FF と省略する) 82に加えられる
( 図８(a) の, 参照) 。
【０００７】なお、カウンタ 83 はデータの有効部分を
示すウインドとクロックが印加されるが、前者でカウン
ト動作可能となり、以後、クロックをカウントし、カウ
ント値がデコーダ 84 に印加される。デコーダ 84はク
ロックを８個カウントした時のカウント値をデコードし
て、デコード出力をラッチ・クロックCK1 としてD-FF85
を介してD-FF 82 に加えるQ そこで、D-FF 82 からD0
〜D7までの８個のデータが、CK1 でオン状態になった３
状態バッファ 61 を介してRAM ６に加えられる（図８
(a) の, 参照) 。
示すウインドとクロックが印加されるが、前者でカウン
ト動作可能となり、以後、クロックをカウントし、カウ
ント値がデコーダ 84 に印加される。デコーダ 84はク
ロックを８個カウントした時のカウント値をデコードし
て、デコード出力をラッチ・クロックCK1 としてD-FF85
を介してD-FF 82 に加えるQ そこで、D-FF 82 からD0
〜D7までの８個のデータが、CK1 でオン状態になった３
状態バッファ 61 を介してRAM ６に加えられる（図８
(a) の, 参照) 。
【０００８】また、上記のカウント値がアドレスとして
オン状態になった３状態バッファ61を介してRAM ６に加
えられるので、D0〜D7のデータはRAM 内のアドレスに対
応する領域に書き込まれる。( 図８(a) の, 参照)
。 (2) 並列データを直列データに変換する場合 上記の様に、ウインドとクロックとカウンタ 83 とを使
用して必要なアドレスを生成し、対応するデータをRAM
６から読み出す。読み出されたデータはD-FF 91 で印加
されるが、デコーダ 84, D-FF 85を介して加えられたク
ロックCK2 でD-FF 91 にラッチされる。
オン状態になった３状態バッファ61を介してRAM ６に加
えられるので、D0〜D7のデータはRAM 内のアドレスに対
応する領域に書き込まれる。( 図８(a) の, 参照)
。 (2) 並列データを直列データに変換する場合 上記の様に、ウインドとクロックとカウンタ 83 とを使
用して必要なアドレスを生成し、対応するデータをRAM
６から読み出す。読み出されたデータはD-FF 91 で印加
されるが、デコーダ 84, D-FF 85を介して加えられたク
ロックCK2 でD-FF 91 にラッチされる。
【０００９】そして、並列/ 直列変換回路92で直列デー
タに変換された後、ドライバ93を介して外部に送出され
る( 図８(b) の´〜´参照) 。
タに変換された後、ドライバ93を介して外部に送出され
る( 図８(b) の´〜´参照) 。
【００１０】
【発明が解決しようとする課題】上記の様に、並列デー
タ処理システムでは、RAM の入出力が並列形式である
為、外部から受信する直列データを並列データに変換し
てRAM に書き込み、また、RAM から読み出した並列デー
タを直列データに変換して外部に送信する様に回路が構
成されている。
タ処理システムでは、RAM の入出力が並列形式である
為、外部から受信する直列データを並列データに変換し
てRAM に書き込み、また、RAM から読み出した並列デー
タを直列データに変換して外部に送信する様に回路が構
成されている。
【００１１】この為、直列/ 並列変換回路、並列/ 直列
変換回路、D-FF、カウンタ、デコーダ、バッファなどが
必要となり回路規模が大きくなる。また、直列/ 並列変
換, 又は並列/ 直列変換を行ってRAM にデータを書き込
み, または読み出すので、これらの回路を通る際、例え
ば雑音の影響を受けてデータに誤りが生じて、データの
信頼性が低くなると云う問題がある。
変換回路、D-FF、カウンタ、デコーダ、バッファなどが
必要となり回路規模が大きくなる。また、直列/ 並列変
換, 又は並列/ 直列変換を行ってRAM にデータを書き込
み, または読み出すので、これらの回路を通る際、例え
ば雑音の影響を受けてデータに誤りが生じて、データの
信頼性が低くなると云う問題がある。
【００１２】
【課題を解決するための手段】図１は本発明の原理構成
図である。図中、１はメモリセルがｍ行×ｎ列に配置さ
れており、印加された駆動信号によって駆動されたメモ
リセルにデータが書き込まれ、または読み出されるメモ
リセルアレイ部、２は印加されたアドレスに対応して生
成した駆動信号を、該メモリセルアレイ部内の対応する
メモリセル列に同時に送出する列メモリセル駆動手段で
ある。
図である。図中、１はメモリセルがｍ行×ｎ列に配置さ
れており、印加された駆動信号によって駆動されたメモ
リセルにデータが書き込まれ、または読み出されるメモ
リセルアレイ部、２は印加されたアドレスに対応して生
成した駆動信号を、該メモリセルアレイ部内の対応する
メモリセル列に同時に送出する列メモリセル駆動手段で
ある。
【００１３】また、３は印加されたアドレスに対応して
生成した駆動信号を、該メモリセルアレイ部内の対応す
るメモリセル行に同時に送出すると共に、並列データを
入出力させる行メモリセル駆動手段、４は設定した変換
モードで動作する様に必要な各部の動作を制御するモー
ド設定手段である。
生成した駆動信号を、該メモリセルアレイ部内の対応す
るメモリセル行に同時に送出すると共に、並列データを
入出力させる行メモリセル駆動手段、４は設定した変換
モードで動作する様に必要な各部の動作を制御するモー
ド設定手段である。
【００１４】更に、５は入出力する直列データの範囲を
指定するウインドとクロックとが同時に印加されている
間、該クロックをカウントしたカウント値を利用して生
成した駆動信号を、対応する１個のメセリセルに順次，
送出すると共に、設定した変換モードに対応して直列デ
ータを入出力するメモリセル駆動手段である。
指定するウインドとクロックとが同時に印加されている
間、該クロックをカウントしたカウント値を利用して生
成した駆動信号を、対応する１個のメセリセルに順次，
送出すると共に、設定した変換モードに対応して直列デ
ータを入出力するメモリセル駆動手段である。
【００１５】第１の本発明は、該列メモリセル駆動手段
および行メモリセル駆動手段のうちの何れか一方の駆動
手段とメモリセル駆動手段とを用いてメモリセル部にデ
ータを書き込み、読み出すことにより、直接、直列デー
タと並列データとの相互変換が行える構成にした。
および行メモリセル駆動手段のうちの何れか一方の駆動
手段とメモリセル駆動手段とを用いてメモリセル部にデ
ータを書き込み、読み出すことにより、直接、直列デー
タと並列データとの相互変換が行える構成にした。
【００１６】第２の本発明は、上記の相互変換が、直列
データを並列データに直接, 変換する場合、該メモリセ
ル駆動手段を用いて、直列データをメモリセルアレイ部
の指定された列に順次, 書き込んだ後、該列メモリセル
駆動手段を用いて、同時に読み出すことにより並列デー
タに変換し、並列データを直列データに直接, 変換する
場合、該列メモリセル駆動手段を用いて、該並列データ
を該メモリアレイ部の指定された列に同時に書き込んだ
後、該メモリセル駆動手段を用いて、順次, 読み出すこ
とにより直列データに変換する。
データを並列データに直接, 変換する場合、該メモリセ
ル駆動手段を用いて、直列データをメモリセルアレイ部
の指定された列に順次, 書き込んだ後、該列メモリセル
駆動手段を用いて、同時に読み出すことにより並列デー
タに変換し、並列データを直列データに直接, 変換する
場合、該列メモリセル駆動手段を用いて、該並列データ
を該メモリアレイ部の指定された列に同時に書き込んだ
後、該メモリセル駆動手段を用いて、順次, 読み出すこ
とにより直列データに変換する。
【００１７】
【作用】本発明は、メモリセルアレイ部がｍ行×ｎ列で
構成されている時、メモリセルｍ個を同時に駆動する信
号を生成する列メモリセル駆動手段と、メモリセルｎ個
を同時に駆動する信号を生成する行メモリセル駆動手段
と、外部からのクロックとウインドが同時に印加されて
いる間、このクロックをカウントしたカウント値を利用
して対応する１個のメモリセルを、順次、駆動する信号
を生成するメモリセル駆動手段とを設ける。
構成されている時、メモリセルｍ個を同時に駆動する信
号を生成する列メモリセル駆動手段と、メモリセルｎ個
を同時に駆動する信号を生成する行メモリセル駆動手段
と、外部からのクロックとウインドが同時に印加されて
いる間、このクロックをカウントしたカウント値を利用
して対応する１個のメモリセルを、順次、駆動する信号
を生成するメモリセル駆動手段とを設ける。
【００１８】そして、直列データが入力した時、メモリ
セル駆動手段で、１個のメモリセルを順次、駆動して、
例えば、指定した列にデータを書き込んだ後、列メモリ
駆動手段で生成した駆動信号で、指定した列に書き込ん
だデータを同時に読み出す。
セル駆動手段で、１個のメモリセルを順次、駆動して、
例えば、指定した列にデータを書き込んだ後、列メモリ
駆動手段で生成した駆動信号で、指定した列に書き込ん
だデータを同時に読み出す。
【００１９】これにより、直接、直列データを並列デー
タに変換して取り出すことが可能となる。なお、並列デ
ータを直列データに、直接、変換するには上記と逆の変
換をすればよい。
タに変換して取り出すことが可能となる。なお、並列デ
ータを直列データに、直接、変換するには上記と逆の変
換をすればよい。
【００２０】即ち、直列/ 並列変換回路、並列/ 直列変
換回路などが不要となり回路規模が小となる。また、デ
ータを変換処理することなく、直接、直列データと並列
データ相互変換が行われるので、データの信頼性が高
く、誤りも減少する。
換回路などが不要となり回路規模が小となる。また、デ
ータを変換処理することなく、直接、直列データと並列
データ相互変換が行われるので、データの信頼性が高
く、誤りも減少する。
【００２１】
【実施例】図２は本発明の実施例の構成図、図３は図２
の機能説明図、図４は図２を使用した直列データ・並列
データ相互変換回路の一例を示す図、図５は図４の動作
説明図で、(a) は直列データを並列データに変換する場
合、(b) は並列データを直列データに変換する場合であ
る。また、図６は図２を使用した直列データ・並列デー
タ相互変換回路の別の一例を示す図である。
の機能説明図、図４は図２を使用した直列データ・並列
データ相互変換回路の一例を示す図、図５は図４の動作
説明図で、(a) は直列データを並列データに変換する場
合、(b) は並列データを直列データに変換する場合であ
る。また、図６は図２を使用した直列データ・並列デー
タ相互変換回路の別の一例を示す図である。
【００２２】ここで、図５の左側及び中程の符号は、図
４の中の同じ符号の部分の波形を示す。また、入力バッ
ファ51, 入出力バッファ52 ,アドレス生成カウンタ53,
直列データ用入出力ゲート・行列デコーダ54はメモリセ
ル駆動手段５の構成部分、アドレスバッファ21, 列デコ
ーダ22は列メモリセル駆動手段２の構成部分である。
４の中の同じ符号の部分の波形を示す。また、入力バッ
ファ51, 入出力バッファ52 ,アドレス生成カウンタ53,
直列データ用入出力ゲート・行列デコーダ54はメモリセ
ル駆動手段５の構成部分、アドレスバッファ21, 列デコ
ーダ22は列メモリセル駆動手段２の構成部分である。
【００２３】アドレスバッファ31, 入出力ゲート・行デ
コーダ32,入出力バッファ33は行メモリセル駆動手段３
の構成部分、入力バッファ41, インバータ42, 43はモー
ド設定手段４の構成部分である。
コーダ32,入出力バッファ33は行メモリセル駆動手段３
の構成部分、入力バッファ41, インバータ42, 43はモー
ド設定手段４の構成部分である。
【００２４】以下、図２〜図６の動作を説明する。先
ず、図２において、列デコーダ22は、外部からのアドレ
スA0〜 Aj がアドレスバッファ21を介して加えられる
と、このアドレスをデコードし、デコード出力をメモリ
セルアレイ部内の対応するメモリ列に印加する。
ず、図２において、列デコーダ22は、外部からのアドレ
スA0〜 Aj がアドレスバッファ21を介して加えられる
と、このアドレスをデコードし、デコード出力をメモリ
セルアレイ部内の対応するメモリ列に印加する。
【００２５】これにより、図３の(a) に示す様に、例え
ば１列目のメモリセルM10 〜M1m が起動されるので、こ
こに書き込まれていたデータが入出力ゲート・行デコー
ダ32の入出力ゲート部分( 以下,I/Oゲート部分と省略す
る), I/Oバッファ33を介して並列データM10 〜M1m が取
り出される。
ば１列目のメモリセルM10 〜M1m が起動されるので、こ
こに書き込まれていたデータが入出力ゲート・行デコー
ダ32の入出力ゲート部分( 以下,I/Oゲート部分と省略す
る), I/Oバッファ33を介して並列データM10 〜M1m が取
り出される。
【００２６】なお、チップセレクト信号*CS がインバー
タ43を介して入力バッファ41とアドレスバッファ 21 を
オン状態にするので、アドレスA0〜 Aj が列デコーダ
に、*OE(アウトプットイネーブル) がI/O バッファ33に
加えられて、メモリセルアレイ部からのデータの出力が
可能となる。
タ43を介して入力バッファ41とアドレスバッファ 21 を
オン状態にするので、アドレスA0〜 Aj が列デコーダ
に、*OE(アウトプットイネーブル) がI/O バッファ33に
加えられて、メモリセルアレイ部からのデータの出力が
可能となる。
【００２７】また、*WE(ライトイネーブル) を入力バッ
ファ41を介してI/O バッファ33に加えることにより、上
記と同じ様な順序で、外部から並列データが１列目のメ
モリセルM10 〜M1m に書き込むことが可能となる。
ファ41を介してI/O バッファ33に加えることにより、上
記と同じ様な順序で、外部から並列データが１列目のメ
モリセルM10 〜M1m に書き込むことが可能となる。
【００２８】ここで、図３の(b) により、直列データの
書き込み/ 読み出しを説明するが、この時は、上記と同
様に*CS によって入力バッファ51,I/Oバッファ52をオン
状態にする。
書き込み/ 読み出しを説明するが、この時は、上記と同
様に*CS によって入力バッファ51,I/Oバッファ52をオン
状態にする。
【００２９】そして、ウインド(I/Oデータの有効範囲を
示すH レベルのパルス) が印加されている間だけ、アド
レス生成カウンタ53を動作可能状態にして( ウインドを
イネーブル信号として使用する) 、入力したクロックCK
をカウントさせるが、カウント値を直列データ用I/O ゲ
ート・行列デコーダ54の行列デコーダ部分に印加してデ
コードさせ、デコード出力で図３の(b) に示す様にメモ
リセルアレイ部内のメモリセルM11(１番地の１）を駆動
する。
示すH レベルのパルス) が印加されている間だけ、アド
レス生成カウンタ53を動作可能状態にして( ウインドを
イネーブル信号として使用する) 、入力したクロックCK
をカウントさせるが、カウント値を直列データ用I/O ゲ
ート・行列デコーダ54の行列デコーダ部分に印加してデ
コードさせ、デコード出力で図３の(b) に示す様にメモ
リセルアレイ部内のメモリセルM11(１番地の１）を駆動
する。
【００３０】そこで、I/O バッファ52, 直列データ用I/
Oゲート・行列デコーダ54の直列データ用I/O ゲート部
分を介して入力したデータがM11 に書き込まれる。そし
て、ウインドがHレベルの間に印加されたデコード出力
によって、例えばメモリセルM12, M13・・と列方向に直
列データを書き込むことが可能である。
Oゲート・行列デコーダ54の直列データ用I/O ゲート部
分を介して入力したデータがM11 に書き込まれる。そし
て、ウインドがHレベルの間に印加されたデコード出力
によって、例えばメモリセルM12, M13・・と列方向に直
列データを書き込むことが可能である。
【００３１】一方、上記と同様に、*0E を印加すること
により、アドレス生成カウンタ33の出力を利用して、メ
モリセルM11, M12・・に書き込まれたデータがI/O バッ
ファ52を介して直列データで取り出せる。
により、アドレス生成カウンタ33の出力を利用して、メ
モリセルM11, M12・・に書き込まれたデータがI/O バッ
ファ52を介して直列データで取り出せる。
【００３２】次に、図５を参照して図４の動作を説明す
る。 (1) 直列データを並列データに変換して出力する場合 先ず、図４に示す様に、モード設定用の端子であるSI/*
PI端子に＋５V を印加する。これにり、インバータ522
を介して0 V がバッファ521 に印加され、このバッファ
が有効となり、直列データが直列データ・並列データ相
互変換機能付きメモリ素子( 以下、変換機能付きメモリ
素子と省略する) ６に加えられると共に、バッファ511,
512を介してクロック及びH レベルのウインドも加えら
れる( 図５(a) の〜参照) 。
る。 (1) 直列データを並列データに変換して出力する場合 先ず、図４に示す様に、モード設定用の端子であるSI/*
PI端子に＋５V を印加する。これにり、インバータ522
を介して0 V がバッファ521 に印加され、このバッファ
が有効となり、直列データが直列データ・並列データ相
互変換機能付きメモリ素子( 以下、変換機能付きメモリ
素子と省略する) ６に加えられると共に、バッファ511,
512を介してクロック及びH レベルのウインドも加えら
れる( 図５(a) の〜参照) 。
【００３３】そこで、上記の様に、内部の行列デコーダ
( 図示せず) から、１つのメモリセルを駆動する駆動信
号を順次、送出して、メモリセルアレイ部内の０番地の
うちの０，１，・・７の位置まで印加する。これによ
り、８ビットの直列データA 〜H が対応するメモリセル
に順番に書き込まれる。
( 図示せず) から、１つのメモリセルを駆動する駆動信
号を順次、送出して、メモリセルアレイ部内の０番地の
うちの０，１，・・７の位置まで印加する。これによ
り、８ビットの直列データA 〜H が対応するメモリセル
に順番に書き込まれる。
【００３４】なお、ウインドがH の時は変換機能付きメ
モリ素子に対してCPU が書き込み可能であり、L の時は
CPU が読み出し可能な状態になっている。さて、CPU ７
は０番地をアクセスするアドレスを変換機能付きメモリ
素子６に送出するので、０番地のうちの０から７の位置
までのメモリセルが駆動され、並列データA 〜H が同時
に読み出されCPU に送られる( 図５(a) の〜参照)
。 (2) 並列データを直列データに変換して出力する場合 SI/*PI端子に＋０V を印加する。これにより、インバー
タ523 が有効となり、直列データを出力できる状態とな
る。また、CPU ７から変換機能付きメモリ素子６に、１
番地のメモリセルをアクセスする為のアドレスを送出す
る。
モリ素子に対してCPU が書き込み可能であり、L の時は
CPU が読み出し可能な状態になっている。さて、CPU ７
は０番地をアクセスするアドレスを変換機能付きメモリ
素子６に送出するので、０番地のうちの０から７の位置
までのメモリセルが駆動され、並列データA 〜H が同時
に読み出されCPU に送られる( 図５(a) の〜参照)
。 (2) 並列データを直列データに変換して出力する場合 SI/*PI端子に＋０V を印加する。これにより、インバー
タ523 が有効となり、直列データを出力できる状態とな
る。また、CPU ７から変換機能付きメモリ素子６に、１
番地のメモリセルをアクセスする為のアドレスを送出す
る。
【００３５】そこで、変換機能付きメモリ素子内の１番
地のメモリセルが駆動されると共に、CPU から並列デー
タが送出されるので、データJ 〜R が対応するメモリセ
ルに書き込まれる( 図５(b) の´〜´参照) 。
地のメモリセルが駆動されると共に、CPU から並列デー
タが送出されるので、データJ 〜R が対応するメモリセ
ルに書き込まれる( 図５(b) の´〜´参照) 。
【００３６】一方、外部から、図５(b) の´, ´に
示す様にクロックとウインドが変換機能付きメモリ素子
に印加されるので、図５(b)の´に示す様に１番地の
うちの０〜７の位置までが順次、駆動される。
示す様にクロックとウインドが変換機能付きメモリ素子
に印加されるので、図５(b)の´に示す様に１番地の
うちの０〜７の位置までが順次、駆動される。
【００３７】これにより、データJ 〜Q が順次, 読み出
されてバッファ523 を介して直列データとして出力す
る。ここで、図４は設定端子を手動で切り替えることに
より、直列データ・並列データの相互変換動作の切替え
を行っていたが、図６はデコーダ412, D-FF 413 を用い
てCPU から設定できる様にしたものである。
されてバッファ523 を介して直列データとして出力す
る。ここで、図４は設定端子を手動で切り替えることに
より、直列データ・並列データの相互変換動作の切替え
を行っていたが、図６はデコーダ412, D-FF 413 を用い
てCPU から設定できる様にしたものである。
【００３８】例えば、特定パターンをCPU から送出する
と、デコーダ412 はこれを検出して検出出力をクロック
としてD-FFに加える。この時、CPU からH をD-FFに印加
すれば直列データ入力となり、L を印加すれば直列デー
タ出力に切り替わる。
と、デコーダ412 はこれを検出して検出出力をクロック
としてD-FFに加える。この時、CPU からH をD-FFに印加
すれば直列データ入力となり、L を印加すれば直列デー
タ出力に切り替わる。
【００３９】即ち、直列/ 並列変換回路、並列/ 直列変
換回路などが不要となり回路規模が小となる。また、デ
ータを変換処理することなく、直接、直列データと並列
データ相互変換が行われるので、データの信頼性が高
く、誤りも減少する。
換回路などが不要となり回路規模が小となる。また、デ
ータを変換処理することなく、直接、直列データと並列
データ相互変換が行われるので、データの信頼性が高
く、誤りも減少する。
【００４０】
【発明の効果】以上詳細に説明した様に本発明によれ
ば、回路規模の縮小を図ることができると云う効果があ
る。
ば、回路規模の縮小を図ることができると云う効果があ
る。
【図１】本発明の原理構成図である。
【図２】図２は本発明の実施例の構成図である。
【図３】図２の機能説明図である。
【図４】図２を使用した直列データ・並列データ相互変
換回路の一例を示す図である。
換回路の一例を示す図である。
【図５】図４の動作説明図で、(a) は直列データを並列
データに変換する場合、(b) は並列データを直列データ
に変換する場合である。
データに変換する場合、(b) は並列データを直列データ
に変換する場合である。
【図６】図２を使用した直列データ・並列データ相互変
換回路の別の一例を示す図である。
換回路の別の一例を示す図である。
【図７】従来例の直列データ・並列データ相互変換回路
の一例を示す図である。
の一例を示す図である。
【図８】図７の動作説明図で、(a) は直列データを並列
データに変換する場合の説明図、(b) は並列データを直
列データに変換する場合の説明図である。
データに変換する場合の説明図、(b) は並列データを直
列データに変換する場合の説明図である。
１ メモリセルアレイ部 ２ 列メモリセ
ル駆動手段 ３ 行メモリセル駆動手段 ４ モード設定
手段 ５ メモリセル駆動手段
ル駆動手段 ３ 行メモリセル駆動手段 ４ モード設定
手段 ５ メモリセル駆動手段
Claims (2)
- 【請求項１】 メモリセルがｍ行×ｎ列（ｍ，ｎは正の
整数）に配置されており、印加された駆動信号によって
駆動されたメモリセルにデータが書き込まれ、または読
み出されるメモリセルアレイ部(1) と、印加されたアド
レスに対応して生成した駆動信号を、該メモリセルアレ
イ部内の対応するメモリセル列に同時に送出する列メモ
リセル駆動手段(2) と、印加されたアドレスに対応して
生成した駆動信号を、該メモリセルアレイ部内の対応す
るメモリセル行に同時に送出すると共に、並列データを
入出力させる行メモリセル駆動手段(3) とを有するメモ
リ素子において、 設定した変換モードで動作する様に必要な各部の動作を
制御するモード設定手段(4) と、 入出力する直列データの範囲を指定するウインドとクロ
ックとが同時に印加されている間、 該クロックをカウントしたカウント値を利用して生成し
た駆動信号を、対応する１個のメセリセルに順次，送出
すると共に、設定した変換モードに対応して直列データ
を入出力するメモリセル駆動手段(5) とを付加し、 該列メモリセル駆動手段および行メモリセル駆動手段の
うちの何れか一方の駆動手段とメモリセル駆動手段とを
用いてメモリセル部にデータを書き込み、読み出すこと
により、直接、直列データと並列データとの相互変換が
行える構成にしたことを特徴とする直列データ・並列デ
ータ相互変換機能付きメモリ素子。 - 【請求項２】 上記の相互変換が、直列データを並列デ
ータに直接, 変換する場合、該メモリセル駆動手段を用
いて、直列データをメモリセルアレイ部の指定された列
に順次, 書き込んだ後、該列メモリセル駆動手段を用い
て、同時に読み出すことにより並列データに変換し、 並列データを直列データに直接, 変換する場合、該列メ
モリセル駆動手段を用いて、該並列データを該メモリア
レイ部の指定された列に同時に書き込んだ後、該メモリ
セル駆動手段を用いて、順次, 読み出すことにより直列
データに変換することを特徴とする請求項１の直列デー
タ・並列データ相互変換機能付きメモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21252191A JPH0554667A (ja) | 1991-08-26 | 1991-08-26 | 直列データ・並列データ相互変換機能付きメモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21252191A JPH0554667A (ja) | 1991-08-26 | 1991-08-26 | 直列データ・並列データ相互変換機能付きメモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0554667A true JPH0554667A (ja) | 1993-03-05 |
Family
ID=16624051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21252191A Withdrawn JPH0554667A (ja) | 1991-08-26 | 1991-08-26 | 直列データ・並列データ相互変換機能付きメモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0554667A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1413446A2 (en) | 2002-10-23 | 2004-04-28 | Konica Minolta Holdings, Inc. | Ink jet printer with photo-curing system |
| US7056559B2 (en) | 2002-08-30 | 2006-06-06 | Konica Corporation | Ink-jet image forming method |
| US7084184B2 (en) | 2002-08-30 | 2006-08-01 | Konica Corporation | Actinic ray curable composition, actinic ray curable ink, image forming method, and ink jet recording apparatus |
| US7204588B2 (en) | 2001-12-26 | 2007-04-17 | Konica Corporation | Ink jet printed matter |
| US7850280B2 (en) | 2005-07-08 | 2010-12-14 | Seiko Epson Corporation | Light irradiating apparatus, light irradiating process, and image recording process |
-
1991
- 1991-08-26 JP JP21252191A patent/JPH0554667A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7204588B2 (en) | 2001-12-26 | 2007-04-17 | Konica Corporation | Ink jet printed matter |
| US7056559B2 (en) | 2002-08-30 | 2006-06-06 | Konica Corporation | Ink-jet image forming method |
| US7084184B2 (en) | 2002-08-30 | 2006-08-01 | Konica Corporation | Actinic ray curable composition, actinic ray curable ink, image forming method, and ink jet recording apparatus |
| EP1413446A2 (en) | 2002-10-23 | 2004-04-28 | Konica Minolta Holdings, Inc. | Ink jet printer with photo-curing system |
| EP1555135A1 (en) | 2002-10-23 | 2005-07-20 | Konica Minolta Holdings, Inc. | Ink jet printer with photo-curing system |
| US7850280B2 (en) | 2005-07-08 | 2010-12-14 | Seiko Epson Corporation | Light irradiating apparatus, light irradiating process, and image recording process |
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Legal Events
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|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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