JP4024911B2 - 表示データ送出制御回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は，システムバスに接続され，ＣＰＵからの書き込みデータを送出する制御を行う表示データ送出制御回路に係り，特に，液晶表示器（以下，ＬＣＤという）のコントローラ等への表示データ（表示制御データを含む）を送出する表示データ送出制御回路に関する。
【０００２】
【従来の技術】
プロセッサ（ＣＰＵ）を備え，ファームウェアによって動作するシステムにおいて，オペレーションパネル部にＬＣＤコントローラを持ち，プロセッサからＬＣＤコントローラへ制御データを送出してＬＣＤに表示を行うような装置では，一般に，ＬＣＤへの制御データの送出は，ファームウェアが時間監視を行いながら，それぞれの制御データをレジスタにライトすることで行っている。
【０００３】
図６は，従来の回路の例を示す。
アドレスデコーダ６１およびレジスタ６２は，プロセッサが接続されるシステムバスに接続される。ＬＣＤへデータを表示する場合，ファームウェアは，システムバスを介して，レジスタ６２のアドレスと書き込みの制御信号をアドレスデコーダ６１へ送り，データをレジスタ６２へ書き込む。レジスタ６２のデータは，ＬＣＤクロックを発生するタイミング発生回路６３によって，ドライバ６４を介してＬＣＤコントローラへ送出される。
【０００４】
図７は，ＬＣＤの制御データをライトする時間間隔の例を示す。
ＬＣＤの制御データをライトする時間間隔は，図７に示すように，通常１００μｓ以上必要であるため，ファームウェアは，制御データを１回ライトした後に，規定時間を空けるためにループしたり，またはライトした後にタイマを起動して１００μｓ後に割り込みを発生させて，次の制御データをライトするようにしている。このため，ＬＣＤの制御データを書いている間は，プロセッサが本来の処理を実行できないという問題があった。
【０００５】
また，ＬＣＤ表示を１回だけのライトで済ましてしまうと，静電気などによって表示が壊れてしまった場合に，壊れた状態が続くことになるので，ＬＣＤ表示が静電気などによって壊れてしまうことを想定し，ＬＣＤへ定期的に表示データを送出することが行われている。この場合，プロセッサは，定期的に図６に示すレジスタ６２にデータの書き込みを行う必要があり，プロセッサ本来の作業ができず，効率が落ちるという問題があった。
【０００６】
【発明が解決しようとする課題】
本発明は上記問題点の解決を図り，ＬＣＤ等の表示装置へ複数データをライトする場合に，プロセッサは１００μｓの時間間隔を置かないで連続してＬＣＤ用レジスタにライト可能にし，また，書き込みのタイミングをコマンドに合わせて簡単に変更ができるようにし，また，静電気等による表示の破壊対策のためにＬＣＤへ定期的にデータを送る場合でも，自動的に送られるようにすることにより，プロセッサの処理負担を軽減し，プロセッサが本来のシステムの処理に専念できるようにすることを目的とする。
【０００７】
【課題を解決するための手段】
図１は，本発明の構成例を示すブロック図である。
図中，１は本発明に係る表示データ送出制御回路，２はシステム全体の制御を行うプロセッサ（ＣＰＵ），３はプロセッサ２が実行する命令列等を記憶するＲＯＭ，４はシステムバス，５はオペレーションパネル部の表示装置，１１はプロセッサ２から表示データが書き込まれるＬＣＤ用レジスタ，１２は先入れ先出し型のＦＩＦＯデータ保持回路，１３はデータを送出するタイミングを制御するタイミング制御回路，１４は時間を計測するタイマ，５１はＬＣＤコントローラ，５２は液晶表示器（ＬＣＤ）を表す。
【０００８】
ＦＩＦＯデータ保持回路１２は，ＦＩＦＯ（First-in First-out）メモリまたは多段に接続されたレジスタから構成され，ＬＣＤ用レジスタ１１により受けた表示装置５への表示データを一時的に保持する回路である。
【０００９】
タイミング制御回路１３は，ＦＩＦＯデータ保持回路１２が保持する表示データを，指定された間隔で表示装置５へ送出するタイミングを制御する。この表示データ送出の間隔はタイマ１４によって変更することができる。
【００１０】
また，ＦＩＦＯデータ保持回路１２は，書き込まれた表示データを保持するとともに，併せて表示データ送出の間隔を定めるタイマ情報を保持することができ，タイミング制御回路１３は，ＦＩＦＯデータ保持回路１２から読み出された表示データに付随するタイマ情報によって，表示データ送出のタイミングを制御する。
【００１１】
また，ＦＩＦＯデータ保持回路１２は，書き込まれた表示データが有効であるか無効であるかを示す情報を保持することができ，タイミング制御回路１３は，ＦＩＦＯデータ保持回路１２から読み出された表示データが有効であるか無効であるかにより，表示装置５へその表示データを送出するか否かを制御する。ＣＰＵ２は，必要であればＬＣＤ用レジスタ１１に無効データを書き込むことにより，表示装置５への表示データ送出のタイミングを遅らせることができる。
【００１２】
また，静電気等による表示の破壊に対処するために，ＦＩＦＯデータ保持回路１２を，ＬＣＤ５２の表示データを１画面分保持することができる大きさにする。タイミング制御回路１３は，ＦＩＦＯデータ保持回路１２から読み出されて表示装置５へ送出される表示データを，繰り返しＦＩＦＯデータ保持回路１２へ書き込むことにより，表示装置５へ定期的に表示データが送出されるように制御する。
【００１３】
表示装置５が液晶表示器によって構成される場合の例を示したが，液晶表示器に限らず，同様な表示器に本発明を適用することが可能である。
【００１４】
【発明の実施の形態】
図２は，本発明の第１の実施の形態による回路例を示す。
アドレスデコーダ１６およびＬＣＤ用レジスタ１１は，図１に示すシステムバス４に接続される。アドレスデコーダ１６が受けた制御信号およびアドレスによって，ＬＣＤ用レジスタ１１へ表示データが書き込まれる。
【００１５】
ＦＩＦＯ部分１２０は，図１に示すＦＩＦＯデータ保持回路１２に相当し，多段に接続されるレジスタ１２１ａ〜１２１ｃによって構成される。
ＦＩＦＯコントロール回路１３１およびタイミング発生回路１３２は，図１に示すタイミング制御回路１３に相当し，ＦＩＦＯ部分１２０への書き込みと，ＦＩＦＯ部分１２０から読み出したデータを，ドライバ１７を介して表示装置側へ送る制御を行う。データを送出するタイミングは，データ間隔指定レジスタ１５で指定された時間間隔に従って決める。データ間隔指定レジスタ１５は，何μｓの間隔でデータを送出するかを指定する値を保持するレジスタであり，図１のシステムバス４に接続される。または，外部から設定可能な適当なスイッチ素子等に接続される。
【００１６】
図３は，ＬＣＤ用レジスタ１１が受け取るデータの構成を示す。
ＬＣＤ用レジスタ１１は，この例では１６ビットのデータを受け取るように構成され，上位の７ビットは，データ送出間隔を指定するビットである。データ送出間隔の値Ｔ１として，０〜１２７の値を指定することが可能であり，この値Ｔ１は，データ間隔指定レジスタ１５が例えば１００μｓのデータ間隔を指定していれば，ＦＩＦＯ部分１２０が保持するデータを送出後に，Ｔ１×１００μｓ待ち，その後に次のデータを送るように，タイミング発生回路１３２に指示を与えるためのものである。
【００１７】
送出有効無効ビットは，値が“０”であれば「無効」，“１”であれば「有効」を示し，無効の場合には，このデータは表示装置側へ送出せず，次のデータに移ることを指示し，有効の場合には，このデータを表示装置へ送出することを指示する。
【００１８】
ＬＣＤデータ部は，実際に表示装置側へ送る８ビットのデータを保持する。
図４は，転送データのタイミング例を示す。
図４（ａ），（ｂ）のように，Ｔ１＝１で，送出有効無効ビットが“１”（有効）のデータが書き込まれると，そのＬＣＤデータは１００μｓの間隔で表示装置へ送出される。図４（ｃ）のように，Ｔ１＝１で，送出有効無効ビットが“０”（無効）のデータが書き込まれると，１００μｓの間隔でデータ送出のタイミング制御が行われるが，無効であるため実際にはデータの送出が抑止され，２００μｓ後に次のデータの送出の制御が行われる。
【００１９】
図４（ｄ），（ｅ）のように，Ｔ１＝３のデータが書き込まれると，データ送出間隔が３倍となり，３００μｓの間隔でデータが送出される。
図５は，本発明の第２の実施の形態による回路例を示す。
【００２０】
この第２の実施の形態は，図２に示す第１の実施の形態のものに静電気等による表示破壊対策のための機能を付加したものである。第１の実施の形態との違いは，次の点である。
【００２１】
まず，ＦＩＦＯ部分１２０は，１画面分のデータを保持する大きさを持つ。また，ＦＩＦＯ部分１２０から読み出されて，ドライバ１７から表示装置側へ送出されるデータは，同時にセレクタ１８を介してＦＩＦＯ部分１２０に書き戻されるようになっている。
【００２２】
ＦＩＦＯコントロール回路１３１は，ＬＣＤ用レジスタ１１に上位のプロセッサからの書き込みデータがあると，ＬＣＤ用レジスタ１１のデータをＦＩＦＯ部分１２０に書き込むようにセレクタ１８を制御し，ＬＣＤ用レジスタ１１に新しい書き込みデータがない場合には，データの送出タイミングで送出データをＦＩＦＯ部分１２０に書き戻すようにセレクタ１８を制御する。
【００２３】
これによって，表示データが，繰り返しＬＣＤへ送られるので，静電気等により表示内容が壊れても，すぐに再表示されることになる。この再表示は自動的に行われるので，上位のプロセッサは１画面分のデータを連続して１回書き込むだけで，他は何ら意識する必要はない。
【００２４】
【発明の効果】
以上説明したように，本発明によれば，ＬＣＤ等の表示制御用にＦＩＦＯを搭載することで，プロセッサはＬＣＤ等の表示のためのループや割り込みの処理が不要になり，システム本来の処理を多く遂行できるようになる。
【図面の簡単な説明】
【図１】本発明の構成例を示すブロック図である。
【図２】本発明の第１の実施の形態による回路例を示す図である。
【図３】ＬＣＤ用レジスタが受け取るデータの構成を示す図である。
【図４】転送データのタイミング例を示す図である。
【図５】本発明の第２の実施の形態による回路例を示す図である。
【図６】従来の回路の例を示す図である。
【図７】ＬＣＤの制御データをライトする時間間隔の例を示す図である。
【符号の説明】
１ 表示データ送出制御回路
１１ ＬＣＤ用レジスタ
１２ ＦＩＦＯデータ保持回路
１３ タイミング制御回路
１４ タイマ
２ ＣＰＵ
３ ＲＯＭ
４ システムバス
５ 表示装置
５１ ＬＣＤコントローラ
５２ ＬＣＤ
【発明の属する技術分野】
本発明は，システムバスに接続され，ＣＰＵからの書き込みデータを送出する制御を行う表示データ送出制御回路に係り，特に，液晶表示器（以下，ＬＣＤという）のコントローラ等への表示データ（表示制御データを含む）を送出する表示データ送出制御回路に関する。
【０００２】
【従来の技術】
プロセッサ（ＣＰＵ）を備え，ファームウェアによって動作するシステムにおいて，オペレーションパネル部にＬＣＤコントローラを持ち，プロセッサからＬＣＤコントローラへ制御データを送出してＬＣＤに表示を行うような装置では，一般に，ＬＣＤへの制御データの送出は，ファームウェアが時間監視を行いながら，それぞれの制御データをレジスタにライトすることで行っている。
【０００３】
図６は，従来の回路の例を示す。
アドレスデコーダ６１およびレジスタ６２は，プロセッサが接続されるシステムバスに接続される。ＬＣＤへデータを表示する場合，ファームウェアは，システムバスを介して，レジスタ６２のアドレスと書き込みの制御信号をアドレスデコーダ６１へ送り，データをレジスタ６２へ書き込む。レジスタ６２のデータは，ＬＣＤクロックを発生するタイミング発生回路６３によって，ドライバ６４を介してＬＣＤコントローラへ送出される。
【０００４】
図７は，ＬＣＤの制御データをライトする時間間隔の例を示す。
ＬＣＤの制御データをライトする時間間隔は，図７に示すように，通常１００μｓ以上必要であるため，ファームウェアは，制御データを１回ライトした後に，規定時間を空けるためにループしたり，またはライトした後にタイマを起動して１００μｓ後に割り込みを発生させて，次の制御データをライトするようにしている。このため，ＬＣＤの制御データを書いている間は，プロセッサが本来の処理を実行できないという問題があった。
【０００５】
また，ＬＣＤ表示を１回だけのライトで済ましてしまうと，静電気などによって表示が壊れてしまった場合に，壊れた状態が続くことになるので，ＬＣＤ表示が静電気などによって壊れてしまうことを想定し，ＬＣＤへ定期的に表示データを送出することが行われている。この場合，プロセッサは，定期的に図６に示すレジスタ６２にデータの書き込みを行う必要があり，プロセッサ本来の作業ができず，効率が落ちるという問題があった。
【０００６】
【発明が解決しようとする課題】
本発明は上記問題点の解決を図り，ＬＣＤ等の表示装置へ複数データをライトする場合に，プロセッサは１００μｓの時間間隔を置かないで連続してＬＣＤ用レジスタにライト可能にし，また，書き込みのタイミングをコマンドに合わせて簡単に変更ができるようにし，また，静電気等による表示の破壊対策のためにＬＣＤへ定期的にデータを送る場合でも，自動的に送られるようにすることにより，プロセッサの処理負担を軽減し，プロセッサが本来のシステムの処理に専念できるようにすることを目的とする。
【０００７】
【課題を解決するための手段】
図１は，本発明の構成例を示すブロック図である。
図中，１は本発明に係る表示データ送出制御回路，２はシステム全体の制御を行うプロセッサ（ＣＰＵ），３はプロセッサ２が実行する命令列等を記憶するＲＯＭ，４はシステムバス，５はオペレーションパネル部の表示装置，１１はプロセッサ２から表示データが書き込まれるＬＣＤ用レジスタ，１２は先入れ先出し型のＦＩＦＯデータ保持回路，１３はデータを送出するタイミングを制御するタイミング制御回路，１４は時間を計測するタイマ，５１はＬＣＤコントローラ，５２は液晶表示器（ＬＣＤ）を表す。
【０００８】
ＦＩＦＯデータ保持回路１２は，ＦＩＦＯ（First-in First-out）メモリまたは多段に接続されたレジスタから構成され，ＬＣＤ用レジスタ１１により受けた表示装置５への表示データを一時的に保持する回路である。
【０００９】
タイミング制御回路１３は，ＦＩＦＯデータ保持回路１２が保持する表示データを，指定された間隔で表示装置５へ送出するタイミングを制御する。この表示データ送出の間隔はタイマ１４によって変更することができる。
【００１０】
また，ＦＩＦＯデータ保持回路１２は，書き込まれた表示データを保持するとともに，併せて表示データ送出の間隔を定めるタイマ情報を保持することができ，タイミング制御回路１３は，ＦＩＦＯデータ保持回路１２から読み出された表示データに付随するタイマ情報によって，表示データ送出のタイミングを制御する。
【００１１】
また，ＦＩＦＯデータ保持回路１２は，書き込まれた表示データが有効であるか無効であるかを示す情報を保持することができ，タイミング制御回路１３は，ＦＩＦＯデータ保持回路１２から読み出された表示データが有効であるか無効であるかにより，表示装置５へその表示データを送出するか否かを制御する。ＣＰＵ２は，必要であればＬＣＤ用レジスタ１１に無効データを書き込むことにより，表示装置５への表示データ送出のタイミングを遅らせることができる。
【００１２】
また，静電気等による表示の破壊に対処するために，ＦＩＦＯデータ保持回路１２を，ＬＣＤ５２の表示データを１画面分保持することができる大きさにする。タイミング制御回路１３は，ＦＩＦＯデータ保持回路１２から読み出されて表示装置５へ送出される表示データを，繰り返しＦＩＦＯデータ保持回路１２へ書き込むことにより，表示装置５へ定期的に表示データが送出されるように制御する。
【００１３】
表示装置５が液晶表示器によって構成される場合の例を示したが，液晶表示器に限らず，同様な表示器に本発明を適用することが可能である。
【００１４】
【発明の実施の形態】
図２は，本発明の第１の実施の形態による回路例を示す。
アドレスデコーダ１６およびＬＣＤ用レジスタ１１は，図１に示すシステムバス４に接続される。アドレスデコーダ１６が受けた制御信号およびアドレスによって，ＬＣＤ用レジスタ１１へ表示データが書き込まれる。
【００１５】
ＦＩＦＯ部分１２０は，図１に示すＦＩＦＯデータ保持回路１２に相当し，多段に接続されるレジスタ１２１ａ〜１２１ｃによって構成される。
ＦＩＦＯコントロール回路１３１およびタイミング発生回路１３２は，図１に示すタイミング制御回路１３に相当し，ＦＩＦＯ部分１２０への書き込みと，ＦＩＦＯ部分１２０から読み出したデータを，ドライバ１７を介して表示装置側へ送る制御を行う。データを送出するタイミングは，データ間隔指定レジスタ１５で指定された時間間隔に従って決める。データ間隔指定レジスタ１５は，何μｓの間隔でデータを送出するかを指定する値を保持するレジスタであり，図１のシステムバス４に接続される。または，外部から設定可能な適当なスイッチ素子等に接続される。
【００１６】
図３は，ＬＣＤ用レジスタ１１が受け取るデータの構成を示す。
ＬＣＤ用レジスタ１１は，この例では１６ビットのデータを受け取るように構成され，上位の７ビットは，データ送出間隔を指定するビットである。データ送出間隔の値Ｔ１として，０〜１２７の値を指定することが可能であり，この値Ｔ１は，データ間隔指定レジスタ１５が例えば１００μｓのデータ間隔を指定していれば，ＦＩＦＯ部分１２０が保持するデータを送出後に，Ｔ１×１００μｓ待ち，その後に次のデータを送るように，タイミング発生回路１３２に指示を与えるためのものである。
【００１７】
送出有効無効ビットは，値が“０”であれば「無効」，“１”であれば「有効」を示し，無効の場合には，このデータは表示装置側へ送出せず，次のデータに移ることを指示し，有効の場合には，このデータを表示装置へ送出することを指示する。
【００１８】
ＬＣＤデータ部は，実際に表示装置側へ送る８ビットのデータを保持する。
図４は，転送データのタイミング例を示す。
図４（ａ），（ｂ）のように，Ｔ１＝１で，送出有効無効ビットが“１”（有効）のデータが書き込まれると，そのＬＣＤデータは１００μｓの間隔で表示装置へ送出される。図４（ｃ）のように，Ｔ１＝１で，送出有効無効ビットが“０”（無効）のデータが書き込まれると，１００μｓの間隔でデータ送出のタイミング制御が行われるが，無効であるため実際にはデータの送出が抑止され，２００μｓ後に次のデータの送出の制御が行われる。
【００１９】
図４（ｄ），（ｅ）のように，Ｔ１＝３のデータが書き込まれると，データ送出間隔が３倍となり，３００μｓの間隔でデータが送出される。
図５は，本発明の第２の実施の形態による回路例を示す。
【００２０】
この第２の実施の形態は，図２に示す第１の実施の形態のものに静電気等による表示破壊対策のための機能を付加したものである。第１の実施の形態との違いは，次の点である。
【００２１】
まず，ＦＩＦＯ部分１２０は，１画面分のデータを保持する大きさを持つ。また，ＦＩＦＯ部分１２０から読み出されて，ドライバ１７から表示装置側へ送出されるデータは，同時にセレクタ１８を介してＦＩＦＯ部分１２０に書き戻されるようになっている。
【００２２】
ＦＩＦＯコントロール回路１３１は，ＬＣＤ用レジスタ１１に上位のプロセッサからの書き込みデータがあると，ＬＣＤ用レジスタ１１のデータをＦＩＦＯ部分１２０に書き込むようにセレクタ１８を制御し，ＬＣＤ用レジスタ１１に新しい書き込みデータがない場合には，データの送出タイミングで送出データをＦＩＦＯ部分１２０に書き戻すようにセレクタ１８を制御する。
【００２３】
これによって，表示データが，繰り返しＬＣＤへ送られるので，静電気等により表示内容が壊れても，すぐに再表示されることになる。この再表示は自動的に行われるので，上位のプロセッサは１画面分のデータを連続して１回書き込むだけで，他は何ら意識する必要はない。
【００２４】
【発明の効果】
以上説明したように，本発明によれば，ＬＣＤ等の表示制御用にＦＩＦＯを搭載することで，プロセッサはＬＣＤ等の表示のためのループや割り込みの処理が不要になり，システム本来の処理を多く遂行できるようになる。
【図面の簡単な説明】
【図１】本発明の構成例を示すブロック図である。
【図２】本発明の第１の実施の形態による回路例を示す図である。
【図３】ＬＣＤ用レジスタが受け取るデータの構成を示す図である。
【図４】転送データのタイミング例を示す図である。
【図５】本発明の第２の実施の形態による回路例を示す図である。
【図６】従来の回路の例を示す図である。
【図７】ＬＣＤの制御データをライトする時間間隔の例を示す図である。
【符号の説明】
１ 表示データ送出制御回路
１１ ＬＣＤ用レジスタ
１２ ＦＩＦＯデータ保持回路
１３ タイミング制御回路
１４ タイマ
２ ＣＰＵ
３ ＲＯＭ
４ システムバス
５ 表示装置
５１ ＬＣＤコントローラ
５２ ＬＣＤ
Claims (3)
- システムバスに接続され，表示装置へ表示データを転送する回路において，
表示装置へ送出する表示データと，その表示装置へ送出する表示データごとに表示データ送出の間隔を定めるタイマ情報とを一時的に保持する先入れ先出し型のデータ保持回路と，
前記データ保持回路が保持する表示データを前記表示装置へ送出するタイミングを，前記表示データとともに前記データ保持回路から読み出した前記タイマ情報によって制御するタイミング制御回路とを備えた
ことを特徴とする表示データ送出制御回路。 - 請求項１記載の表示データ送出制御回路において，
前記データ保持回路は，書き込まれた表示データが有効であるか無効であるかを示す情報を保持する手段を持ち，
前記タイミング制御回路は，前記データ保持回路から読み出された表示データが有効であるか無効であるかにより，前記表示装置へ表示データを送出するか否かを制御するように構成された
ことを特徴とする表示データ送出制御回路。 - 請求項１または請求項２記載の表示データ送出制御回路において，
前記データ保持回路は，前記表示装置へ送出する表示データを１画面分保持し，
前記データ保持回路から読み出されて表示装置へ送出される表示データを，前記データ保持回路へ再書き込みする制御を行う回路を備え，
前記表示装置へ前記タイミング制御回路の制御により定期的に表示データを送出するように構成された
ことを特徴とする表示データ送出制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30240697A JP4024911B2 (ja) | 1997-11-05 | 1997-11-05 | 表示データ送出制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30240697A JP4024911B2 (ja) | 1997-11-05 | 1997-11-05 | 表示データ送出制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11143679A JPH11143679A (ja) | 1999-05-28 |
| JP4024911B2 true JP4024911B2 (ja) | 2007-12-19 |
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ID=17908542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30240697A Expired - Fee Related JP4024911B2 (ja) | 1997-11-05 | 1997-11-05 | 表示データ送出制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4024911B2 (ja) |
-
1997
- 1997-11-05 JP JP30240697A patent/JP4024911B2/ja not_active Expired - Fee Related
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|---|---|
| JPH11143679A (ja) | 1999-05-28 |
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