JPH01112440A - デバッグ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、マイクロプロセッサを使用した被試験システ
ムのプログラムをデバッグするデバッグ装置に関する。

（従来の技術） 第２図に従来のデバッグ装置のブロック図を示す。従来
のデバッグ装置について図面を用いて説明する。

被試験システム３０が実用に供されるとき、マー１’ｒ
ｏ７’ロセツサ３１は被試験システム内に搭載され、記
憶装置３２に記憶されているプログラムを実行する。一
般に、プログラムの創成後そのプログラムをデバッグを
する必要がある。デバッグ時には、本来被試験システム
３０に用いられるマイクロプロセッサ３１を代行マイク
ロプロセッサ２１に置き換えて記憶装置３２に記憶され
ているプログラムを実行させる。

代行マイクロプロセッサ２１の制御信号、データ及びア
ドレスは、第１のバッファ２２及びバスＳを介して被試
験システム３０の、本来マイクロプロセッサ３１が搭載
されるべきＣＰＵソケットに接続されている。

ブレークポイント検出回路２３内のレジスタには、ブレ
ークポイント情報ｔが記憶されている。

代行マイクロプロセッサ２１は、記憶装置３２の命令を
順次読出してそれを実行する。バスＳの内容とブレーク
ポイント情報ｔとが一致したとき、ブレークポイント検
出回路２３・は代行マイクロプロセッサ２１に割込信号
Ｕを送出する。ブレーク状態検出回路２４は、割込信号
Ｕによって代行マイクロプロセッサ２１が割込処理に移
行したことを検出し、システムがブレーク中であること
を表わすブレーク状態信号Ｖを発生する。このブレーク
状態信号Ｖはインバータ２５を介して第１のバッファ２
２をオフにする。一方このブレーク状態信号Ｖは第２の
バッファ２６をオンにする。第２のバッファ２６がオン
になると、バスＳは第２のバッファ２６を介してモニタ
プログラム記憶装置２７に接続され、代行マイクロプロ
セッサ２１はモニタプログラム記憶装置２７に記憶され
ている別のプログラムの実行を開始する。以上でブレー
ク処理が終了する。

引き続いて再度記憶装置３２に記憶されたプログラムを
実行する場合、モニタプログラム制御情報Ｗがモニタプ
ログラム記憶装置２７に記憶される。モニタプログラム
記憶装置２７は、モニタプログラム制御情報Ｗに基づい
て、記憶装置３２に記憶されているプログラムを実行す
る状態に移行させる命令を代行マイクロプロセッサ２１
に送出する。ブレーク状態検出回路２４は、記憶装置３
２に記憶されているプログラムを実行する状態に移行し
たことを検出し、ブレーク状態信号Ｖを反転させる。こ
の反転したブレーク状態信号Ｖは、第１のバッファ２２
をオンにし、さらに第２のバッファ２６をオフにする。

この状態で、デバッグ装置は記憶装置３２に記憶されて
いるプログラムの実行を開始する。

次にブレーク状態でのマイクロプロセッサ３１内のレジ
スタや記憶装置３２の内容の変更及び参照の動作につい
て説明する。変更する場合、変更部分と変更後の内容が
モニタプログラム制御情報Ｗによって指定され、モニタ
プログラムは代行マイクロプロセッサ２１に指定された
部分を変更する命令を発行する。代行マイクロプロセッ
サ２１は命令がレジスタの変更命令であれば命令に従っ
て変更し、記憶装置３２の′変更命令であればバスＳを
介して変更するように動作する。ブレーク状態検出回路
２４はバスＳを監視することによって変更のためにバス
Ｓが動作しているこ゛とを検出しブレーク状態信号Ｖを
反転し第１のバッファ２２を介してバスＳと記憶装置３
２を接続する。変更のためのバスＳの動作が終了すると
、再度ブレーク状態信号Ｖを反転しバスＳとモニタプロ
グラム記憶装置２７を接続する。

参照の場合、参照部分がモニタプログラム制御情報Ｗ−
によって指定され、モニタプログラムは代行マイクロプ
ロセッサ２１に指定された部分を参照する命令を発行す
る。代行マイクロプロセッサ２１は命令がレジスタの参
照命令であれば命令に従ってレジスタの内容を読み出し
モニタプログラム記憶装置２７の予め決められた領域に
書き込む。

代行マイクロブロセ・ソサ２１は命令が記憶装置３２の
参照命令であれば先ずバスＳを介して記憶装置３２の指
定された部分を読み出すように動作する。ブレーク状態
検出回路２４はバスＳを監視することによって記憶装置
３２の読み出しのためにバスＳが動作していることを検
出しブレーク状態信号Ｖを反転し第１のバッファ２２を
介してバスＳと記憶装置３２を接続する。読み出しのた
めのバスＳの動作が終了すると、再度ブレーク状態信号
Ｖを反転しバスＳとモニタプログラム記憶装置２７を接
続する。次に代行マイクロプロセッサ２１は記憶装置３
２から読み出した内容をモニタブログラノ、記憶装置２
７の予め決められた領域に書き込む。

（発明が解決しようとする問題点） しかし、このようなデバッグ装置では次のような問題点
があった。

（イ）代行マイクロプロセッサ２１と記憶装置３２の閏
を第１のバッファ２２を介してケーブルで接続している
ため、信号の伝送時に波形歪が生じ実行速度を上げるこ
とができなかった。

（ロ）上記バッファが介在しているため、バッファによ
る信号の伝播Ｎ延が生じ、実行速度を上げることができ
なかった。

（ハ）マイクロプロセッサの実行速度を決定するクロッ
クは、最近ますます高速化しておりそのような高速クロ
ックの下ではプログラムのリアルタイムでの実行ができ
なか゛った。

（ニ）上記（ハ）の問題点のために、クロック速度を下
げるこも提案されるであろうが、その場合被試験システ
ムを実用に供される状態で試験したことにはならない。

（ホ）マイクロプロセッサ２１０品種が変わるごとにデ
バッグ装置を構成する各要素も変え・なければならずデ
バッグ装置の開発に多大の時間を要していた。

（へ）被試験システムのデバッグをするデバッグ装置の
雷要者は、マイクロプロセッサの品種が変わるごとにデ
バッグ装置を買い換えなければならなかった。

（問題点を解決するための手段） この発明は、これらの問題点を解決するためになされた
もので、被試験システムにマイクロプロセッサを搭載し
たままで、被試験システムを実用に供される状態でデバ
ッグすることを可能にした。

被試験システムのマイクロプロセッサをデバッグ装置の
代行マイクロブロセ・ンサに置き替える代わりに、被試
験システムのＲＯＭを取り外し第１、第２及び第３の代
行記憶装置を接続した。第１の代行記憶装置内には、第
２の代行記憶装置に記憶されている制御情報に応じて、
マイクロプロセッサの所望のレジスタ及び記憶装置の内
容を書き換える変更手段と、第２の代行記憶装置に記憶
されている制御情報に応じて、マイクロプロセッサの所
望のレジスタ及び記憶装置の内容を読み出し、第３の代
行記憶装置に書き込むためのアドレス１８号、制御信号
、データ信号及び書込信号をマイクロプロセッサに発生
させる参照手段を設けた。

（実施例） 第１図に本発明による実施例のブロック図な示す。図面
に示した実施例について、この発明を具体的に説明する
。

第１図において、被試験システム３０は、マイクロプロ
セッサ３Ｌ　記憶装置３２、ＲＯＭ回路３３、ＲＯＭ制
御回路３５等によって構成されている。第１の代行記憶
装置ｌ、第２の代行記憶装置２及び第３の代行記憶装置
４は、被試験システム３０のＲＯＭ回路３３の代行を受
は持つもので、第１のコネクタ３４を介してＲＯＭ制御
回路３５にそれぞれ接続され、アドレス信号ａ、制御信
号ｂ、データ信号Ｃが授受されている。さらに前記第３
の代行記憶装置には、マイクロプロセッサ３１からの書
込信号ｅが第２のコネクタ３７を介して人力されている
。制御情報書込回路３が発生する制御情報ｄは第２の代
行記憶装置２に書き込まれる様に接続されている。

この様に構成されたデバッグ装置の動作を説明する。

変更手段１１は、制御情報書込回路３によって第２の代
行記憶装置２に書き込まれたル制御情報を解釈し、制御
情報ｄ内に指定されている変更部分と変更内容に従って
マイクロプロセッサ３１内のレジスタまたは記憶装置３
２の内容を書き換える。

参照手段１２は、制御情報書込回路３によって第２の代
行記憶装置２に書き込まれた制御情報ｄを解釈し、制御
情報ｄ内に指定されているマイクロプロセッサ３１内の
レジスタまたは記憶装置３２の内容を読み出し、その内
容を第３の代行記憶装置内４に書き込むための命令をデ
ータ信号ａを介してマイクロプロセッサ３１に送信する
。マイクロ１０セツサ３１は書込信号ｅを発生し、さら
にＲＯＭ制御回路３５にアドレス信号ａ、制御信号す及
びデータ信号Ｃを発生させるためにバス３６を駆動する
。第３の代行記憶装置４は、アドレス信号ａ、制御信号
ｂ、データ信号Ｃ及び書込信号ｅを受けて参照情報を記
憶する。表示回路５は、前述の様に書き込まれた第３の
代行記憶装置４の内容を表示する。

（発明の効果） 以上述べたようにこの発明によれば、被試験システムの
マイクロプロセッサをデバッグ装置の代行マイクロプロ
セッサに置き替える代わりに、被試験システムのＲＯＭ
を取り外し代行記憶装置を接続し、代行記憶装置内に変
更手段、参照手段を設けたので、 （イ）信号の伝送時に波形歪や信号の伝播遅延が生じな
いため、実行速度を上げることができる。

（ロ）マイクロプロセッサの実行速度を上げることがで
きるため、高速クロック下でもプログラムのリアルタイ
ムの実行ができ、かつ被試験システムが実用に供される
状態で試験できる。

（ハ）マイクロプロセッサの品種が変わった場合デバッ
グ装置を構成する要素の一部を容易に変更することがで
きるため、デバッグ装置の開発期間が短縮でき、さらに
デバッグ装置の需要者に不利益を与えることもない。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は従
来のデバッグ装置の例を示すブロック図である。 図中の、ｌは第１の代行記憶装置、２は第２の代行記憶
装置、３は制御情報書込回路、４は第３の代行記憶装置
、５は表示回路、１．１は変更手段、１２は参照手段、
３０は被試験システム、３１はマイクロプロセッサ、３
２は記憶装置、３３はＲＯＭ回路、３４は第１のコネク
タ、３５はＲＯＭ制御回路、３６はバス、３７は第２の
コネクタ、ａはアドレス信号、ｂは制御信号、Ｃはデー
タ信号、ｄは制御情報、ｅは書込信号、Ｓはバス、ｔは
ブレークポイント情報、Ｕは割込信号、■はブレーク状
態信号、Ｗはモニタプログラム制御情報である。 特許出願人　　アンリツ株式会社 代理人　弁理士　　小池　龍太部

Claims (1)

1. 【特許請求の範囲】 マイクロプロセッサ（３１）、記憶装置（３２）及びプ
   ログラムを記憶するＲＯＭ回路（３３）を備えた被試験
   システム（３０）のプログラムをデバッグする際、プロ
   グラムの実行を一時中断し、前記マイクロプロセッサの
   所望レジスタ及び前記記憶装置の内容を参照、変更する
   デバッグ装置において、 前記ＲＯＭ回路からのアドレス信号（ａ）と制御信号（
   ｂ）を受信し、該アドレス信号と該制御信号に応じてデ
   ータ信号（ｃ）を前記被試験システムに代って前記ＲＯ
   Ｍ回路へ送出する第１の代行記憶装置（１）及び第２の
   代行記憶装置（２）と； 前記ＲＯＭ回路からの前記アドレス信号、前記制御信号
   、前記データ信号及び前記マイクロプロセッサからの書
   込信号（ｅ）を受信し、前記アドレス信号、前記制御信
   号及び前記書込信号に応じて前記データ信号の内容を記
   憶する第３の代行記憶装置（４）と； 該第３の代行記憶装置の内容読みだして表示する表示回
   路（５）と； 前記第２の代行記憶装置に制御情報（ｄ）を書き込む制
   御情報書込回路（３）と； 前記第１の代行記憶装置内に、前記第２の代行記憶装置
   に記憶されている制御情報に応じて前記所望のレジスタ
   及び前記記憶装置の内容を書き換える変更手段（１１）
   と、前記第２の代行記憶装置に記憶されている制御情報
   に応じて前記所望のレジスタ及び前記記憶装置の内容を
   読み出し、前記第３の代行記憶装置に書き込むための前
   記アドレス信号、前記制御信号、前記データ信号及び前
   記書込信号を前記マイクロプロセッサに発生させる参照
   手段（１２）とを設けたことを特徴とするデバッグ装置
   。