JPH1083316A - マルチｃｐｕシステム - Google Patents
マルチｃｐｕシステムInfo
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- JPH1083316A JPH1083316A JP8236518A JP23651896A JPH1083316A JP H1083316 A JPH1083316 A JP H1083316A JP 8236518 A JP8236518 A JP 8236518A JP 23651896 A JP23651896 A JP 23651896A JP H1083316 A JPH1083316 A JP H1083316A
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- ice
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- interrupt
- buffer
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Abstract
(57)【要約】
【課題】 従来のマルチＣＰＵシステムでは、その連携
動作のデバッグを行うには、複数の高価なＩＣＥを要
し、コストを低減できないという問題点があったが、本
発明では、開発コストを低減しつつ、連携動作をデバッ
グできるマルチＣＰＵシステムを提供する。 【解決手段】 ＩＣＥ１が利用者によって指定された条
件にてＣＰＵをエミュレートする処理を停止するととも
に、割込信号と同じものである、停止信号を割込ライン
４１に出力し、ＣＰＵ２が割込ライン４１を介して割込
信号の入力を受けて通常の処理を停止するとともに、割
込処理として、その内部情報をデータダンプ処理によっ
て、ＩＣＥ１に出力するマルチＣＰＵシステムである。
動作のデバッグを行うには、複数の高価なＩＣＥを要
し、コストを低減できないという問題点があったが、本
発明では、開発コストを低減しつつ、連携動作をデバッ
グできるマルチＣＰＵシステムを提供する。 【解決手段】 ＩＣＥ１が利用者によって指定された条
件にてＣＰＵをエミュレートする処理を停止するととも
に、割込信号と同じものである、停止信号を割込ライン
４１に出力し、ＣＰＵ２が割込ライン４１を介して割込
信号の入力を受けて通常の処理を停止するとともに、割
込処理として、その内部情報をデータダンプ処理によっ
て、ＩＣＥ１に出力するマルチＣＰＵシステムである。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のＣＰＵによ
って分散処理を行うマルチＣＰＵシステムに係り、特に
開発時のデバッグを容易にすることができるマルチＣＰ
Ｕシステムに関する。
って分散処理を行うマルチＣＰＵシステムに係り、特に
開発時のデバッグを容易にすることができるマルチＣＰ
Ｕシステムに関する。
【０００２】
【従来の技術】マルチＣＰＵシステムでは、複数のＣＰ
Ｕが連携して動作し、各ＣＰＵ間で情報を送受信しつつ
処理が行われるものである。そして、このようなマルチ
ＣＰＵシステムのために開発されるプログラムは、その
ような連携動作を考慮して作られているのが普通であ
る。
Ｕが連携して動作し、各ＣＰＵ間で情報を送受信しつつ
処理が行われるものである。そして、このようなマルチ
ＣＰＵシステムのために開発されるプログラムは、その
ような連携動作を考慮して作られているのが普通であ
る。
【０００３】また、マルチＣＰＵシステムにおけるプロ
グラムをデバッグするときには、図２に示すように、各
独立したＣＰＵに代えてエミュレート対象のＣＰＵを内
蔵するＩＣＥ１（In-Circuit Emulator ）を複数装着
し、更にエミュレート内容を格納するメモリ３を備え、
ＩＣＥ１にエミュレート対象のＣＰＵをエミュレートさ
せるようにしていた。図２は、従来のマルチＣＰＵシス
テムにおいてデバッグを行うときの説明図である。
グラムをデバッグするときには、図２に示すように、各
独立したＣＰＵに代えてエミュレート対象のＣＰＵを内
蔵するＩＣＥ１（In-Circuit Emulator ）を複数装着
し、更にエミュレート内容を格納するメモリ３を備え、
ＩＣＥ１にエミュレート対象のＣＰＵをエミュレートさ
せるようにしていた。図２は、従来のマルチＣＰＵシス
テムにおいてデバッグを行うときの説明図である。
【０００４】以下、各部を説明すると、ＩＣＥ１は、エ
ミュレート対象のＣＰＵを内蔵し、独立したＣＰＵと同
様の動作（ＣＰＵのエミュレート）を行うものである
が、実行した命令、命令実行時のレジスタの変化等デバ
ッグに必要な情報をメモリ３のロギングバッファに記録
し、また、特定の条件にてＣＰＵとしての動作（エミュ
レートの処理）を停止できるところが異なっている。
ミュレート対象のＣＰＵを内蔵し、独立したＣＰＵと同
様の動作（ＣＰＵのエミュレート）を行うものである
が、実行した命令、命令実行時のレジスタの変化等デバ
ッグに必要な情報をメモリ３のロギングバッファに記録
し、また、特定の条件にてＣＰＵとしての動作（エミュ
レートの処理）を停止できるところが異なっている。
【０００５】尚、ＩＣＥ１は、エミュレート対象となる
ＣＰＵを内蔵するエミュレータプローブと、ＩＣＥ部と
に分かれているのが普通であるが、ここでは、それらを
まとめてＩＣＥ１としている。
ＣＰＵを内蔵するエミュレータプローブと、ＩＣＥ部と
に分かれているのが普通であるが、ここでは、それらを
まとめてＩＣＥ１としている。
【０００６】また、この実行した命令、命令実行時のレ
ジスタの変化等デバッグに必要な情報を総じて「ＣＰＵ
の内部情報」と称することとする。ここで、メモリ３内
のロギングバッファは、ループバッファであり、一定数
の命令以前の情報は上書きによって消去されるようにな
っている。
ジスタの変化等デバッグに必要な情報を総じて「ＣＰＵ
の内部情報」と称することとする。ここで、メモリ３内
のロギングバッファは、ループバッファであり、一定数
の命令以前の情報は上書きによって消去されるようにな
っている。
【０００７】さらに、ＩＣＥ１は、停止信号出力端子
と、停止信号入力端子とを具備し、動作が停止したとき
に、停止信号出力端子より停止信号を出力するものであ
る。さらに、ＩＣＥ１は、停止信号入力端子から停止信
号の入力を受けて、動作を停止するものである。
と、停止信号入力端子とを具備し、動作が停止したとき
に、停止信号出力端子より停止信号を出力するものであ
る。さらに、ＩＣＥ１は、停止信号入力端子から停止信
号の入力を受けて、動作を停止するものである。
【０００８】次に、従来のマルチＣＰＵシステムにおけ
るプログラムのデバッグ方法について説明する。まず、
プログラムをデバッグするユーザは、ＩＣＥ１に特定の
条件、例えばＰＣ（プログラム・カウンタ）が特定の値
（以下、ブレークポイントと称する）になったときに動
作を停止するように指示し、プログラムを実行させる。
すると、ＩＣＥ１は、ＰＣをリセットし、プログラムの
実行を開始する。そのとき、実行したプログラムの内容
をメモリ３のロギングバッファに蓄積する。
るプログラムのデバッグ方法について説明する。まず、
プログラムをデバッグするユーザは、ＩＣＥ１に特定の
条件、例えばＰＣ（プログラム・カウンタ）が特定の値
（以下、ブレークポイントと称する）になったときに動
作を停止するように指示し、プログラムを実行させる。
すると、ＩＣＥ１は、ＰＣをリセットし、プログラムの
実行を開始する。そのとき、実行したプログラムの内容
をメモリ３のロギングバッファに蓄積する。
【０００９】やがて、ＩＣＥ１のＰＣがブレークポイン
トに達すると、ＩＣＥ１が動作を停止し、停止信号出力
端子より停止信号を出力する。すると、他のＩＣＥ１が
停止信号入力端子より、その停止信号の入力を受けて動
作を停止する。そして、ユーザは、それらメモリ３のロ
ギングバッファの内容をＩＣＥ１に取り込んで、検討し
てプログラムのデバッグを行うようにしていた。
トに達すると、ＩＣＥ１が動作を停止し、停止信号出力
端子より停止信号を出力する。すると、他のＩＣＥ１が
停止信号入力端子より、その停止信号の入力を受けて動
作を停止する。そして、ユーザは、それらメモリ３のロ
ギングバッファの内容をＩＣＥ１に取り込んで、検討し
てプログラムのデバッグを行うようにしていた。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来のマルチＣＰＵシステムでは、ＩＣＥが高価であるに
もかかわらず、複数のＩＣＥを必要とするので、開発の
コストを低減できないという問題点があった。
来のマルチＣＰＵシステムでは、ＩＣＥが高価であるに
もかかわらず、複数のＩＣＥを必要とするので、開発の
コストを低減できないという問題点があった。
【００１１】また、上記従来のマルチＣＰＵシステムで
は、コスト低減のために、一つのＣＰＵの処理にのみ着
目し、ＩＣＥを一つとすることも考えられるが、その場
合にはＩＣＥがエミュレートするＣＰＵが動作を停止し
た後も、他のＣＰＵはマルチＣＰＵの連携動作に従って
プログラムの実行を継続してしまうため、マルチＣＰＵ
の連携動作におけるデバッグが困難であるという問題点
があった。
は、コスト低減のために、一つのＣＰＵの処理にのみ着
目し、ＩＣＥを一つとすることも考えられるが、その場
合にはＩＣＥがエミュレートするＣＰＵが動作を停止し
た後も、他のＣＰＵはマルチＣＰＵの連携動作に従って
プログラムの実行を継続してしまうため、マルチＣＰＵ
の連携動作におけるデバッグが困難であるという問題点
があった。
【００１２】本発明は上記実情に鑑みて為されたもの
で、開発コストを低減しつつ、マルチＣＰＵの連携動作
におけるデバッグを容易にできるマルチＣＰＵシステム
を提供することを目的とする。
で、開発コストを低減しつつ、マルチＣＰＵの連携動作
におけるデバッグを容易にできるマルチＣＰＵシステム
を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記従来例の問題点を解
決するための請求項１記載の発明は、マルチＣＰＵシス
テムにおいて、内蔵するＣＰＵをエミュレートし、処理
停止で特定信号を出力するＩＣＥと、前記特定信号の入
力によりデータダンプ処理を実行してロギングバッファ
の内容を前記ＩＣＥに出力する単数又は複数のＣＰＵと
を有することを特徴としており、単数のＩＣＥを以て、
特定の条件での各ＣＰＵの処理状況をデバッグのための
資料として提供でき、かつ安価に構成できる。
決するための請求項１記載の発明は、マルチＣＰＵシス
テムにおいて、内蔵するＣＰＵをエミュレートし、処理
停止で特定信号を出力するＩＣＥと、前記特定信号の入
力によりデータダンプ処理を実行してロギングバッファ
の内容を前記ＩＣＥに出力する単数又は複数のＣＰＵと
を有することを特徴としており、単数のＩＣＥを以て、
特定の条件での各ＣＰＵの処理状況をデバッグのための
資料として提供でき、かつ安価に構成できる。
【００１４】上記従来例の問題点を解決するための請求
項２記載の発明は、マルチＣＰＵシステムにおいて、プ
ログラムの実行、処理を行い、実行内容をリングバッフ
ァであるロギングバッファに格納し、特定信号の入力を
受けて、処理を停止し、データダンプ処理である割込処
理を行う単数又は複数のＣＰＵと、内蔵するＣＰＵをエ
ミュレートするとともに、実行内容をリングバッファで
あるロギングバッファに格納し、エミュレートしている
ＣＰＵの内部情報が予め指定された特定の条件に合致す
ると、エミュレートの処理を停止して、前記特定信号を
出力する、少なくとも１つのＩＣＥとを有することを特
徴としており、単数のＩＣＥを以て、特定の条件での各
ＣＰＵの処理状況をデバッグのための資料として提供で
き、かつ安価に構成できる。
項２記載の発明は、マルチＣＰＵシステムにおいて、プ
ログラムの実行、処理を行い、実行内容をリングバッフ
ァであるロギングバッファに格納し、特定信号の入力を
受けて、処理を停止し、データダンプ処理である割込処
理を行う単数又は複数のＣＰＵと、内蔵するＣＰＵをエ
ミュレートするとともに、実行内容をリングバッファで
あるロギングバッファに格納し、エミュレートしている
ＣＰＵの内部情報が予め指定された特定の条件に合致す
ると、エミュレートの処理を停止して、前記特定信号を
出力する、少なくとも１つのＩＣＥとを有することを特
徴としており、単数のＩＣＥを以て、特定の条件での各
ＣＰＵの処理状況をデバッグのための資料として提供で
き、かつ安価に構成できる。
【００１５】上記従来例の問題点を解決するための請求
項３記載の発明は、請求項１又は請求項２記載のマルチ
ＣＰＵシステムにおいて、特定信号が割込信号であるこ
とを特徴としており、単数のＩＣＥを以て、特定の条件
での各ＣＰＵの処理状況をデバッグのための資料として
提供でき、かつ安価に構成できる。
項３記載の発明は、請求項１又は請求項２記載のマルチ
ＣＰＵシステムにおいて、特定信号が割込信号であるこ
とを特徴としており、単数のＩＣＥを以て、特定の条件
での各ＣＰＵの処理状況をデバッグのための資料として
提供でき、かつ安価に構成できる。
【００１６】上記従来例の問題点を解決するための請求
項４記載の発明は、データ伝送が為されるシステムバス
に、単数又は複数のＣＰＵと、ＩＣＥと、メモリとが接
続されたマルチＣＰＵシステムであって、前記システム
バスが割込ラインを備え、前記ＣＰＵが備えるＩＲＱ端
子と前記割込ラインとが接続され、前記ＩＣＥが備える
停止信号出力端子と前記割込ラインとが接続され、前記
ＩＣＥが、内蔵するＣＰＵのエミュレートを行い、実行
内容をリングバッファであるロギングバッファに格納
し、特定条件となると前記停止信号出力端子から停止信
号を前記割込ラインに出力し、前記単数又は複数のＣＰ
Ｕが、プログラムを実行しつつ、実行内容を前記メモリ
内のロギングバッファに格納し、前記割込ラインから前
記ＩＲＱ端子に停止信号が入力されると、前記ロギング
バッファの内容を前記ＩＣＥに送信する割込処理を行う
ことを特徴としており、単数のＩＣＥを以て、特定の条
件での各ＣＰＵの処理状況をデバッグのための資料とし
て提供でき、かつ安価に構成できる。
項４記載の発明は、データ伝送が為されるシステムバス
に、単数又は複数のＣＰＵと、ＩＣＥと、メモリとが接
続されたマルチＣＰＵシステムであって、前記システム
バスが割込ラインを備え、前記ＣＰＵが備えるＩＲＱ端
子と前記割込ラインとが接続され、前記ＩＣＥが備える
停止信号出力端子と前記割込ラインとが接続され、前記
ＩＣＥが、内蔵するＣＰＵのエミュレートを行い、実行
内容をリングバッファであるロギングバッファに格納
し、特定条件となると前記停止信号出力端子から停止信
号を前記割込ラインに出力し、前記単数又は複数のＣＰ
Ｕが、プログラムを実行しつつ、実行内容を前記メモリ
内のロギングバッファに格納し、前記割込ラインから前
記ＩＲＱ端子に停止信号が入力されると、前記ロギング
バッファの内容を前記ＩＣＥに送信する割込処理を行う
ことを特徴としており、単数のＩＣＥを以て、特定の条
件での各ＣＰＵの処理状況をデバッグのための資料とし
て提供でき、かつ安価に構成できる。
【００１７】
【発明の実施の形態】本発明の実施の形態を図面を参照
しながら説明する。本発明に係るマルチＣＰＵシステム
（本システム）は、少なくとも１つのＩＣＥ（In-Circu
it Emulator ）を有し、ＩＣＥが予め定められた条件で
エミュレート対象のＣＰＵの動作を停止するとともに、
他のＣＰＵに通常処理とは異なる例外処理を行わせて、
それら他のＣＰＵに内部情報を出力させ、デバッグのた
めの情報とするものであり、ＩＣＥを少なく構成できる
ので、安価にできるものである。
しながら説明する。本発明に係るマルチＣＰＵシステム
（本システム）は、少なくとも１つのＩＣＥ（In-Circu
it Emulator ）を有し、ＩＣＥが予め定められた条件で
エミュレート対象のＣＰＵの動作を停止するとともに、
他のＣＰＵに通常処理とは異なる例外処理を行わせて、
それら他のＣＰＵに内部情報を出力させ、デバッグのた
めの情報とするものであり、ＩＣＥを少なく構成できる
ので、安価にできるものである。
【００１８】本システムを図１を使って説明する。図１
は、本システムの構成ブロック図である。本システム
は、図１に示すように、ＩＣＥ１と、ＣＰＵ２と、メモ
リ３と、システムバス４と、割込ライン４１とから基本
的に構成されている。
は、本システムの構成ブロック図である。本システム
は、図１に示すように、ＩＣＥ１と、ＣＰＵ２と、メモ
リ３と、システムバス４と、割込ライン４１とから基本
的に構成されている。
【００１９】以下、本システムの各部を具体的に説明す
る。ＩＣＥ１は、従来と同様に、エミュレート対象のＣ
ＰＵを内蔵し、そのＣＰＵのエミュレートを行うが、実
行した命令、命令実行時のレジスタの変化等デバッグに
必要な情報をメモリ３のロギングバッファに記録し、ま
た、特定の条件にて内蔵するＣＰＵの処理を停止するよ
うになっている。また、ＩＣＥ１の停止信号出力端子
は、割込ライン４１に接続されている。尚、以下の説明
で、ＩＣＥ１の出力する停止信号は、ＣＰＵ２にとって
は割込信号となるものである。
る。ＩＣＥ１は、従来と同様に、エミュレート対象のＣ
ＰＵを内蔵し、そのＣＰＵのエミュレートを行うが、実
行した命令、命令実行時のレジスタの変化等デバッグに
必要な情報をメモリ３のロギングバッファに記録し、ま
た、特定の条件にて内蔵するＣＰＵの処理を停止するよ
うになっている。また、ＩＣＥ１の停止信号出力端子
は、割込ライン４１に接続されている。尚、以下の説明
で、ＩＣＥ１の出力する停止信号は、ＣＰＵ２にとって
は割込信号となるものである。
【００２０】ＣＰＵ２は、通常は、メモリ３の一部をワ
ークメモリとして使用し、通常処理のプログラムを実行
しながら、メモリ３の一部のロギングエリア（ロギング
バッファ）に実行内容を格納するものである。つまり、
ＣＰＵ２は、通常処理するプログラムを実行するととも
に、レジスタ等の内部情報をメモリ３のロギングバッフ
ァに出力するものであり、具体的には、通常処理するプ
ログラムに示された命令を実行すると、その直後に一々
ロギングバッファに当該命令の内容と、当該命令によっ
て受け渡しがなされたデータと、当該命令を実行した時
刻とを出力して記録させるようになっている。ここで、
ロギングバッファは、リングバッファとして実装されて
おり、そのような実装方法は公知のものである。
ークメモリとして使用し、通常処理のプログラムを実行
しながら、メモリ３の一部のロギングエリア（ロギング
バッファ）に実行内容を格納するものである。つまり、
ＣＰＵ２は、通常処理するプログラムを実行するととも
に、レジスタ等の内部情報をメモリ３のロギングバッフ
ァに出力するものであり、具体的には、通常処理するプ
ログラムに示された命令を実行すると、その直後に一々
ロギングバッファに当該命令の内容と、当該命令によっ
て受け渡しがなされたデータと、当該命令を実行した時
刻とを出力して記録させるようになっている。ここで、
ロギングバッファは、リングバッファとして実装されて
おり、そのような実装方法は公知のものである。
【００２１】また、ＣＰＵ２は、ＩＲＱ（Interrupt Re
quest ）端子を有し、そのＩＲＱ端子は、割込ライン４
１に接続されている。ＣＰＵ２は、割込ライン４１を介
して、ＩＲＱ端子より割込信号の入力を受けて、後述す
る割込処理を行い、処理停止するものである。
quest ）端子を有し、そのＩＲＱ端子は、割込ライン４
１に接続されている。ＣＰＵ２は、割込ライン４１を介
して、ＩＲＱ端子より割込信号の入力を受けて、後述す
る割込処理を行い、処理停止するものである。
【００２２】すなわち、ＣＰＵ２は、通常の処理を行っ
ているときに、ＩＲＱ端子より割込信号の入力を受ける
と、レジスタの内容等をメモリ３のロギングバッファに
待避し、割込処理を開始するようにしている。
ているときに、ＩＲＱ端子より割込信号の入力を受ける
と、レジスタの内容等をメモリ３のロギングバッファに
待避し、割込処理を開始するようにしている。
【００２３】ここで、ＣＰＵ２の割込処理について説明
すると、割込処理において、ＣＰＵ２は、メモリ３のロ
ギングバッファの内容をＩＣＥ１に送信し、処理を終了
するようになっている。この処理を「データダンプ処
理」と称することがある。
すると、割込処理において、ＣＰＵ２は、メモリ３のロ
ギングバッファの内容をＩＣＥ１に送信し、処理を終了
するようになっている。この処理を「データダンプ処
理」と称することがある。
【００２４】メモリ３は、プログラム等を格納している
ＲＯＭ及びワークメモリとロギングバッファとを格納す
るＲＡＭであり、ＣＰＵ２によって管理されているもの
である。
ＲＯＭ及びワークメモリとロギングバッファとを格納す
るＲＡＭであり、ＣＰＵ２によって管理されているもの
である。
【００２５】システムバス４は、ＣＰＵ２間及びＣＰＵ
２と周辺装置間でデータ又はアドレスの授受を行うバス
である。また、システムバス４は、割込ライン４１を有
し、割込信号の授受をＣＰＵ２間及びＣＰＵ２とＩＣＥ
１間で行うものである。
２と周辺装置間でデータ又はアドレスの授受を行うバス
である。また、システムバス４は、割込ライン４１を有
し、割込信号の授受をＣＰＵ２間及びＣＰＵ２とＩＣＥ
１間で行うものである。
【００２６】次に、本システムの動作について説明す
る。まず、プログラムをデバッグするユーザは、ＩＣＥ
１に特定の条件、例えばＰＣがブレークポイントになっ
たときに動作を停止するように指示し、プログラムを実
行させる。すると、ＩＣＥ１は、ＰＣをリセットし、通
常処理のプログラムの実行を開始する。そのとき、各Ｃ
ＰＵ２がプログラムに示された命令を実行するととも
に、その内容が、その命令の実行の際に受け渡しされた
データと、その時刻とともにメモリ３のロギングバッフ
ァに蓄積する。
る。まず、プログラムをデバッグするユーザは、ＩＣＥ
１に特定の条件、例えばＰＣがブレークポイントになっ
たときに動作を停止するように指示し、プログラムを実
行させる。すると、ＩＣＥ１は、ＰＣをリセットし、通
常処理のプログラムの実行を開始する。そのとき、各Ｃ
ＰＵ２がプログラムに示された命令を実行するととも
に、その内容が、その命令の実行の際に受け渡しされた
データと、その時刻とともにメモリ３のロギングバッフ
ァに蓄積する。
【００２７】やがて、ＰＣがブレークポイントになる
と、ＩＣＥ１が内蔵するＣＰＵの処理を停止するととも
に、停止信号出力端子より、ＣＰＵ２の割込信号と同一
の信号である、停止信号を出力する。すると、ＣＰＵ２
がＩＲＱ端子に割込信号が入力されたと見なして、割込
処理を行い、データダンプ処理によって、各ＣＰＵ２の
ロギング内容がメモリ３のロギングバッファからＩＣＥ
１に送信される。そして、ＩＣＥ１が受信したそれらの
ロギングバッファの内容を保持する。
と、ＩＣＥ１が内蔵するＣＰＵの処理を停止するととも
に、停止信号出力端子より、ＣＰＵ２の割込信号と同一
の信号である、停止信号を出力する。すると、ＣＰＵ２
がＩＲＱ端子に割込信号が入力されたと見なして、割込
処理を行い、データダンプ処理によって、各ＣＰＵ２の
ロギング内容がメモリ３のロギングバッファからＩＣＥ
１に送信される。そして、ＩＣＥ１が受信したそれらの
ロギングバッファの内容を保持する。
【００２８】そうして、ＩＣＥ１には、処理を停止する
条件における各ＣＰＵ２の処理の内容が蓄積されている
こととなる。そして、ユーザは、この各ＣＰＵ２の処理
の内容を検討し、デバッグを行う。尚、ここで説明した
本システムでは、ＩＲＱ端子を用いて割込処理を行うよ
うにしていたが、割込信号ではなく、どのような信号で
も構わない。
条件における各ＣＰＵ２の処理の内容が蓄積されている
こととなる。そして、ユーザは、この各ＣＰＵ２の処理
の内容を検討し、デバッグを行う。尚、ここで説明した
本システムでは、ＩＲＱ端子を用いて割込処理を行うよ
うにしていたが、割込信号ではなく、どのような信号で
も構わない。
【００２９】本システムによれば、ＩＣＥ１が内蔵する
ＣＰＵの処理を停止したときに、ＩＣＥ１から割込信号
が出力され、ＣＰＵ２はその割込信号で通常処理を停止
し、割込処理としてデータダンプ処理が行われるように
しているので、処理停止時点での各ＣＰＵ２の処理の内
容を単数のＩＣＥ１を用いても出力でき、安価に構成で
きる効果がある。
ＣＰＵの処理を停止したときに、ＩＣＥ１から割込信号
が出力され、ＣＰＵ２はその割込信号で通常処理を停止
し、割込処理としてデータダンプ処理が行われるように
しているので、処理停止時点での各ＣＰＵ２の処理の内
容を単数のＩＣＥ１を用いても出力でき、安価に構成で
きる効果がある。
【００３０】
【発明の効果】請求項１〜４記載の発明によれば、ＩＣ
Ｅが予め指定された条件で処理を停止するとともに、Ｃ
ＰＵに特別の信号を出力し、データダンプ処理を行わ
せ、処理を停止した時点での各ＣＰＵの処理の内部情報
をＩＣＥに送信するマルチＣＰＵシステムとしているの
で、単数のＩＣＥを以て、特定の条件での各ＣＰＵの処
理状況をデバッグのための資料として提供でき、かつ安
価に構成できる効果がある。
Ｅが予め指定された条件で処理を停止するとともに、Ｃ
ＰＵに特別の信号を出力し、データダンプ処理を行わ
せ、処理を停止した時点での各ＣＰＵの処理の内部情報
をＩＣＥに送信するマルチＣＰＵシステムとしているの
で、単数のＩＣＥを以て、特定の条件での各ＣＰＵの処
理状況をデバッグのための資料として提供でき、かつ安
価に構成できる効果がある。
【図１】本システムの構成ブロック図である。
【図２】従来のマルチＣＰＵシステムにおいてデバッグ
を行うときの説明図である。
を行うときの説明図である。
１…ＩＣＥ、 ２…ＣＰＵ、 ３…メモリ、 ４…シス
テムバス、 ４１…割込ライン
テムバス、 ４１…割込ライン
Claims (4)
- 【請求項１】 内蔵するＣＰＵをエミュレートし、処理
停止で特定信号を出力するＩＣＥと、前記特定信号の入
力によりデータダンプ処理を実行してロギングバッファ
の内容を前記ＩＣＥに出力する単数又は複数のＣＰＵと
を有することを特徴とするマルチＣＰＵシステム。 - 【請求項２】 プログラムの実行、処理を行い、実行内
容をリングバッファであるロギングバッファに格納し、
特定信号の入力を受けて、処理を停止し、データダンプ
処理である割込処理を行う単数又は複数のＣＰＵと、内
蔵するＣＰＵをエミュレートするとともに、実行内容を
リングバッファであるロギングバッファに格納し、エミ
ュレートしているＣＰＵの内部情報が予め指定された特
定の条件に合致すると、エミュレートの処理を停止し
て、前記特定信号を出力する、少なくとも１つのＩＣＥ
とを有することを特徴とするマルチＣＰＵシステム。 - 【請求項３】 特定信号が割込信号であることを特徴と
する請求項１又は請求項２記載のマルチＣＰＵシステ
ム。 - 【請求項４】 データ伝送が為されるシステムバスに、
単数又は複数のＣＰＵと、ＩＣＥと、メモリとが接続さ
れたマルチＣＰＵシステムであって、前記システムバス
が割込ラインを備え、前記ＣＰＵが備えるＩＲＱ端子と
前記割込ラインとが接続され、前記ＩＣＥが備える停止
信号出力端子と前記割込ラインとが接続され、前記ＩＣ
Ｅが、内蔵するＣＰＵのエミュレートを行い、実行内容
をリングバッファであるロギングバッファに格納し、特
定条件となると前記停止信号出力端子から停止信号を前
記割込ラインに出力し、前記単数又は複数のＣＰＵが、
プログラムを実行しつつ、実行内容を前記メモリ内のロ
ギングバッファに格納し、前記割込ラインから前記ＩＲ
Ｑ端子に停止信号が入力されると、前記ロギングバッフ
ァの内容を前記ＩＣＥに送信する割込処理を行うことを
特徴とするマルチＣＰＵシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8236518A JPH1083316A (ja) | 1996-09-06 | 1996-09-06 | マルチｃｐｕシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8236518A JPH1083316A (ja) | 1996-09-06 | 1996-09-06 | マルチｃｐｕシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1083316A true JPH1083316A (ja) | 1998-03-31 |
Family
ID=17001898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8236518A Pending JPH1083316A (ja) | 1996-09-06 | 1996-09-06 | マルチｃｐｕシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1083316A (ja) |
-
1996
- 1996-09-06 JP JP8236518A patent/JPH1083316A/ja active Pending
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