JPS63106840A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に係り、例えばインサーキット
エミュレータに適用して有効な技術に関するものである
。

〔従来技術〕

マイクロコンピュータ応用機器の開発において、その応
用システムのデバッグやそのシステムに詳細な評価を与
えるため、インサーキットエミュレータを用いることが
できる。

斯るインサーキットエミュレータは、ソフトウェア開発
用の親計算機などのシステム開発装置と。

開発中の応用機器との間に接続され、その応用機器に含
まれるマイクロコンビコータ（ターゲットマイクロコン
ピユー）の機能を代行する一方でデバッガ−としての機
ｔｒｂを持ち、詳細なシステムデバッグを支援するマイ
クロコンピュータシステムの開発ツールである。

従来のインサーキラ１〜エミユｌノータは、例えば昭和
５９年１１月３０日オーム社発行のｒＬＳＩハンドブッ
クＪＰ５６２乃至Ｐ２Ｏ３に記載されるように、ターゲ
ットマイクロコンピュータの機能を代行するエミユレー
ション用のスレーブマイクロコンピュータが設けられる
と共に、エミュレーションや各種デバッグ機能を実現す
るためのエミュレーション制御部、ブレークポイント制
御部、トレースメモリ部、及びそれらの制御を司るため
のマスクマイクロコンピュータなどが内蔵されて成る。

斯るインサーキットエミュレータは、その本体から延長
されたケーブルの先端が応用機器に含まれるターゲット
マイクロコンピュータ用ソケットに結合されることによ
り、上記スレーブマイクロコンピュータがターゲットマ
イクロコンピュータの機能を代行するようなエミュレー
ション機能を備える。更に、エミュレーション実行中に
各種データやステータス信号などをサンプリングし、そ
れをトレースメモリなどに格納するトレース機能や、ス
レーブマイクロコンピュータによる応用機器の制御動作
を停止させるブレーク機能などの各種デバッグ機能が備
えられている。

ところで、エミユレーション用のスレーブマイクロコン
ピュータはその代行制御という性質上、少なくともター
ゲットマイクロコンピュータと同等の機能を有すること
が必要とされる。それにより、ターゲットマイクロコン
ピュータが所謂シングルチップマイクロコンピュータの
ように中央処理やその他の周辺装置が１つの半導体基板
に形成されて成るものであるとき、それに応じてスレー
ブマイクロコンピュータもそれと同様にシングルチップ
マイクロコンピュータの回路構成に類似させたＴＴＴ、
（）−ランジスタ・トランジスタ・ロジ＝３− ツク）回路などによって形成されることがある。

〔発明が解決しようとする問題点〕

ここで、シングルチップマイクロコンビコータのような
マイクロコンピュータは、その構成上内部でリードされ
るようなデータは通常外部に供給されない。この点に関
する本発明者の検討によれば、エミュレーション制御用
のスレーブマイクロコンピュータが上記したシングルチ
ップマイクロコンビコータのようなマイクロコンピュー
タによって構成されると、エミュレーション動作中にお
いて、スレーブマイクロコンピュータ側のデータバス上
のデータを１−レースメモリに格納してモニタするよう
な１〜レ一ス機能？ｉ実行する場合、断るスレーブマイ
クロコンピュータの内部でリードされるようなデータは
１−レースメモリに格納されず、そのデータに異常があ
っても斯る１〜レ一ス機能によってその異常を知ること
ができず、デバッグ効率が低下してまうことか明らかに
された。

本発明の目的は、中央処理装置が内部のデータ格納手段
からデータを読み出すときにそのデータを外部に出力可
能なデータ処理装置を提供することにある。

本発明の前記並びにそのほかの目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

即ち、エミュレーション制御用のスレーブマイクロコン
ピュータにおいて、その中央処理装置が、それによって
制御可能に内部データバスを介して結合されるデータ格
納手段からデータを読み出すとき、−に配向部データバ
スとデータ入出力用外部端子との間に設けられる内部バ
スバッファ手段をデータの出力可能な状態に制御する制
御手段を設けたものである。

〔作　用〕

上記した手段によれば、スレ−ブマイクロコンピュータ
の内部でリードされるデータは、内部バスバッファ手段
を介して外部に出力されることによってトレースメモリ
に格納可能となり、そのようなデータの異常に対しても
効率的なデバッグが達成されるものである。

〔実施例〕

第１図は本発明に係るデータ処理装置の１実施例を示す
構成ブロック図である。同図に示されるデータ処理装置
は、インサーキットエミュレータに含まれるエミュレー
ション制御用のスレーブマイクロコンピュータに適用さ
れる。

インサーキットエミュレータに含まれる第１図のスレー
ブマイクロコンピュータＳＭＣＵは、図示しないマイク
ロコンピュータ応用機器に含まれるターゲットマイクロ
コンピュータの機能を代行してその応用機器の動作制御
、即ちエミュレーションを行なうためのものである。本
実施例におけるスレーブマイクロコンピュータＳＭＣＵ
は、特に制限されないが、所謂シングルチップで構成さ
れるターゲットマイクロコンピュータの機能を代行して
エミュレーションを行なうもので、その代行制御という
性質上、図示しないターゲットマイクロコンピュータと
ほぼ同等の機能を有し、例えば、シングルチップのター
ゲットマイクロコンピュータと同様にそのシングルチッ
プとしての回路構成に基本的に類似させたＴＴＬ回路ユ
ニットから構成されている。

斯るスレーブマイクロコンピュータＳＭＣＵは、そのＴ
ＴＬ回路ユニットに、中央処理装置ＣＰＵと共に、周辺
装置としてのその他の機能ブロックが含まれる。即ち、
中央処理装置ＣＰＵのデータ入出力端子に内部データバ
スＩＤＢが結合されると共に、その中央処理装置ＣＰＵ
のアドレス信号出力端子に内部アドレスバスＩＡＢが結
合され、斯る内部データバスＩＤＢ及び内部アドレスバ
スＩＡＢにその他所室の機能ブロックが結合される。

第１図には斯る機能ブロックとして、ＲＡＭ　（ランダ
ム・アクセス・メモリ）のような書き換え可能なメモリ
から成る内部データメモリＩＤＭ、データレジスタＤＲ
，内部デコーダ回路ＩＤＥＣ１内部データバスバッファ
回路ＩＤＢＢＵＦ、及びその内部データバスバッファ回
路ＩＤＢＢＵＦの人出力制御を行なう内部コントローラ
ＩＣ０ＮＴが代表的に示される。尚、斯るスレーブマイ
クロコンピュータＳＭＣＵには、特に図示しないが。

エミュレーション動作用のプログラムが格納されるプロ
グラムメモリが含まれるが、インサーキットエミュレー
タの機能上当該プログラムのチェックや評価が必要とさ
れるものは、そのプログラムメモリを書き換え可能なメ
モリによって構成することができる。

上記内部データメモリＩＤＭは、そのアドレス信号入力
端子が上記内部アドレスバス丁ＡＢに結合されると共に
、そのデータ入出力端子が上記内部データバスＩＤＢに
結合される。また、」〕記データレジスタＤＲは、その
データ入出力端子が内部データバスＩＤＢに結合される
。」〕記円内部コーダ回路ＩＤＥＣは、そのアドレス信
号入力端子が内部アドレスバス丁Ａ　＋（に結合され、
それに供給されるアドレス信号に従って−ＩＺ記内配向
−タメモリＩＤＭ及びデータレジスタｌ）　Ｒの選択信
号Ｓ１及びＳ２を形成する。斯る選択信号Ｓ１及びＳ２
が選択レベルにされると、内部データメモリＩＤＭ及び
データレジスタＤＲは夫々動作可能な状態にされる。動
作可能な状態にされた内部データメモリＩＤＭ及びデー
タレジスタＤＲに対するリード・ライト制御は、中央処
理装置ＣＰＵから出力されるリード・ライト制御信号Ｒ
／Ｗによって行なわれる。斯るリード・ライト制御信号
Ｒ／Ｗは、特に制限されないが、そのハイレベルによっ
てリード動作を指示し、またその日つレベルによってラ
イト動作を指示する。

上記スレーブマイクロコンピュータＳＭＣＵは、その外
部に対して中央処理装置ＣＰＵの制御を与えるため、上
記リード・ライト制御信号Ｒ／Ｗを受ける外部端子Ｐｒ
／ｗ、上記内部アドレスバス■ＡＢに結合される外部端
子Ｐ　ａｄｄｒｅｓｓ、及び上記内部データバスＩＤＢ
に接続される外部端子Ｐｄａｔａを持つ。斯る外部端子
Ｐｒ／ｗは、スレーブマイクロコンピュータＳＭＣＵの
外部において外部制御バスＯＣＲに結合され、上記外部
端子Ｐ　ａｄｄｒｅｓＳは外部アドレスバス○ＡＢに結
合され、また、上記外部端子Ｐｄａｉ：ａは外部データ
バスＯＤＢに結合される。

上記内部データバスバッファ回路ＩＤＢＢＵＦは、その
一方のデータ入出力端子が内部データバスＩＤＢに結合
されると共に、その他方のデータ入出力端子が」二記外
部端子Ｐ　ｄａｔ８に結合される。

斯る内部データバスバッファ回路ＩＤ１３ＢＵＦは、内
部コントローラＴ　（”、　ＯＮ　Ｔから供給される入
出力切り換え制御信号φＳに基づいてその入出力動作が
制御される。即ち、その内部コン１〜ローラ■Ｃ０ＮＴ
は、上記選択信号Ｓ］及びＳ２と−ｈ記リード・ライト
制御信号Ｒ／　Ｗとが供給され１、スレーブマイクロコ
ンピュータＳＭＣＵの内部におけるリード動作、即ち内
部データメモリＩＩ）Ｍ又はデータレジスタＩ）Ｒに対
するリード動作が指示されるとき、言い換えるなら、斯
る選択信号Ｓ１及びＳ２のうち何れか一方が選択レベル
にされ、月。

つリード・ライト制御信号Ｒ／Ｗがハイレベルにされる
とき、上記内部データバスバッファ回路■ＤＢＢＵＦを
出力動作可能な状態に制御する。それによって、当該動
作において中央処理装置ｃｐＵがスレーブマイクロコン
ピュータＳ　Ｍ　ＣＵの内部においてリードすべきデー
タが外部データバスＯＤＢにも供給されることになる。

尚、上記内部コントローラＩＣ０ＮＴは、スレーブマイ
クロコンピュータＳ　Ｍ　ＣＵの内部に対するリード動
作が指示されていないときは、専らリード・ライ１−制
御信号Ｒ／Ｗのレベルに基づいて制御を行なう。即ち、
リード・ライト制御信号Ｒ／Ｗがハイレベルにされてリ
ード動作が指示されると、内部データバスバッファ回路
ＩＤＢＢＵＦはデータの入力可能な状態に制御され、ま
た、リード・ライト制御信号Ｒ／Ｗがロウレベルにされ
てライト動作が指示されると、内部データバスバッファ
回路Ｉ　Ｄ　Ｂ　Ｂ　ｔＪ　Ｆはデータの出力可能な状
態に制御される。

ここで、スレーブマイクロコンピュータＳＭＣＵの内部
においてリード動作が指示されるとき、上記したように
内部コントローラＩＣ０ＮＴの作用により、当該内部リ
ード動作において中央処理装置ＣＰ　Ｕがリードずべき
データを外部データバスＯＤＢにも供給すべき理由を、
インザーキットエミュレータにおける１〜レ一ス機能と
の関係において説明する。

トレース機能とは、特に制限されないが、スレーブマイ
クロコンピュータＳＭＣＵによる図示しない応用器機に
対する制御、即ちエミュレーションの実行中に、その応
用器機に接続するデータバス上のデータなどをサンプリ
ングしてそれを１−レースメモリに格納する機能であり
、その格納データをシステムデバッグやシステム評価に
供するためのものである。斯るトレース機能を実現する
ため、上記外部データバスＯＤ　Ｂ及び外部アドレスバ
スＯＡＢには、特に制限されないが、ＲＡＭのようなメ
モリから成る１ヘレ一スメモリ１゛Ｍが結合される。斯
るトレースメモリ１゛Ｍに外部データバスＯＤＢ上のデ
ータをモニタさせる場合、上記したようにスレーブマイ
クロコンピュータＳ　Ｍ　ＣｔＪの内部におけるリード
動作に才９いて中央処理装置ＣＰ　Ｕがリードすべきデ
ータが外部データバスＯＤＢに供給されると、斯る１−
レースメモリＴＭは、スレーブマイクロコンピュータＳ
ＭＣＵの内部の状態をもモニタすることができる。その
結果として、斯るスレーブマイクロコンピュータの内部
でリードされるようなデータに異常がある場合には、ト
レースメモリ゛Ｉ”Ｍに格納されたデータに基づいてそ
の異常を容易に知ることができ、それによって、デバッ
グ効率を著しく向卜させることができる。仮に、スレー
ブマイクロコンピュータＳＭＣＵにおける内部リードと
外部リードとに関係なく、リード動作時に内部データバ
スバッファ回路Ｉ　丁）ＢＲＵＦが単に通常通りのデー
タの入力動作だけが行なわれるなら、トレース機能にお
いてスレーブマイクロコンピュータＳＭＣＵの内部をモ
ニタすることはできない７尚、トレースメモリＴＭに対
するアクセス制御は、−Ｉ；記スレーブマイクロコンピ
ュータＳ　Ｍ　ＣＴＪやインサーキットエミュレータ全
体の制御を司るための図示しないマスクマイクロコンピ
ュータなどによって可能とされ、本実施例においでは、
特に制限されないが１図示しないアクセスコントローラ
の制御を受けるものとする。

上記トレースメモリＴＭが結合される外部データバス○
ＤＢ及び外部アドレスバス○ＡＢには、通常ユーザ側の
各種メモリが結合されており、第１図にはＲＡＭのよう
な書き換え可能なメモリから成る外部データメモリＯＤ
ＭＩ及び００Ｍ２が代表的に示される。斯る外部データ
メモリＯＤＭ１及び００Ｍ２はユーザ側メモリであるか
ら、スレーブマイクロコンピュータＳＭＣＵの制御を受
は得るようになっている。即ち、中央処理袋［ＣＰＵか
ら出力されるアドレス信号を外部アドレスバス○ＡＢを
介して供給される外部デコーダ回路０ＤＥＣが設けられ
、その外部デコーダ回路ＯＤＥＣは、それに供給される
アドレス信号に従って上記外部データメモリＯＤＭＬ及
び００Ｍ２の選択信号Ｓ３及びＳ４を形成する。斯る選
択信号Ｓ３及びＳ４が選択レベルにされると、外部デー
タメモリＯＤＭＩ及びＯＩ）　Ｍ　２は夫々動作可能な
状態にされる。動作可能な状態にされた外部データメモ
リ○ＤＭＩ及び００Ｍ２に対するリード・ライト制御は
、中央処理装置ＣＰＵから出力される上記リード・ライ
ト制御信号Ｒ／Ｗによって行なわれる。

上記外部データメモリ○ＤＭＩ及び００Ｍ２とトレース
メモリＴＭとの間における外部データバスＯＤＢには、
外部データバスバッファ回路０ＤＢＢＵＦが介在される
。この外部データバスバッファ回路０ＤＢＢＵＦは、本
来、リード・ライト動作に応じて外部データバスＯＤＢ
を駆動する機能を有する。即ち、通常、リード動作の指
示に呼応してスレーブマイクロコンピュータＳＭＣＵの
外部端子Ｐ　ｄａｔａに向けてデータを出力し、また、
ライト動作の指示に呼応して外部データメモリＯＤＭＩ
及び００Ｍ２のデータ入出力端子に向けてデータを出力
する。本実施例においては、上記したように、スレーブ
マイクロコンピュータＳＭＣＵにおける内部リード動作
が指示されたとき、中央処理装置ＣＰＵがリードすべき
データが内部データバスバッファ回路ＩＤＢＢＵＦから
外部データバスＯＤＢに出力される。そこで、本実施例
においては、スレーブマイクロコンピュータＳＭＣＵに
おける内部リード動作が指示されたとき、上記内部デー
タバスバッファ回路Ｔ　Ｄ　ｒｌ　Ｂ　Ｕ　Ｆから出力
されるデータが撹乱されないように外部データバスバッ
ファ回路ＯＤ　ＩＩ　ＲＵ　Ｆの出力動作を制御する外
部コントローラ０ＣＯＮＴが設けられる。

斯る外部コントローラ０ＣＯＮＴは、上記選択信号Ｓ３
及びＳ４と上記リード・ライト制御信号Ｒ／Ｗとが供給
され、スレーブマイクロコンピュータＳＭＣＵの内部に
おいてリード動作が指示されるとき、言い換えるなら、
斯る選択信号Ｓ３及びＳ４が共に非選択レベルにされ、
且つリード・ライト制御信号Ｒ／Ｗがハイレベルにされ
るとき、上記外部データバスバッファ回路０ＤＢＢＵＦ
をデータの入出力動作不可能な状態に制御する。それに
よって、当該動作において中央処理装置ＣＰＵが内部で
リードすべきデータが外部データバスＯＤＢに供給され
ても、そのデータは外部データバスバッファ回路ＯＤ　
ｎ　１３０　＋”の動作に影響されることなくトレース
メモリＴＭに格納可能とされる。

以上の説明から明らかなように本実施例によれば以下の
効果を得ることができる。

（１）内部データバスバッファ回路ＩＤＢＢＵＦは、内
部コン１−ローラＩＣ０ＮＴの作用により、スレーブマ
イクロコンピュータＳＭＣＵの内部におけるリード動作
が指示されるとき、出力動作可能な状態に制御され、そ
れによって、当該内部リード動作において中央処理装置
ＣＰＵがリードすべきデータが外部データバス○ＤＢに
も供給可能となる。

（２）上記効果より、トレースメモリＴＭは、スレーブ
マイクロコンピュータＳＭＣＵの内部の状態をもモニタ
することができる。

（３）上記効果（２）より、スレーブマイクロコンピュ
ータＳＭＣ’Ｕの内部でリードされるようなデータに異
常がある場合には、トレースメモリＴＭに格納されるデ
ータに基づいてその異常を容易に知ることができ、それ
によって、デバッグ効率を著しく向Ｉ−させることがで
きる。

（’Ｉ−）スレーブマイクロコンピュータＳＭＣＵの内
部に才９いてリード動作がＩせ示されるどき、Ｌ記外部
データバスバッファ回路０１）　＋１１（Ｕ　Ｆはデー
タの入出力動作子ｉ＋ｌ能な状態に制御されるから、当
該内部リード動作において中央処理装置ＣＰＵが内部で
リードすべきデータが外部デ・−タバスＯＬ）　Ｂに供
給されても、そのデータは外部データバスバッファ回路
ＯＤ　Ｂ　Ｂ　Ｕ　Ｆの動作によって影響されることな
くトレースメモリＴＭに格納可能とされる。

以−ヒ本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更可能である。

例えば、中央処理装置以外の周辺装置としての機能ブロ
ックが含まれるスレーブマイクロコンピュータの構成は
上記実施例に限定されず、適宜その機能ブロックは変更
可能である。また、上記実施例で説明した外部端子’　
Ｉ’　（ｒｈ　ｔ；＋などの外部端子は、’Ｉ”Ｉ”１
７回路などで構成されるような］ユニツ１−化されたス
レーブマイクロコンピュータユニツ１−におりる実質的
な端子であればよく、物理的に端子としての体裁を有す
る必要はなく、単なる配線やその結合部分であってよい
。

また、上記実施例はインサーキットエミュレータにおけ
るスレーブマイクロコンピュータであるが１本発明はそ
のようなデータ処理装置に限定されず、中央処理装置以
外に、斯る中央処理装置のリード・ライト制御を受ける
その他の機能ブロックが含まれるものであればよい。し
たがって、その回路構成はＴ　Ｔ　Ｔ、回路だけでなく
、ＭＯ８回路でもよく、また１つの半導体基板に形成さ
れるシングルチップマイクロコンピュータであってもよ
い。本発明によれば、そのようなデータ処理装置自体で
あっても、内部でリードされるデータは外部でモニタす
ることができるから、テスティング効率の向上に寄与す
ることができるという効果をも有する。

以−１−の説明では主として本発明者によってなさ−＋
ｑ　− れた発明をその背景となった利用分野であるインサーキ
ットエミュレータに適用した場合について説明したが、
本発明はそれに限定されるものではなく、半導体集積回
路から成るようなデータ処理装置自体のテスティング技
術や、内部バスの状態をモニタする必要があるマイクロ
コンピュータシステムの開発用ツール、更にはデータ処
理装置自体に広く適用することができる。本発明は、少
なくとも内部バスの状態をモニタする必要性がある条件
のものに適用することができる。

〔発明の効果〕

本願において開示さ扛る発明のうち代表的なものによっ
て得られる効用を筒中に説明すればド記の通りである。

即ち、エミュレーション開切１用のスレーブマイクロコ
ンピュータにおいて、その中央処：＋１１装置が、それ
によって制御可能に内部データバスを介して結合される
データ格納′β段からデータを読み出すとき、上記内部
データバスとデータ入出力用外部端子との間に設けられ
る内部バスバッファ手段をデータの出力可能な状態に制
御することにより、スレーブマイクロコンピュータの内
部でリードされるデータは外部に出力されることによっ
てトレースメモリに格納可能となり、そのようなデータ
の異常に対しても効率的なデバッグを達成することがで
きる。

【図面の簡単な説明】

第１図は本発明に係るデータ処理装置の１実施例を示す
構成ブロック図である。 ＣＰＵ・・・中央処理装置、ＳＭＣＵ・・・スレーブマ
イクロコンピュータ、ＩＩ）Ｍ・・・内部データメモリ
、Ｄ　Ｒ・・・データレジスタ、丁１）　Ｂ　Ｂ　Ｕ　
Ｆ・・・内部データバスバッファ回路、ＩＣ０ＮＴ・・
・内部コントローラ、■ＡＢ・・・内部アドレスバス、
ＩＤＢ・・・内部データバス、Ｐｒ／ｗ・・・外部端子
、Ｐ　ｄａｔａ・・・外部端子、Ｉ）ａｄｄｒｅｓｓ・
・・外部端子、ＯＤＢ・・・外部データバス、ＯＡ　Ｔ
３・・・外部アドレスバス、ＯＤ　Ｂ　Ｂ　ＴＪ　Ｆ・
・・外部データバスバッファ回路、ｏＣＯＮＴ・・・外
部コン１〜〇−ラ、７１”Ｍ・・・トレースメモリ、Ｏ
ＤＭｌ及び０１）　Ｍ　２・・・外部データメモリ。

Claims (1)

1. 【特許請求の範囲】 １、中央処理装置と、その中央処理装置によって制御可
   能に内部データバスを介して結合されるデータ格納手段
   と、上記内部データバスとデータ入出力用外部端子との
   間に設けられる内部バスバッファ手段と、上記中央処理
   装置が上記データ格納手段からデータを読み出すとき、
   上記内部バスバッファ手段をデータの出力可能な状態に
   制御する制御手段とを備えることを特徴とするデータ処
   理装置。 ２、上記中央処理装置は、インサーキットエミュレータ
   のエミュレーション用マイクロコンピュータに含まれる
   ものであることを特徴とする特許請求の範囲第１項記載
   のデータ処理装置。 ３、上記外部端子は、上記中央処理装置が上記データ格
   納手段からデータを読み出すとき、データの入出力動作
   が不可能にされる外部バスバッファ手段が介在される外
   部データバスに結合され、その外部バスバッファ手段を
   はさんで上記外部端子が結合される側の外部データバス
   にインサーキットエミュレータに含まれるトレースメモ
   リのデータ入出力端子が結合されると共に、反対側の外
   部データバスにその他のメモリが結合されることを特徴
   とする特許請求の範囲第２項記載のデータ処理装置。