JPH0827740B2

JPH0827740B2 - デ−タ処理装置

Info

Publication number: JPH0827740B2
Application number: JP61251662A
Authority: JP
Inventors: 義一青砥
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-10-24
Filing date: 1986-10-24
Publication date: 1996-03-21
Anticipated expiration: 2011-03-21
Also published as: JPS63106840A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はデータ処理装置に係り、例えばインサーキッ
トエミュレータに適用して有効な技術に関するものであ
る。

〔従来技術〕

マイクロコンピュータ応用機器の開発において、その
応用システムのデバッグやそのシステムに詳細な評価を
与えるため、インサーキットエミュレータを用いること
ができる。

斯るインサーキットエミュレータは、ソフトウェア開
発用の親計算機などのシステム開発装置と、開発中の応
用機器との間に接続され、その応用機器に含まれるマイ
クロコンピュータ（ターゲットマイクロコンピュー）の
機能を代行する一方でデバッガーとしての機能を持ち、
詳細なシステムデバッグを支援するマイクロコンピュー
タシステムの開発ツールである。

従来のインサーキットエミュレータは、例えば昭和59
年11月30日オーム社発行の「LSIハンドブック」P562乃
至P563に記載されるように、ターゲットマイクロコンピ
ュータの機能を代行するエミュレーション用のスレーブ
マイクロコンピュータが設けられると共に、エミュレー
ションや各種デバッグ機能を実現するためのエミュレー
ション制御部、ブレークポイント制御部、トレースメモ
リ部、及びそれらの制御を司るためのマスタマイクロコ
ンピュータなどが内蔵されて成る。

斯るインサーキットエミュレータは、その本体から延
長されたケーブルの先端が応用機器に含まれるターゲッ
トマイクロコンピュータ用ソケットに結合されることに
より、上記スレーブマイクロコンピュータがターゲット
マイクロコンピュータの機能を代行するようなエミュレ
ーション機能を備える。更に、エミュレーション実行中
に各種データやステータス信号などをサンプリングし、
それをトレースメモリなどに格納するトレース機能や、
スレーブマイクロコンピュータによる応用機器の制御動
作を停止させるブレーク機能などの各種デバッグ機能が
備えられている。

ところで、エミュレーション用のスレーブマイクロコ
ンピュータはその代行制御という性質上、少なくともタ
ーゲットマイクロコンピュータと同等の機能を有するこ
とが必要とされる。それにより、ターゲットマイクロコ
ンピュータが所謂シングルチップマイクロコンピュータ
のように中央処理やその他の周辺装置が１つの半導体基
板に形成されて成るものであるとき、それに応じてスレ
ーブマイクロコンピュータもそれと同様にシングルチッ
プマイクロコンピュータの回路構成に類似させたTTL
（トランジスタ・トランジスタ・ロジック）回路などに
よって形成されることができる。

〔発明が解決しようとする問題点〕

ここで、シングルチップマイクロコンピュータのよう
なマイクロコンピュータは、その構成上内部でリードさ
れるようなデータは通常外部に供給されない。この点に
関する本発明者の検討によれば、エミュレーション制御
用のスレーブマイクロコンピュータが上記したシングル
チップマイクロコンピュータのようなマイクロコンピュ
ータによって構成されると、エミュレーション動作中に
おいて、スレーブマイクロコンピュータ側のデータバス
上のデータをトレースメモリに格納してモニタするよう
なトレース機能を実行する場合、斯るスレーブマイクロ
コンピュータの内部でリードされるようなデータはトレ
ースメモリに格納されず、そのデータに異常があっても
斯るトレース機能によってその異常を知ることができ
ず、デバッグ効率が低下してしまうことが明らかにされ
た。

本発明の目的は、中央処理装置が内部のデータ格納手
段からデータを読み出すときにそのデータを外部に出力
可能なデータ処理装置を提供することにある。

本発明の前記並びにそのほかの目的と新規な特徴は、
本明細書の記述及び添付図面から明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。

即ち、エミュレーション制御用のスレーブマイクロコ
ンピュータにおいて、その中央処理装置が、それによっ
て制御可能に内部データバスを介して結合されるデータ
格納手段からデータを読み出すとき、上記内部データバ
スとデータ入出力用外部端子との間に設けられる内部バ
スバッファ手段をデータの出力可能な状態に制御する制
御手段を設けたものである。

〔作用〕

上記した手段によれば、スレーブマイクロコンピュー
タの内部でリードされるデータは、内部バスバッファ手
段を介して外部に出力されることによってトレースメモ
リに格納可能となり、そのようなデータの異常に対して
も効率的なデバッグが達成されるものである。

〔実施例〕

第１図は本発明に係るデータ処理装置の１実施例を示
す構成ブロック図である。同図に示されるデータ処理装
置は、インサーキットエミュレータに含まれるエミュレ
ーション制御用のスレーブマイクロコンピュータに適用
される。

インサーキットエミュレータに含まれる第１図のスレ
ーブマイクロコンピュータSMCUは、図示しないマイクロ
コンピュータ応用機器に含まれるターゲットマイクロコ
ンピュータの機能を代行してその応用機器の動作制御、
即ちエミュレーションを行なうためのものである。本実
施例におけるスレーブマイクロコンピュータSMCUは、特
に制限されないが、所謂シングルチツプで構成されるタ
ーゲットマイクロコンピュータの機能を代行してエミュ
レーションを行なうもので、その代行制御という性質
上、図示しないターゲットマイクロコンピュータとほぼ
同等の機能を有し、例えば、シングルチップのターゲッ
トマイクロコンピュータと同様にそのシングルチップと
しての回路構成に基本的に類似させたTTL回路ユニット
から構成されている。

斯るスレーブマイクロコンピュータSMCUは、そのTTL
回路ユニットに、中央処理装置CPUと共に、周辺装置と
してのその他の機能ブロックが含まれる。即ち、中央処
理装置CPUのデータ入出力端子に内部データバスIDBが結
合されると共に、その中央処理装置CPUのアドレス信号
出力端子に内部アドレスバスIABが結合され、斯る内部
データバスIDB及び内部アドレスバスIABにその他所定の
機能ブロックが結合される。第１図には斯る機能ブロッ
クとして、RAM（ランダム・アクセス・メモリ）のよう
な書き換え可能なメモリから成る内部データメモリID
M、データレジスタDR、内部デコーダ回路IDEC、内部デ
ータバスバッファ回路IDBBUF、及びその内部データバス
バッファ回路IDBBUFの入出力制御を行なう内部コントロ
ーラICONTが代表的に示される。尚、斯るスレーブマイ
クロコンピュータSMCUには、特に図示しないが、エミュ
レーション動作用のプログラムが格納されるプログラム
メモリが含まれるが、インサーキットエミュレータの機
能上当該プログラムのチェックや評価が必要とされるも
のは、そのプログラムメモリを書き換え可能なメモリに
よって構成することができる。

上記内部データメモリIDMは、そのアドレス信号入力
端子が上記内部アドレスバスIABに結合されると共に、
そのデータ入出力端子が上記内部データバスIDBに結合
される。また、上記データレジスタDRは、そのデータ入
出力端子が内部データバスIDBに結合される。上記内部
デコーダ回路IDECは、そのアドレス信号入力端子が内部
アドレスバスIABに結合され、それに供給されるアドレ
ス信号に従って上記内部データメモリIDM及びデータレ
ジスタDRの選択信号S1及びS2を形成する。斯る選択信号
S1及びS2が選択レベルにされると、内部データメモリID
M及びデータレジスタDRは夫々動作可能な状態にされ
る。動作可能な状態にされた内部データメモリIDM及び
データレジスタDRに対するリード・ライト制御は、中央
処理装置CPUから出力されるリード・ライト制御信号R/W
によって行なわれる。斯るリード・ライト制御信号R/W
は、特に制限されないが、そのハイレベルによってリー
ド動作を指示し、またそのロウレベルによってライト動
作を指示する。

上記スレーブマイクロコンピュータSMCUは、その外部
に対して中央処理装置CPUの制御を与えるため、上記リ
ード・ライト制御信号R/Wを受ける外部端子Pr/w、上記
内部アドレスバスIABに結合される外部端子Paddress、
及び上記内部データバスIDBに接続される外部端子Pdata
を持つ。斯る外部端子Pr/wは、スレーブマイクロコンピ
ュータSMCUの外部において外部制御バスOCBに結合さ
れ、上記外部端子Paddressは外部アドレスバスOABに結
合され、また、上記外部端子Pdateが外部データバスODB
に結合される。

上記内部データバスバッファ回路IDBBUFは、その一方
のデータ入出力端子が内部データバスIDBに結合される
と共に、その他方のデータ入出力端子が上記外部端子Pd
ateに結合される。斯る内部データバスバッファ回路IDB
BUFは、内部コントローラICONTから供給される入出力切
り換え制御信号φｓに基づいてその入出力動作が制御さ
れる。即ち、その内部コントローラICONTは、上記選択
信号S1及びS2と上記リード・ライト制御信号R/Wとが供
給され、スレーブマイクロコンピュータSMCUの内部にお
けるリード動作、即ち内部データメモリIDM又はデータ
レジスタDRに対するリード動作が指示されるとき、言い
換えるなら、斯る制御信号S1及びS2のうち何れか一方が
選択レベルにされ、且つリード・ライト制御信号R/Wが
ハイレベルにされるとき、上記内部データバスバッファ
回路IDBBUFを出力動作可能な状態に制御する。それによ
って、当該動作において中央処理装置CPUがスレーブマ
イクロコンピュータSMCUの内部においてリードすべきデ
ータが外部データバスODBにも供給されることになる。

尚、上記内部コントローラICONTは、スレーブマイク
ロコンピュータSMCUの内部に対するリード動作が指示さ
れていないときは、専らリード・ライト制御信号R/Wの
レベルに基づいて制御を行なう。即ち、リード・ライト
制御信号R/Wがハイレベルにされてリード動作が指示さ
れると、内部データバスバッファ回路IDBBUFはデータの
入力可能な状態に制御され、また、リード・ライト制御
信号R/Wがロウレベルにされてライト動作が指示される
と、内部データバスバッファ回路IDBBUFはデータの出力
可能な状態に制御される。

ここで、スレーブマイクロコンピュータSMCUの内部に
おいてリード動作が指示されるとき、上記したように内
部コントローラICONTの作用により、当該内部リード動
作において中央処理装置CPUがリードすべきデータを外
部データバスODBにも供給すべき理由を、インサーキッ
トエミュレータにおけるトレース機能との関係において
説明する。

トレース機能とは、特に制限されないが、スレーブマ
イクロコンピュータSMCUによる図示しない応用器機に対
する制御、即ちエミュレーションの実行中に、その応用
器機に接続するデータバス上のデータなどをサンプリン
グしてそれをトレースメモリに格納する機能であり、そ
の格納データをシステムデバッグやシステム評価に供す
るためのものである。斯るトレース機能を実現するた
め、上記外部データバスODB及び外部アドレスバスOABに
は、特に制限されないが、RAMのようなメモリから成る
トレースメモリTMが結合される。斯るトレースメモリTM
に外部データバスODB上のデータをモニタさせる場合、
上記したようにスレーブマイクロコンピュータSMCUの内
部におけるリード動作において中央処理装置CPUがリー
ドすべきデータが外部データバスODBに供給されると、
斯るトレースメモリTMは、スレーブマイクロコンピュー
タSMCUの内部の状態をもモニタすることができる。その
結果として、斯るスレーブマイクロコンピュータの内部
でリードされるようなデータに異常がある場合には、ト
レースメモリTMに格納されたデータに基づいてその異常
を容易に知ることができ、それによって、デバッグ効率
を著しく向上させることができる。仮に、スレーブマイ
クロコンピュータSMCUにおける内部リードと外部リード
とに関係なく、リード動作時に外部データバスバッファ
回路IDBBUFが単に通常通りのデータの入力動作だけが行
なわれるなら、トレース機能においてスレーブマイクロ
コンピュータSMCUの内部をモニタすることはできない。
尚、トレースメモリTMに対するアクセス制御は、上記ス
レーブマイクロコンピュータSMCUやインサーキットエミ
ュレータ全体の制御を司るための図示しないマスタマイ
クロコンピュータなどによって可能とされ、本実施例に
おいては、特に制限されないが、図示しないアクセスコ
ントローラの制御を受けるものとする。

上記トレースメモリTMが結合される外部データバスOD
B及び外部アドレスバスOABには、通常ユーザ側の各種メ
モリが結合されており、第１図にはRAMのような書き換
え可能なメモリから成る外部データメモリODM1及びODM2
が代表的に示される。斯る外部データメモリODM1及びOD
M2はユーザ側メモリであるから、スレーブマイクロコン
ピュータSMCUの制御を受け得るようになっている。即
ち、中央処理装置CPUから出力されるアドレス信号を外
部アドレスバスOABを介して供給される外部デコーダ回
路ODECが設けられ、その外部デコーダ回路ODECは、それ
に供給されるアドレス信号に従って上記外部データメモ
リODM1及びODM2の選択信号S3及びS4を形成する。斯る選
択信号S3及びS4が選択レベルにされると、外部データメ
モリODM1及びODM2は夫々動作可能な状態にされる。動作
可能な状態にされた外部データメモリODM1及びODM2に対
するリード・ライト制御は、中央処理装置CPUから出力
される上記リード・ライト制御信号R/Wによって行なわ
れる。

上記外部データメモリODM1及びODM2とトレースメモリ
TMとの間における外部データバスODBには、外部データ
バスバッファ回路ODBBUFが介在される。その外部データ
バスバッファ回路ODBBUFは、本来、リード・ライト動作
に応じて外部データバスODBを駆動する機能を有する。
即ち、通常、リード動作の指示に呼応してスレーブマイ
クロコンピュータSMCUの外部端子Pdateに向けてデータ
を出力し、また、ライト動作の指示に呼応して外部デー
タメモリODM1及びODM2のデータ入出力端子に向けてデー
タを出力する。本実施例においては、上記したように、
スレーブマイクロコンピュータSMCUにおける内部リード
動作が指示されたとき、中央処理装置CPUがリードすべ
きデータが内部データバスバッファ回路IDBBUFから外部
データバスODBに出力される。そこで、本実施例におい
ては、スレーブマイクロコンピュータSMCUにおける内部
リード動作が指示されたとき、上記内部データバスバッ
ファ回路IDBBUFから出力されるデータが攪乱されないよ
うに外部データバスバッファ回路ODBBUFの出力動作を制
御する外部コントローラOCONTが設けられる。斯る外部
コントローラOCONTは、上記選択信号S3及びS4と上記リ
ード・ライト制御信号R/Wが供給され、スレーブマイク
ロコンピュータSMCUの内部においてリード動作が指示さ
れるとき、言う換えるなら、斯る選択信号S3及びS4が共
に非選択レベルにされ、且つリード・ライト制御信号R/
Wがハイレベルにされるとき、上記外部データバスバッ
ファ回路ODBBUFをデータの入出力動作不可能な状態に制
御する。それによって、当該動作において中央処理装置
CPUが内部でリードすべきデータが外部データバスODBに
供給されても、そのデータは外部データバスバッファ回
路ODBBUFの動作に影響されることなくトレースメモリTM
に格納可能とされる。

以上の説明から明らかなように本実施例によれば以下
の効果を得ることができる。

（１）内部データバスバッファ回路IDBBUFは、外部コン
トローラICONTの作用により、スレーブマイクロコンピ
ュータSMCUの内部におけるリード動作が指示されると
き、出力動作可能な状態に制御され、それによって、当
該内部リード動作において中央処理装置CPUがリードす
べきデータが外部データバスODBにも供給可能となる。

（２）上記効果より、トレースメモリTMは、スレーブマ
イクロコンピュータSMCUの内部の状態をもモニタするこ
とができる。

（３）上記効果（２）より、スレーブマイクロコンピュ
ータSMCUの内部でリードされるようなデータに異常があ
る場合には、トレースメモリTMに格納されるデータに基
づいてその異常を容易に知ることができ、それによっ
て、デバッグ効率を著しく向上させることができる。

（４）スレーブマイクロコンピュータSMCUの内部におい
てリード動作が指示されるとき、上記外部データバスバ
ッファ回路ODBBUFはデータの入出力動作不可能な状態に
制御されるから、当該内部リード動作において中央処理
装置CPUが内部でリードすべきデータが外部データバスO
DBに供給されても、そのデータは外部データバスバッフ
ァ回路ODBBUFの動作によって影響されることなくトレー
スメモリTMに格納可能とされる。

以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変更可能である。

例えば、中央処理装置以外の周辺装置としての機能ブ
ロックが含まれるスレーブマイクロコンピュータの構成
は上記実施例に限定されず、適宜その機能ブロックは変
更可能である。また、上記実施例で説明した外部端子Pd
ateなどの外部端子は、TTL回路などで構成されるような
１ユニット化されたスレーブマイクロコンピュータユニ
ットにおける実質的な端子であればよく、物理的に端子
としての体裁を有する必要はなく、単なる配線やその結
合部分であってよい。

また、上記実施例はインサーキットエミュレータにお
けるスレーブマイクロコンピュータであるが、本発明は
そのようなデータ処理装置に限定されず、中央処理装置
以外に、斯る中央処理装置のリード・ライト制御を受け
るその他の機能ブロックが含まれるものであればよい。
したがって、その回路構成はTTL回路だけでなく、MOS回
路でもよく、また１つの半導体基板に形成されるシング
ルチツプマイクロコンピュータであってもよい。本発明
によれば、そのようなデータ処理装置自体であっても、
内部でリードされるデータは外部でモニタすることがで
きるから、テステイング効率の向上に寄与することがで
きるという効果をも有する。

以上の説明では主として本発明者によつてなされた発
明をその背景となった利用分野であるインサーキットエ
ミュレータに適用した場合について説明したが、本発明
はそれに限定されるものではなく、半導体集積回路から
成るようなデータ処理装置自体のテスティング技術や、
内部バスの状態をモニタする必要があるマイクロコンピ
ュータシステムの開発用シール、更にはデータ処理装置
自体に広く適用することができる。本発明は、少なくと
も内部バスの状態をモニタする必要性がある条件のもの
に適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りであ
る。

即ち、エミュレーション制御用のスレーブマイクロコ
ンピュータにおいて、その中央処理装置が、それによっ
て制御可能に内部データバスを介して結合されるデータ
格納手段からデータを読み出すとき、上記内部データバ
スとデータ入出力用外部端子との間に設けられる内部バ
スバッファ手段をデータの出力可能な状態に制御するこ
とにより、スレーブマイクロコンピュータの内部でリー
ドされるデータは外部に出力されることによってトレー
スメモリに格納可能となり、そのようなデータの異常に
対しても効率的なデバッグを達成することができる。

【図面の簡単な説明】

第１図は本発明に係るデータ処理装置の１実施例を示す
構成ブロック図である。 CPU…中央処理装置、SMCU…スレーブマイクロコンピュ
ータ、IDM…内部データメモリ、DR…データレジスタ、I
DBBUF…内部データバスバッファ回路、ICONT…外部コン
トローラ、IAB…内部アドレスバス、IDB…内部データバ
ス、Pr/w…外部端子、Pdate…外部端子、Paddress…外
部端子、ODB…外部データバス、OAB…外部アドレスバ
ス、ODBBUF…外部データバスバッファ回路、OCONT…外
部コントローラ、TM…トレースメモリ、ODM1及びODM2…
外部データメモリ。

Claims

【特許請求の範囲】

【請求項１】インサーキットエミュレータのエミュレー
ション用マイクロコンピュータに含まれ、中央処理装置と、上記中央処理装置によって制御可能に内部データバスを
介して結合されたデータ格納手段と、上記内部データバスとデータ入出力用外部端子との間に
設けられた内部バスバッファ手段と、上記中央処理装置が上記データ格納手段からデータを読
み出すとき、上記内部バスバッファ手段をデータの出力
可能な状態に制御する制御手段と、上記データ入出力用外部端子に結合された第１の外部デ
ータバスと、上記第１の外部データバスにデータ入出力端子が接続さ
れ、上記インサーキットエミュレータに含まれるトレー
スメモリと、上記第１の外部データバスと、ホストシステム側に接続
された第２の外部データバスとの間に設けられて、デー
タを双方向に伝達させるように制御される外部データバ
スバッファと、上記ホストシステム側からの制御信号及び上記中央処理
装置からの制御信号を受けて、上記外部データバスバッ
ファの動作を制御する外部コントローラとを備え、上記中央処理装置が上記データ格納手段からデータを読
み出すときに、上記内部バスバッファ手段を動作させて
上記読み出されたデータの第１の外部データバスに出力
させてそれをホストシステム側からのアドレス指定に従
い上記トレースメモリに格納させるとともに、上記外部
コントローラを介して上記外部データバスバッファを制
御して第１の外部データバス側の出力をハイインピーダ
ンス状態にさせるようにしてなることを特徴とするデー
タ処理装置。