JPH0537400A - シリアル／パラレル変換回路 - Google Patents
シリアル／パラレル変換回路Info
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- JPH0537400A JPH0537400A JP18222891A JP18222891A JPH0537400A JP H0537400 A JPH0537400 A JP H0537400A JP 18222891 A JP18222891 A JP 18222891A JP 18222891 A JP18222891 A JP 18222891A JP H0537400 A JPH0537400 A JP H0537400A
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Abstract
(57)【要約】
【目的】 出力同時変化数が小さく、また回路規模及び
それに伴う消費電力の削減が可能なシリアル／パラレル
変換回路の提供を目的とする。 【構成】 ｍ並列のシリアル入力信号 IS1〜ISm をクロ
ック信号CLに同期してシフトしつつ保持する少なくとも
２ｎ／３ｍビット以上のｍ個のシフトレジスタ11〜1m
と、各入力信号ISの先頭ビットがそれぞれシフトレジス
タ11〜1mの最終段にまでシフトされた時点で、全レジス
タの内の出力側の１／２のレジスタと、入力側の１／２
のレジスタの内の入力側（又は出力側）の１／２のレジ
スタの内容とを第１の３分周クロックCL1 に同期して出
力し、全シフトレジスタ11〜1mの内容がクロックCLに同
期してｎ／３ｍビットシフトした時点で、全レジスタの
内の入力側の１／２のレジスタと、出力側の１／２のレ
ジスタの内の出力側（又は入力側）の１／２のレジスタ
の内容とを第２の３分周クロックCL2 に同期して出力す
ることで、ｎ並列の出力信号IS1 〜ISnとして出力す
る。
それに伴う消費電力の削減が可能なシリアル／パラレル
変換回路の提供を目的とする。 【構成】 ｍ並列のシリアル入力信号 IS1〜ISm をクロ
ック信号CLに同期してシフトしつつ保持する少なくとも
２ｎ／３ｍビット以上のｍ個のシフトレジスタ11〜1m
と、各入力信号ISの先頭ビットがそれぞれシフトレジス
タ11〜1mの最終段にまでシフトされた時点で、全レジス
タの内の出力側の１／２のレジスタと、入力側の１／２
のレジスタの内の入力側（又は出力側）の１／２のレジ
スタの内容とを第１の３分周クロックCL1 に同期して出
力し、全シフトレジスタ11〜1mの内容がクロックCLに同
期してｎ／３ｍビットシフトした時点で、全レジスタの
内の入力側の１／２のレジスタと、出力側の１／２のレ
ジスタの内の出力側（又は入力側）の１／２のレジスタ
の内容とを第２の３分周クロックCL2 に同期して出力す
ることで、ｎ並列の出力信号IS1 〜ISnとして出力す
る。
Description
【０００１】
【産業上の利用分野】本発明はシリアル／パラレル変換
回路に関し、更に詳述すれば、並列して入力される複数
のシリアル信号をパラレル信号に変換して出力するシリ
アル／パラレル変換回路に関する。
回路に関し、更に詳述すれば、並列して入力される複数
のシリアル信号をパラレル信号に変換して出力するシリ
アル／パラレル変換回路に関する。
【０００２】
【従来の技術】近年、 LSIに代表される電子回路装置の
大容量化及び処理速度の高速化に対する要求が高くなっ
ており、これらの要求に応えるための技術として信号の
並列処理が重要になっている。しかし、信号を高速で並
列処理した場合には、並列に処理される各信号の出力が
同時にレベル変化する所謂出力同時変化の数が大きくな
り、このためノイズが発生する可能性が高くなり、また
回路規模が大きくならざるを得ず、これに伴って消費電
力も増加するという問題がある。
大容量化及び処理速度の高速化に対する要求が高くなっ
ており、これらの要求に応えるための技術として信号の
並列処理が重要になっている。しかし、信号を高速で並
列処理した場合には、並列に処理される各信号の出力が
同時にレベル変化する所謂出力同時変化の数が大きくな
り、このためノイズが発生する可能性が高くなり、また
回路規模が大きくならざるを得ず、これに伴って消費電
力も増加するという問題がある。
【０００３】以下、このような従来技術の問題点につい
て具体的に説明する。
て具体的に説明する。
【０００４】図１は従来のシリアル／パラレル変換回路
の一般的な構成を示すブロック図であり、図２はその具
体的な回路構成を示す回路図である。
の一般的な構成を示すブロック図であり、図２はその具
体的な回路構成を示す回路図である。
【０００５】この図１及び図２に示されている従来例で
は、ｍ並列で入力されるシリアル信号をｎ並列の信号に
シリアル／パラレル変換して出力する。
は、ｍ並列で入力されるシリアル信号をｎ並列の信号に
シリアル／パラレル変換して出力する。
【０００６】具体的には、並列入力されるｍ本のシリア
ル信号はクロックに同期してシフト回路１によりｎ／ｍ
ビットシフトされる。従って、シフト回路１はｍ×(n／
m)個、即ちｎ個のラッチ素子、たとえばフリップフロッ
プにて構成されている。そして、シフト回路１の各ラッ
チ素子にラッチされているデータがｎ／ｍ分周クロック
に同期してラッチ回路２の各ラッチ素子にラッチされ
る。従って、ラッチ回路２はｎ個のラッチ素子、たとえ
ばフリップフロップにて構成されている。
ル信号はクロックに同期してシフト回路１によりｎ／ｍ
ビットシフトされる。従って、シフト回路１はｍ×(n／
m)個、即ちｎ個のラッチ素子、たとえばフリップフロッ
プにて構成されている。そして、シフト回路１の各ラッ
チ素子にラッチされているデータがｎ／ｍ分周クロック
に同期してラッチ回路２の各ラッチ素子にラッチされ
る。従って、ラッチ回路２はｎ個のラッチ素子、たとえ
ばフリップフロップにて構成されている。
【０００７】以上の動作により、ラッチ回路２のｎ個の
ラッチ素子それぞれにはｍ本の各シリアル入力信号の最
初のｎ／ｍ個のデータがそれぞれラッチされていること
になるので、これらのラッチ回路２のｎ個のラッチ素子
の出力がｎ並列の出力信号となる。
ラッチ素子それぞれにはｍ本の各シリアル入力信号の最
初のｎ／ｍ個のデータがそれぞれラッチされていること
になるので、これらのラッチ回路２のｎ個のラッチ素子
の出力がｎ並列の出力信号となる。
【０００８】従って、従来のシリアル／パラレル変換回
路では、ｍ並列で入力されるシリアル信号をｎ並列の信
号にシリアル／パラレル変換して出力する場合には、2n
個のラッチ素子、たとえばフリップフロップが必要であ
る。このため、ｍまたはｎ、即ち信号の並列数が大きい
場合にはそれに応じて回路規模が大きくなり、また出力
同時変化数ｎも大きくなる。
路では、ｍ並列で入力されるシリアル信号をｎ並列の信
号にシリアル／パラレル変換して出力する場合には、2n
個のラッチ素子、たとえばフリップフロップが必要であ
る。このため、ｍまたはｎ、即ち信号の並列数が大きい
場合にはそれに応じて回路規模が大きくなり、また出力
同時変化数ｎも大きくなる。
【０００９】なお、上述の説明において、ｎ，ｍは共
に、ｎ／ｍが自然数になるような自然数である。
に、ｎ／ｍが自然数になるような自然数である。
【００１０】
【発明が解決しようとする課題】以上のように従来のシ
リアル／パラレル変換回路では、信号の並列数が大きい
場合にはそれに応じて回路規模が大きくなり、またそれ
に伴って消費電力も増加し、特に出力同時変化数も増大
してノイズ発生の可能性も増加するため、 LSIの大容量
化, 高速化の面からは不利な点が多い。
リアル／パラレル変換回路では、信号の並列数が大きい
場合にはそれに応じて回路規模が大きくなり、またそれ
に伴って消費電力も増加し、特に出力同時変化数も増大
してノイズ発生の可能性も増加するため、 LSIの大容量
化, 高速化の面からは不利な点が多い。
【００１１】本発明はこのような事情に鑑みてなされた
ものであり、従来のこの種の装置に比して、出力同時変
化数が小さく、また回路規模及びそれに伴う消費電力の
削減が可能なシリアル／パラレル変換回路の提供を目的
とする。
ものであり、従来のこの種の装置に比して、出力同時変
化数が小さく、また回路規模及びそれに伴う消費電力の
削減が可能なシリアル／パラレル変換回路の提供を目的
とする。
【００１２】
【課題を解決するための手段】図３は本発明のシリアル
／パラレル変換回路の原理構成を示すブロック図であ
る。
／パラレル変換回路の原理構成を示すブロック図であ
る。
【００１３】本発明のシリアル／パラレル変換回路は原
理的には、ｍ本のシリアル信号であるｍ並列入力信号を
ｎ並列信号として出力する。
理的には、ｍ本のシリアル信号であるｍ並列入力信号を
ｎ並列信号として出力する。
【００１４】本発明のシリアル／パラレル変換回路で
は、ｍ並列の入力信号IS１〜ISｍに対応するシフト回路
１はｍ個のシフトレジスタを有しており、それぞれのシ
フトレジスタは 2n/3mビットのシフトレジスタとして構
成されている。従って、2n／3mビットシフト回路１を構
成するラッチ素子は2n/3個でよい。
は、ｍ並列の入力信号IS１〜ISｍに対応するシフト回路
１はｍ個のシフトレジスタを有しており、それぞれのシ
フトレジスタは 2n/3mビットのシフトレジスタとして構
成されている。従って、2n／3mビットシフト回路１を構
成するラッチ素子は2n/3個でよい。
【００１５】第１ラッチ回路21及び第２ラッチ回路22は
共にｎ／２並列信号を出力するように構成されている。
共にｎ／２並列信号を出力するように構成されている。
【００１６】シフト回路１を構成する２ｎ／３個のラッ
チ素子の内の出力側、即ち両ラッチ回路21, 22に近い側
のラッチ素子の内の１／２のラッチ素子、即ちｎ／３個
のラッチ素子の出力は第１ラッチ回路21に、入力側に近
い側の残りの１／２のｎ／３個のラッチ素子は第２ラッ
チ回路22に接続されており、更に最も入力側の１／４の
ラッチ素子は第１ラッチ回路21に、出力側に最も近い１
／４のラッチ素子は第２ラッチ回路22にそれぞれ接続さ
れている。
チ素子の内の出力側、即ち両ラッチ回路21, 22に近い側
のラッチ素子の内の１／２のラッチ素子、即ちｎ／３個
のラッチ素子の出力は第１ラッチ回路21に、入力側に近
い側の残りの１／２のｎ／３個のラッチ素子は第２ラッ
チ回路22に接続されており、更に最も入力側の１／４の
ラッチ素子は第１ラッチ回路21に、出力側に最も近い１
／４のラッチ素子は第２ラッチ回路22にそれぞれ接続さ
れている。
【００１７】第１ラッチ回路21の各ラッチ素子はデュー
ティ33％の第１の３分周クロックCL１に同期してそれぞ
れに与えられている信号をラッチする。また、第２ラッ
チ回路22の各ラッチ素子はデューティ66％の第２の３分
周クロックCL２に同期してそれぞれに与えられている信
号をラッチする。
ティ33％の第１の３分周クロックCL１に同期してそれぞ
れに与えられている信号をラッチする。また、第２ラッ
チ回路22の各ラッチ素子はデューティ66％の第２の３分
周クロックCL２に同期してそれぞれに与えられている信
号をラッチする。
【００１８】
【作用】このような本発明のシリアル／パラレル変換回
路の原理構成の動作について、図４及び図５のタイミン
グチャートを参照して説明する。
路の原理構成の動作について、図４及び図５のタイミン
グチャートを参照して説明する。
【００１９】シフト回路１への入力信号IS１〜ISｍとし
て、図４(b) に示されているように、それぞれの第１ビ
ットがA-1, A-2, A-3 …A-m 、第２ビットがB-1, B-2,
B-3…B-m というようなｍ並列信号が入力される。この
ｍ並列信号は、図４(a) に示されているようなクロック
CLに同期して、図４(c) 及び(d) に示されているよう
に、それぞれシフト回路１のシフトレジスタ11〜1mの各
段に取り込まれてラッチされる。
て、図４(b) に示されているように、それぞれの第１ビ
ットがA-1, A-2, A-3 …A-m 、第２ビットがB-1, B-2,
B-3…B-m というようなｍ並列信号が入力される。この
ｍ並列信号は、図４(a) に示されているようなクロック
CLに同期して、図４(c) 及び(d) に示されているよう
に、それぞれシフト回路１のシフトレジスタ11〜1mの各
段に取り込まれてラッチされる。
【００２０】そして、入力信号であるｍ並列信号の第１
ビットA-1, A-2, A-3 …A-m がシフト回路１のシフトレ
ジスタ11〜1mの各最終段にそれぞれラッチされた時点
で、図４(e) 及び図５(e) に示されているように第１の
３分周クロックCL１が立ち上がる。これにより、シフト
レジスタ11〜1mの出力側の１／２の各ラッチ素子及び最
も入力側の１／４の各ラッチ素子にラッチされているビ
ットA-1, A-2, A-3 …A-m 及びB-(x+1), B(x+2) …B-m
が、第１ラッチ回路21の各ラッチ素子にそれぞれラッチ
される。
ビットA-1, A-2, A-3 …A-m がシフト回路１のシフトレ
ジスタ11〜1mの各最終段にそれぞれラッチされた時点
で、図４(e) 及び図５(e) に示されているように第１の
３分周クロックCL１が立ち上がる。これにより、シフト
レジスタ11〜1mの出力側の１／２の各ラッチ素子及び最
も入力側の１／４の各ラッチ素子にラッチされているビ
ットA-1, A-2, A-3 …A-m 及びB-(x+1), B(x+2) …B-m
が、第１ラッチ回路21の各ラッチ素子にそれぞれラッチ
される。
【００２１】各シフトレジスタの内容がそれぞれの段数
の１／２段シフトした時点で、図４(f) 及び図５(f) に
示されているように第２の３分周クロックCL２が立ち上
がる。これにより、シフトレジスタシフトレジスタ11〜
m4の入力側の１／２の各ラッチ素子及び最も出力側の１
／４の各ラッチ素子のラッチされているビットC-1, C-
2, C-3 …C-m 及びB-1, B-2 …B-x が、第２ラッチ回
路22の各ラッチ素子にそれぞれラッチされる。この状態
は図５(g) に示されている。
の１／２段シフトした時点で、図４(f) 及び図５(f) に
示されているように第２の３分周クロックCL２が立ち上
がる。これにより、シフトレジスタシフトレジスタ11〜
m4の入力側の１／２の各ラッチ素子及び最も出力側の１
／４の各ラッチ素子のラッチされているビットC-1, C-
2, C-3 …C-m 及びB-1, B-2 …B-x が、第２ラッチ回
路22の各ラッチ素子にそれぞれラッチされる。この状態
は図５(g) に示されている。
【００２２】以上により、第１ラッチ回路21及び第２ラ
ッチ回路22の各ラッチ素子からはｎ並列信号の出力信号
が出力される。
ッチ回路22の各ラッチ素子からはｎ並列信号の出力信号
が出力される。
【００２３】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。
いて詳述する。
【００２４】図６は本発明のシリアル／パラレル変換回
路を８並列の入力信号を24並列の出力信号として出力す
る場合の実施例の構成を示すブロック図、図７及び図８
はその具体的な回路構成を示す回路図である。
路を８並列の入力信号を24並列の出力信号として出力す
る場合の実施例の構成を示すブロック図、図７及び図８
はその具体的な回路構成を示す回路図である。
【００２５】本実施例では、８並列の入力信号IS１〜IS
８に対応するシフト回路１の各シフトレジスタ11〜18は
2n/3m＝(2×24)/(3×8)ビット、即ち２ビットシフトレ
ジスタとして構成されている。
８に対応するシフト回路１の各シフトレジスタ11〜18は
2n/3m＝(2×24)/(3×8)ビット、即ち２ビットシフトレ
ジスタとして構成されている。
【００２６】第１ラッチ回路21はそれぞれ出力信号OS１
〜OS８及びOS13〜OS16を出力する12個のフリップフロッ
プ201 〜208 及び213 〜216 にて構成されており、第２
ラッチ回路22はそれぞれ出力信号OS９〜OS12及びOS17〜
OS124 出力する12個のフリップフロップ209 〜212 及び
217 〜224 にて構成されている。
〜OS８及びOS13〜OS16を出力する12個のフリップフロッ
プ201 〜208 及び213 〜216 にて構成されており、第２
ラッチ回路22はそれぞれ出力信号OS９〜OS12及びOS17〜
OS124 出力する12個のフリップフロップ209 〜212 及び
217 〜224 にて構成されている。
【００２７】各シフトレジスタ11〜18の第２段の出力は
第１ラッチ回路21を構成する12個のフリップフロップの
内のフリップフロップ201 〜208 のデータ入力になって
おり、また各シフトレジスタの第１段の出力は第２ラッ
チ回路22を構成する12個のフリップフロップの内のフリ
ップフロップ217 〜224 のデータ入力になっている。そ
して、第１ラッチ回路21を構成する残りの各フリップフ
ロップ213 〜216 のデータ入力にはシフトレジスタ15〜
18の第１段の出力が、第２ラッチ回路22を構成する残り
の各フリップフロップ209 〜212 のデータ入力にはシフ
トレジスタ11〜14の第２段の出力がそれぞれ入力されて
いる。
第１ラッチ回路21を構成する12個のフリップフロップの
内のフリップフロップ201 〜208 のデータ入力になって
おり、また各シフトレジスタの第１段の出力は第２ラッ
チ回路22を構成する12個のフリップフロップの内のフリ
ップフロップ217 〜224 のデータ入力になっている。そ
して、第１ラッチ回路21を構成する残りの各フリップフ
ロップ213 〜216 のデータ入力にはシフトレジスタ15〜
18の第１段の出力が、第２ラッチ回路22を構成する残り
の各フリップフロップ209 〜212 のデータ入力にはシフ
トレジスタ11〜14の第２段の出力がそれぞれ入力されて
いる。
【００２８】第１ラッチ回路21の各フリップフロップ20
1 〜208 及び213 〜216 はデューティ33％の第１の３分
周クロックCL１に同期してそれぞれのデータ端子に与え
られている信号をラッチする。また、第２ラッチ回路22
の各フリップフロップ209〜212 及び217 〜224 はデュ
ーティ66％の第２の３分周クロックCL２に同期してそれ
ぞれのデータ端子に与えられている信号をラッチする。
1 〜208 及び213 〜216 はデューティ33％の第１の３分
周クロックCL１に同期してそれぞれのデータ端子に与え
られている信号をラッチする。また、第２ラッチ回路22
の各フリップフロップ209〜212 及び217 〜224 はデュ
ーティ66％の第２の３分周クロックCL２に同期してそれ
ぞれのデータ端子に与えられている信号をラッチする。
【００２９】このような本発明のシリアル／パラレル変
換回路の第１の実施例の動作について、図９及び図１０
のタイミングチャートを参照して説明する。シフト回路
１への入力信号IS１〜IS８として、図９(b) に示されて
いるように、それぞれの第１ビットが#1-1, #1-2, #1-3
…#1-8、第２ビットが#2-1, #2-2,#2-3…#2-8というよ
うな８並列信号が入力される。この８並列信号は、図９
(a)に示されているようなクロックCLに同期して、図９
(c) 及び(d) に示されているように、それぞれシフト回
路１のシフトレジスタ11〜18の第１段及び第２段に取り
込まれてラッチされる。
換回路の第１の実施例の動作について、図９及び図１０
のタイミングチャートを参照して説明する。シフト回路
１への入力信号IS１〜IS８として、図９(b) に示されて
いるように、それぞれの第１ビットが#1-1, #1-2, #1-3
…#1-8、第２ビットが#2-1, #2-2,#2-3…#2-8というよ
うな８並列信号が入力される。この８並列信号は、図９
(a)に示されているようなクロックCLに同期して、図９
(c) 及び(d) に示されているように、それぞれシフト回
路１のシフトレジスタ11〜18の第１段及び第２段に取り
込まれてラッチされる。
【００３０】そして、入力信号である８並列信号の第１
ビット#1-1,#1-2, #1-3…#1-8がシフト回路１のシフト
レジスタ11〜18の各第２段に、また第２ビットが#2-1,
#2-2, #2-3…#2-8が同じく第２段にそれぞれラッチされ
た時点で、図９(e) 及び図１０(e) に示されているよう
に第１の３分周クロックCL１が立ち上がる。これによ
り、シフトレジスタ11〜18の各第２段及びシフトレジス
タシフトレジスタ15〜18の各第１段にラッチされている
ビット#1-1, #1-2, #1-3…#1-8及び#2-5, #2-6,#2-7, #
2-8が、第１ラッチ回路21の各フリップフロップ201 〜2
08 及び213 〜216 にそれぞれラッチされる。そして、
クロック信号の次の立上がりに同期してシフトレジスタ
11〜18の各第１段にラッチされているビットがそれぞれ
の第２段へシフトされた時点で、図９(f) 及び図１０
(f) に示されているように第２の３分周クロックCL２が
立ち上がる。これにより、シフトレジスタシフトレジス
タ11〜14の各第２段及びシフトレジスタ11〜18の各第１
段にラッチされているビット#2-1, #2-2, #2-3, #2-4及
び#3-1, #3-2, #3-3…#3-8が、第２ラッチ回路22の各フ
リップフロップ209 〜212 及び217 〜224 にそれぞれラ
ッチされる。この状態は図１０(g) に示されている。
ビット#1-1,#1-2, #1-3…#1-8がシフト回路１のシフト
レジスタ11〜18の各第２段に、また第２ビットが#2-1,
#2-2, #2-3…#2-8が同じく第２段にそれぞれラッチされ
た時点で、図９(e) 及び図１０(e) に示されているよう
に第１の３分周クロックCL１が立ち上がる。これによ
り、シフトレジスタ11〜18の各第２段及びシフトレジス
タシフトレジスタ15〜18の各第１段にラッチされている
ビット#1-1, #1-2, #1-3…#1-8及び#2-5, #2-6,#2-7, #
2-8が、第１ラッチ回路21の各フリップフロップ201 〜2
08 及び213 〜216 にそれぞれラッチされる。そして、
クロック信号の次の立上がりに同期してシフトレジスタ
11〜18の各第１段にラッチされているビットがそれぞれ
の第２段へシフトされた時点で、図９(f) 及び図１０
(f) に示されているように第２の３分周クロックCL２が
立ち上がる。これにより、シフトレジスタシフトレジス
タ11〜14の各第２段及びシフトレジスタ11〜18の各第１
段にラッチされているビット#2-1, #2-2, #2-3, #2-4及
び#3-1, #3-2, #3-3…#3-8が、第２ラッチ回路22の各フ
リップフロップ209 〜212 及び217 〜224 にそれぞれラ
ッチされる。この状態は図１０(g) に示されている。
【００３１】以上により、第１ラッチ回路21及び第２ラ
ッチ回路22の各フリップフロップ201 〜208 及び213 〜
216 、209 〜212 及び217 〜224 からは出力信号OS１〜
OS８及びOS13〜OS16、OS09〜OS12及びOS17〜OS24がｎ並
列信号として出力される。
ッチ回路22の各フリップフロップ201 〜208 及び213 〜
216 、209 〜212 及び217 〜224 からは出力信号OS１〜
OS８及びOS13〜OS16、OS09〜OS12及びOS17〜OS24がｎ並
列信号として出力される。
【００３２】このような８並列の入力信号を24並列の出
力信号に変換する従来のシリアル／パラレル変換回路で
は、３ビットのシフトレジスタが８個、即ちラッチ素子
が24個必要であり、また出力同時変化数は24（＝ｎ）に
なるが、本発明では２ビットのシフトレジスタが８個、
即ちラッチ素子が16個で済み、また出力同時変化数も12
になる。従って、従来に比して回路規模が小さくなり、
これに伴って消費電力も削減され、更に出力同時変化数
が半分になるため、ノイズ発生の可能性も低減する。
力信号に変換する従来のシリアル／パラレル変換回路で
は、３ビットのシフトレジスタが８個、即ちラッチ素子
が24個必要であり、また出力同時変化数は24（＝ｎ）に
なるが、本発明では２ビットのシフトレジスタが８個、
即ちラッチ素子が16個で済み、また出力同時変化数も12
になる。従って、従来に比して回路規模が小さくなり、
これに伴って消費電力も削減され、更に出力同時変化数
が半分になるため、ノイズ発生の可能性も低減する。
【００３３】図１１は本発明のシリアル／パラレル変換
回路を一つの直列入力信号を24並列の出力信号として出
力する場合の実施例の構成を示すブロック図、図１２及
び図１３はその具体的な回路構成を示す回路図である。
回路を一つの直列入力信号を24並列の出力信号として出
力する場合の実施例の構成を示すブロック図、図１２及
び図１３はその具体的な回路構成を示す回路図である。
【００３４】本実施例では、直列の入力信号ISに対応す
るシフト回路１のシフトレジスタ11は 2n/3m＝(2×24)/
(3×8)ビット、即ち16ビットシフトレジスタとして構成
されている。
るシフト回路１のシフトレジスタ11は 2n/3m＝(2×24)/
(3×8)ビット、即ち16ビットシフトレジスタとして構成
されている。
【００３５】第１ラッチ回路21はそれぞれ出力信号OS１
〜OS８及びOS13〜OS16を出力する12個のフリップフロッ
プ201 〜208 及び213 〜216 にて構成されており、第２
ラッチ回路22はそれぞれ出力信号OS９〜OS12及びOS17〜
OS124 出力する12個のフリップフロップ209 〜212 及び
217 〜224 にて構成されている。
〜OS８及びOS13〜OS16を出力する12個のフリップフロッ
プ201 〜208 及び213 〜216 にて構成されており、第２
ラッチ回路22はそれぞれ出力信号OS９〜OS12及びOS17〜
OS124 出力する12個のフリップフロップ209 〜212 及び
217 〜224 にて構成されている。
【００３６】シフトレジスタ11の後半の８段の出力は第
16段側から第９段側へ順に第１ラッチ回路21を構成する
12個のフリップフロップの内のフリップフロップ201 〜
208のデータ入力になっており、また前半の８段の出力
は第８段側から第１段側へ順に第２ラッチ回路22を構成
する12個のフリップフロップの内のフリップフロップ21
7 〜224 のデータ入力になっている。そして、第１ラッ
チ回路21を構成する残りの各フリップフロップ213 〜21
6 のデータ入力にはシフトレジスタ11の第４段〜第１段
の出力が、第２ラッチ回路22を構成する残りの各フリッ
プフロップ209〜212 のデータ入力にはシフトレジスタ1
1の第16段〜第13段の出力がそれぞれ入力されている。
16段側から第９段側へ順に第１ラッチ回路21を構成する
12個のフリップフロップの内のフリップフロップ201 〜
208のデータ入力になっており、また前半の８段の出力
は第８段側から第１段側へ順に第２ラッチ回路22を構成
する12個のフリップフロップの内のフリップフロップ21
7 〜224 のデータ入力になっている。そして、第１ラッ
チ回路21を構成する残りの各フリップフロップ213 〜21
6 のデータ入力にはシフトレジスタ11の第４段〜第１段
の出力が、第２ラッチ回路22を構成する残りの各フリッ
プフロップ209〜212 のデータ入力にはシフトレジスタ1
1の第16段〜第13段の出力がそれぞれ入力されている。
【００３７】第１ラッチ回路21の各フリップフロップ20
1 〜208 及び213 〜216 はデューティ33％の第１の３分
周クロックCL１に同期してそれぞれのデータ端子に与え
られている信号をラッチする。また、第２ラッチ回路22
の各フリップフロップ209〜212 及び217 〜224 はデュ
ーティ66％の第２の３分周クロックCL２に同期してそれ
ぞれのデータ端子に与えられている信号をラッチする。
1 〜208 及び213 〜216 はデューティ33％の第１の３分
周クロックCL１に同期してそれぞれのデータ端子に与え
られている信号をラッチする。また、第２ラッチ回路22
の各フリップフロップ209〜212 及び217 〜224 はデュ
ーティ66％の第２の３分周クロックCL２に同期してそれ
ぞれのデータ端子に与えられている信号をラッチする。
【００３８】このような本発明のシリアル／パラレル変
換回路の第２の実施例の動作について、図１４及び図１
５のタイミングチャートを参照して説明する。
換回路の第２の実施例の動作について、図１４及び図１
５のタイミングチャートを参照して説明する。
【００３９】シフト回路１への入力信号ISとして、図１
４(b) に示されているように、それぞれのビットがA1,
A2, A3…A8, B1, B2, B3…B8, C1, C2, C3…C8…という
ような直列信号が入力される。この直列信号は、図１４
(a) に示されているようなクロックCLに同期して、図１
４(c) に示されているように、シフト回路１のシフトレ
ジスタ11の第１段〜第16段に取り込まれてラッチされ
る。
４(b) に示されているように、それぞれのビットがA1,
A2, A3…A8, B1, B2, B3…B8, C1, C2, C3…C8…という
ような直列信号が入力される。この直列信号は、図１４
(a) に示されているようなクロックCLに同期して、図１
４(c) に示されているように、シフト回路１のシフトレ
ジスタ11の第１段〜第16段に取り込まれてラッチされ
る。
【００４０】そして、入力信号である直列信号の第16ビ
ットB8がシフト回路１のシフトレジスタ11の第16段にラ
ッチされた時点で、図１４(e) 及び図１５(e) に示され
ているように第１の３分周クロックCL１が立ち上がる。
これにより、シフトレジスタ11の第16段〜第９段及び第
４段〜第１段にラッチされているビットA1,A2…A8,B5,
B6, B7, B8が、第１ラッチ回路21の各フリップフロップ
201 〜208 及び213〜216 にそれぞれラッチされる。そ
して、クロック信号の８クロック後の時点で、図１４
(f) 及び図１５(f) に示されているように第２の３分周
クロックCL２が立ち上がる。これにより、シフトレジス
タシフトレジスタ11の第16段〜第13段及び第８段〜第１
段にラッチされているビットB5, B6, B7, B8及びC1, C2
…C8が、第２ラッチ回路22の各フリップフロップ209 〜
212 及び217 〜224 にそれぞれラッチされる。この状態
は図１５(g) に示されている。
ットB8がシフト回路１のシフトレジスタ11の第16段にラ
ッチされた時点で、図１４(e) 及び図１５(e) に示され
ているように第１の３分周クロックCL１が立ち上がる。
これにより、シフトレジスタ11の第16段〜第９段及び第
４段〜第１段にラッチされているビットA1,A2…A8,B5,
B6, B7, B8が、第１ラッチ回路21の各フリップフロップ
201 〜208 及び213〜216 にそれぞれラッチされる。そ
して、クロック信号の８クロック後の時点で、図１４
(f) 及び図１５(f) に示されているように第２の３分周
クロックCL２が立ち上がる。これにより、シフトレジス
タシフトレジスタ11の第16段〜第13段及び第８段〜第１
段にラッチされているビットB5, B6, B7, B8及びC1, C2
…C8が、第２ラッチ回路22の各フリップフロップ209 〜
212 及び217 〜224 にそれぞれラッチされる。この状態
は図１５(g) に示されている。
【００４１】以上により、第１ラッチ回路21及び第２ラ
ッチ回路22の各フリップフロップ201 〜208 及び213 〜
216 、209 〜212 及び217 〜224 からは出力信号OS１〜
OS８及びOS13〜OS16、OS09〜OS12及びOS17〜OS24がｎ並
列信号として出力される。
ッチ回路22の各フリップフロップ201 〜208 及び213 〜
216 、209 〜212 及び217 〜224 からは出力信号OS１〜
OS８及びOS13〜OS16、OS09〜OS12及びOS17〜OS24がｎ並
列信号として出力される。
【００４２】
【発明の効果】以上に詳述した如く、本発明に係るシリ
アル／パラレル変換回路によれば、従来のこの手段の回
路に比して回路規模が小さくなり、これに伴って消費電
力も削減され、更に出力同時変化数が半分になるため、
ノイズ発生の可能性も低減する。
アル／パラレル変換回路によれば、従来のこの手段の回
路に比して回路規模が小さくなり、これに伴って消費電
力も削減され、更に出力同時変化数が半分になるため、
ノイズ発生の可能性も低減する。
【図１】従来のシリアル／パラレル変換回路の一般的な
構成を示すブロック図である。
構成を示すブロック図である。
【図２】その具体的な回路構成を示す回路図である。
【図３】本発明のシリアル／パラレル変換回路の原理構
成を示すブロック図である。
成を示すブロック図である。
【図４】本発明のシリアル／パラレル変換回路の原理構
成の動作を説明するためのタイミングチャートである。
成の動作を説明するためのタイミングチャートである。
【図５】本発明のシリアル／パラレル変換回路の原理構
成の動作を説明するためのタイミングチャートである。
成の動作を説明するためのタイミングチャートである。
【図６】本発明のシリアル／パラレル変換回路を、８並
列の入力信号を24並列の出力信号として出力する場合の
第１の実施例の構成を示すブロック図である。
列の入力信号を24並列の出力信号として出力する場合の
第１の実施例の構成を示すブロック図である。
【図７】本発明のシリアル／パラレル変換回路の第１の
実施例の具体的な回路構成を示す回路図である。
実施例の具体的な回路構成を示す回路図である。
【図８】本発明のシリアル／パラレル変換回路の第１の
実施例の具体的な回路構成を示す回路図である。
実施例の具体的な回路構成を示す回路図である。
【図９】本発明のシリアル／パラレル変換回路の第１の
実施例の動作を説明するためのタイミングチャートであ
る。
実施例の動作を説明するためのタイミングチャートであ
る。
【図１０】本発明のシリアル／パラレル変換回路の第１
の実施例の動作を説明するためのタイミングチャートで
ある。
の実施例の動作を説明するためのタイミングチャートで
ある。
【図１１】本発明のシリアル／パラレル変換回路を、直
列の入力信号を24並列の出力信号として出力する場合の
第２の実施例の構成を示すブロック図である。
列の入力信号を24並列の出力信号として出力する場合の
第２の実施例の構成を示すブロック図である。
【図１２】本発明のシリアル／パラレル変換回路の第２
の実施例の具体的な回路構成を示す回路図である。
の実施例の具体的な回路構成を示す回路図である。
【図１３】本発明のシリアル／パラレル変換回路の第２
の実施例の具体的な回路構成を示す回路図である。
の実施例の具体的な回路構成を示す回路図である。
【図１４】本発明のシリアル／パラレル変換回路の第２
の実施例の動作を説明するためのタイミングチャートで
ある。
の実施例の動作を説明するためのタイミングチャートで
ある。
【図１５】本発明のシリアル／パラレル変換回路の第２
の実施例の動作を説明するためのタイミングチャートで
ある。
の実施例の動作を説明するためのタイミングチャートで
ある。
１ シフト回路 ２ ラッチ回路 21 第１ラッチ回路 22 第２ラッチ回路 CL クロック信号 CL１ 第１の３分周クロック CL２ 第２の３分周クロック IS 入力信号 OS 出力信号
Claims (1)
- 【特許請求の範囲】 【請求項１】 ｍ（ｍは自然数）並列のシリアル入力信
号(IS)の各ビットをｎ（ｎはｎ／ｍが自然数になる自然
数）並列の出力信号(OS)として出力するシリアル／パラ
レル変換回路において、 前記ｍ並列の入力信号(IS)のそれぞれをクロック信号(C
L)に同期してシフトしつつ保持する少なくとも２ｎ／３
ｍビット以上のシフトレジスタをｍ個有するシフト回路
(1) と、 ｍ並列の各入力信号(IS)の先頭ビットがそれぞれが入力
されるシフトレジスタの最終段にまでシフトされた時点
で、前記シフト回路(1) を構成する全レジスタの内の出
力側の１／２のレジスタの内容と、入力側の１／２のレ
ジスタの内の入力側（又は入力側）の１／２のレジスタ
の内容とを出力させる第１の出力手段(CL1) と、 前記シフト回路の各シフトレジスタの内容が前記クロッ
ク(CL)に同期してｎ／３ｍビットシフトした時点で、前
記シフト回路(1) を構成する全レジスタの内の入力側の
１／２のレジスタの内容と、出力側の１／２のレジスタ
の内の出力側（又は入力側）の１／２のレジスタの内容
とを出力させる第２の出力手段(CL2) と、 前記第１の出力手段(CL1) により各レジスタから出力さ
れた内容をラッチするｎ／２個のラッチ素子を有する第
１のラッチ回路21と、 前記第２の出力手段(CL2) により各レジスタから出力さ
れた内容をラッチするｎ／２個のラッチ素子を有する第
２のラッチ回路22とを備えたことを特徴とするシリアル
／パラレル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18222891A JPH0537400A (ja) | 1991-07-23 | 1991-07-23 | シリアル／パラレル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18222891A JPH0537400A (ja) | 1991-07-23 | 1991-07-23 | シリアル／パラレル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537400A true JPH0537400A (ja) | 1993-02-12 |
Family
ID=16114589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18222891A Withdrawn JPH0537400A (ja) | 1991-07-23 | 1991-07-23 | シリアル／パラレル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537400A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7310057B2 (en) | 2004-09-30 | 2007-12-18 | Sanyo Electric Co., Ltd. | Latch clock generation circuit and serial-parallel conversion circuit |
| JP2011082595A (ja) * | 2009-10-02 | 2011-04-21 | Nec Corp | 通信回路、通信方法及びシリアルパラレル変換回路 |
-
1991
- 1991-07-23 JP JP18222891A patent/JPH0537400A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7310057B2 (en) | 2004-09-30 | 2007-12-18 | Sanyo Electric Co., Ltd. | Latch clock generation circuit and serial-parallel conversion circuit |
| JP2011082595A (ja) * | 2009-10-02 | 2011-04-21 | Nec Corp | 通信回路、通信方法及びシリアルパラレル変換回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |