JP3220877B2 - π／４シフトＱＰＳＫ変調器 - Google Patents
π／４シフトＱＰＳＫ変調器Info
- Publication number
- JP3220877B2 JP3220877B2 JP26408592A JP26408592A JP3220877B2 JP 3220877 B2 JP3220877 B2 JP 3220877B2 JP 26408592 A JP26408592 A JP 26408592A JP 26408592 A JP26408592 A JP 26408592A JP 3220877 B2 JP3220877 B2 JP 3220877B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- circuit
- discontinuous portion
- modulator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、入力信号に波形整形処
理を行いπ／４シフトＱＰＳＫ変調のできるπ／４シフ
トＱＰＳＫ変調器に利用する。
理を行いπ／４シフトＱＰＳＫ変調のできるπ／４シフ
トＱＰＳＫ変調器に利用する。
【０００２】
【従来の技術】従来から用いられているπ／４シフトＱ
ＰＳＫ変調器の構成例を図３に示す。図３において、６
１は同相成分入力信号、６２は直交成分入力信号、６３
は同相成分および直交成分の入力信号と同じ周波数のク
ロック信号、６０１，６０２，６０３および６０４はＮ
段のシフトレジスタ、６４は前記６３のクロック信号周
波数のＭ倍を有するクロック信号、６０５はＬ段のカウ
ンタ（ただし、Ｍ＝２Lの関係となっている）、６０６
および６０７はＲＯＭ、６０８および６０９はディジタ
ル−アナログ変換器（Ｄ／Ａ変換器）、６１０および６
１１は低域ろ波回路（ＬＰＦ）、６５は搬送波信号、６
１２は９０度移相器、、６１３および６１４はミキサ、
６１５は合波器、ならびに６６は変調出力信号である。
ＰＳＫ変調器の構成例を図３に示す。図３において、６
１は同相成分入力信号、６２は直交成分入力信号、６３
は同相成分および直交成分の入力信号と同じ周波数のク
ロック信号、６０１，６０２，６０３および６０４はＮ
段のシフトレジスタ、６４は前記６３のクロック信号周
波数のＭ倍を有するクロック信号、６０５はＬ段のカウ
ンタ（ただし、Ｍ＝２Lの関係となっている）、６０６
および６０７はＲＯＭ、６０８および６０９はディジタ
ル−アナログ変換器（Ｄ／Ａ変換器）、６１０および６
１１は低域ろ波回路（ＬＰＦ）、６５は搬送波信号、６
１２は９０度移相器、、６１３および６１４はミキサ、
６１５は合波器、ならびに６６は変調出力信号である。
【０００３】次に、本回路の動作を説明する。ＲＯＭ６
０６および６０７は波形整形フィルタとして用いられる
有限インパルス応答フィルタの係数と入力信号との演算
結果が書き込まれている。同相成分入力信号６１および
直交成分入力信号６２は、同相成分および直交成分の入
力信号と同じ周波数のクロック信号６３により動作する
シフトレジスタ６０１，６０２，６０３および６０４に
それぞれ順次記憶される。シフトレジスタ６０１，６０
２，６０３および６０４に蓄積された入力信号列は、そ
れぞれＲＯＭ６０６および６０７にアドレス信号を与え
る。また、カウンタ６０５は、前記クロック信号６３の
Ｍ倍の周波数のクロック信号６４によって動作し、ＲＯ
Ｍ６０６および６０７にアドレス信号を与える。ＲＯＭ
６０６および６０７はシフトレジスタ６０１，６０２，
６０３および６０４ならびにカウンタ６０５により与え
られたアドレスに従い、それぞれ波形整形した信号６７
および６８を出力する。波形整形した信号６７および６
８は、ディジタル−アナログ変換器６０８および６０９
によってアナログ信号に変換された後、低域ろ波回路６
１０および６１１により高調波成分を除去される。高調
波成分を除去された信号はそれぞれミキサ６１３および
６１４において、搬送波信号６５および９０度移相器６
１２によって搬送波信号６５を９０度位相回転した信号
によって、それぞれ周波数変換された後、合波器６１５
により合成され変調出力信号６６を得る。
０６および６０７は波形整形フィルタとして用いられる
有限インパルス応答フィルタの係数と入力信号との演算
結果が書き込まれている。同相成分入力信号６１および
直交成分入力信号６２は、同相成分および直交成分の入
力信号と同じ周波数のクロック信号６３により動作する
シフトレジスタ６０１，６０２，６０３および６０４に
それぞれ順次記憶される。シフトレジスタ６０１，６０
２，６０３および６０４に蓄積された入力信号列は、そ
れぞれＲＯＭ６０６および６０７にアドレス信号を与え
る。また、カウンタ６０５は、前記クロック信号６３の
Ｍ倍の周波数のクロック信号６４によって動作し、ＲＯ
Ｍ６０６および６０７にアドレス信号を与える。ＲＯＭ
６０６および６０７はシフトレジスタ６０１，６０２，
６０３および６０４ならびにカウンタ６０５により与え
られたアドレスに従い、それぞれ波形整形した信号６７
および６８を出力する。波形整形した信号６７および６
８は、ディジタル−アナログ変換器６０８および６０９
によってアナログ信号に変換された後、低域ろ波回路６
１０および６１１により高調波成分を除去される。高調
波成分を除去された信号はそれぞれミキサ６１３および
６１４において、搬送波信号６５および９０度移相器６
１２によって搬送波信号６５を９０度位相回転した信号
によって、それぞれ周波数変換された後、合波器６１５
により合成され変調出力信号６６を得る。
【０００４】
【発明が解決しようとする課題】前述したように、従来
のπ／４シフトＱＰＳＫ変調器は、アナログ回路によっ
て変調信号出力を得るため、アナログ信号のオフセッ
ト、振幅および位相調整やアナログ回路のオフセット、
利得および位相の変動が問題となる。また、π／４シフ
トＱＰＳＫ変調では、図４に示すように位相平面上で８
点の信号点があるため、同相成分信号および直交成分信
号の振幅は少なくとも２ビットが必要となる。このため
波形整形を行う有限インパルス応答フィルタのアドレス
がＱＰＳＫの場合に比べて２倍以上を必要とし、例えば
ＱＰＳＫの場合に８本のアドレスであったとすると２8
＝２５６倍以上のＲＯＭ容量が必要となる。このよう
に、演算結果を書き込んでおくＲＯＭに大容量を要する
問題がある。
のπ／４シフトＱＰＳＫ変調器は、アナログ回路によっ
て変調信号出力を得るため、アナログ信号のオフセッ
ト、振幅および位相調整やアナログ回路のオフセット、
利得および位相の変動が問題となる。また、π／４シフ
トＱＰＳＫ変調では、図４に示すように位相平面上で８
点の信号点があるため、同相成分信号および直交成分信
号の振幅は少なくとも２ビットが必要となる。このため
波形整形を行う有限インパルス応答フィルタのアドレス
がＱＰＳＫの場合に比べて２倍以上を必要とし、例えば
ＱＰＳＫの場合に８本のアドレスであったとすると２8
＝２５６倍以上のＲＯＭ容量が必要となる。このよう
に、演算結果を書き込んでおくＲＯＭに大容量を要する
問題がある。
【０００５】本発明の目的は、これらの問題点を解消す
ることにより無調整化・高安定化を図りかつハードウェ
ア量の少ないπ／４シフトＱＰＳＫ変調器を提供するこ
とにある。
ることにより無調整化・高安定化を図りかつハードウェ
ア量の少ないπ／４シフトＱＰＳＫ変調器を提供するこ
とにある。
【０００６】
【課題を解決するための手段】前記目的を達成するため
の本発明の特徴は、同相成分入力信号を順次記憶する第
一のシフトレジスタと、直交成分入力信号を順次記憶す
る第二のシフトレジスタと、カウンタと、前記第一のシ
フトレジスタからのアドレス信号と前記カウンタからの
アドレス信号に応じて波形整形の演算結果の信号を出力
する第一のＲＯＭ（リードオンリーメモリ）と、前記第
二のシフトレジスタからのアドレス信号と前記カウンタ
からのアドレス信号に応じて波形整形の演算結果の信号
を出力する第二のＲＯＭと、を有する波形整形手段と、
前記第一および第二のＲＯＭから出力される信号を選択
するデータセレクタと、前記データセレクタの出力信号
を選択的に符号反転する符号反転器と、前記符号反転器
の出力信号の不連続部を処理する不連続部処理回路と、
前記不連続部処理回路の出力信号をディジタル信号から
アナログ信号へ変換するディジタル−アナログ変換器
と、前記ディジタル−アナログ変換器の出力信号の高調
波をしゃ断して変調出力信号を出力するろ波回路と、前
記データセレクタと前記符号反転器と前記不連続処理部
の動作を制御するセレクタ制御回路及び符号反転制御回
路をふくむ制御回路とを有し、該制御回路が前記データ
セレクタにおいて前記第一および第二のＲＯＭの出力信
号を選択する手順を１シンボル周期（１／ｆb ，ｆb ：
入力信号の周波数）毎に１サンプリング周期Ｔs （但
し、Ｔs ＝１／（８ｎｆb ），ｎ：ｆc ＝ｎ×ｆb なる
関係を有する自然数、ｆc ：変調キャリア周波数）の位
相を進ませる制御を行うπ／４シフトＱＰＳＫ変調器に
ある。
の本発明の特徴は、同相成分入力信号を順次記憶する第
一のシフトレジスタと、直交成分入力信号を順次記憶す
る第二のシフトレジスタと、カウンタと、前記第一のシ
フトレジスタからのアドレス信号と前記カウンタからの
アドレス信号に応じて波形整形の演算結果の信号を出力
する第一のＲＯＭ（リードオンリーメモリ）と、前記第
二のシフトレジスタからのアドレス信号と前記カウンタ
からのアドレス信号に応じて波形整形の演算結果の信号
を出力する第二のＲＯＭと、を有する波形整形手段と、
前記第一および第二のＲＯＭから出力される信号を選択
するデータセレクタと、前記データセレクタの出力信号
を選択的に符号反転する符号反転器と、前記符号反転器
の出力信号の不連続部を処理する不連続部処理回路と、
前記不連続部処理回路の出力信号をディジタル信号から
アナログ信号へ変換するディジタル−アナログ変換器
と、前記ディジタル−アナログ変換器の出力信号の高調
波をしゃ断して変調出力信号を出力するろ波回路と、前
記データセレクタと前記符号反転器と前記不連続処理部
の動作を制御するセレクタ制御回路及び符号反転制御回
路をふくむ制御回路とを有し、該制御回路が前記データ
セレクタにおいて前記第一および第二のＲＯＭの出力信
号を選択する手順を１シンボル周期（１／ｆb ，ｆb ：
入力信号の周波数）毎に１サンプリング周期Ｔs （但
し、Ｔs ＝１／（８ｎｆb ），ｎ：ｆc ＝ｎ×ｆb なる
関係を有する自然数、ｆc ：変調キャリア周波数）の位
相を進ませる制御を行うπ／４シフトＱＰＳＫ変調器に
ある。
【０００７】
【作用】カウンタは８ｎｆb （ｎ：ｆc ＝ｎ×ｆb なる
関係を有する自然数、ｆc ：変調キャリア周波数、ｆ
b ：入力信号の周波数）なる周波数のクロック信号に従
い同相成分側および直交成分側のＲＯＭへアドレスを与
える。データセレクタは、セレクタ制御回路の制御信号
に従い、同相成分側および直交成分側のＲＯＭからの出
力信号を選択する。また、符号反転器は符号反転制御回
路の制御信号に従い、データセレクタの出力信号の符号
を反転する。この時、セレクタ制御回路および符号反転
制御回路によって１シンボル（１／ｆb ）毎にデータセ
レクタおよび符号反転器の動作手順を１サンプリング周
期［サンプリング周期：Ｔs ＝１／（８ｎｆb ）］ずつ
進ませていけば、シンボル毎にπ／４ずつ搬送波の基準
位相が回転していくπ／４シフトＱＰＳＫ変調が実現で
きる。セレクタ制御回路および符号反転制御回路による
同相成分側および直交成分側のＲＯＭの出力信号の選択
および符号反転手順をｎ＝１の場合を例に図５に示す。
図５に示すように基本的には、同相成分側および直交成
分側のＲＯＭから８ｎｆb なる周波数で出力される信号
を２サンプリング周期毎に交互に選択し、４サンプリン
グ周期毎に符号反転するという手順である。さらに前記
手順を１シンボル毎に１サンプリング周期ずつ進ませて
いくことによってπ／４シフトを実現している。また、
８シンボルでこの手順は一巡し繰り返す。図５に示され
る不連続部は、データ保持等の不連続部処理回路により
処理されディジタル−アナログ変換器によりアナログ信
号に変換され、ろ波回路によって高調波をしゃ断されて
変調出力信号となる。この場合、搬送波周波数はｎｆb
となる。
関係を有する自然数、ｆc ：変調キャリア周波数、ｆ
b ：入力信号の周波数）なる周波数のクロック信号に従
い同相成分側および直交成分側のＲＯＭへアドレスを与
える。データセレクタは、セレクタ制御回路の制御信号
に従い、同相成分側および直交成分側のＲＯＭからの出
力信号を選択する。また、符号反転器は符号反転制御回
路の制御信号に従い、データセレクタの出力信号の符号
を反転する。この時、セレクタ制御回路および符号反転
制御回路によって１シンボル（１／ｆb ）毎にデータセ
レクタおよび符号反転器の動作手順を１サンプリング周
期［サンプリング周期：Ｔs ＝１／（８ｎｆb ）］ずつ
進ませていけば、シンボル毎にπ／４ずつ搬送波の基準
位相が回転していくπ／４シフトＱＰＳＫ変調が実現で
きる。セレクタ制御回路および符号反転制御回路による
同相成分側および直交成分側のＲＯＭの出力信号の選択
および符号反転手順をｎ＝１の場合を例に図５に示す。
図５に示すように基本的には、同相成分側および直交成
分側のＲＯＭから８ｎｆb なる周波数で出力される信号
を２サンプリング周期毎に交互に選択し、４サンプリン
グ周期毎に符号反転するという手順である。さらに前記
手順を１シンボル毎に１サンプリング周期ずつ進ませて
いくことによってπ／４シフトを実現している。また、
８シンボルでこの手順は一巡し繰り返す。図５に示され
る不連続部は、データ保持等の不連続部処理回路により
処理されディジタル−アナログ変換器によりアナログ信
号に変換され、ろ波回路によって高調波をしゃ断されて
変調出力信号となる。この場合、搬送波周波数はｎｆb
となる。
【０００８】以上に示すように、ディジタル回路によっ
て直交位相変調を実現しているので、従来アナログ回路
で問題となったオフセット、利得および位相等の調整お
よび変動に対応する補償回路を不要とすることができ
る。また、ディジタル回路の変調動作によってπ／４位
相シフトの動作を実現しているので、波形整形を行う有
限インパルス応答フィルタを構成するＲＯＭに対するア
ドレス数はＱＰＳＫの場合と同様でよく容量の増加を抑
えることができる。
て直交位相変調を実現しているので、従来アナログ回路
で問題となったオフセット、利得および位相等の調整お
よび変動に対応する補償回路を不要とすることができ
る。また、ディジタル回路の変調動作によってπ／４位
相シフトの動作を実現しているので、波形整形を行う有
限インパルス応答フィルタを構成するＲＯＭに対するア
ドレス数はＱＰＳＫの場合と同様でよく容量の増加を抑
えることができる。
【０００９】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の一実施例を示すブロック構成
図である。本実施例は図において、同相成分入力信号６
１はＮ段の第一のシフトレジスタ６１に順次記憶され、
また直交成分入力信号６２はＮ段の第二のシフトレジス
タ６０３に順次記憶される。第一のシフトレジスタ６０
１の出力は、８ｎｆb （ｎ：自然数、ｆb ：入力信号の
周波数）なる周波数のクロック信号６４に従って動作す
るｍ段のカウンタ１０５（８ｎ＝２m の関係となる）の
出力信号と共に、第一のＲＯＭ１０６のアドレス信号と
なる。また、第二のシフトレジスタ６０３の出力は、カ
ウンタ１０５の出力信号と共に、第二のＲＯＭ１０７の
アドレス信号となる。ＲＯＭ１０６および１０７は、そ
れぞれシフトレジスタ６０１，６０３およびカウンタ１
０５からのアドレス信号に従って、予め書き込んである
波形整形フィルタの係数と入力信号との演算結果を同相
成分信号および直交成分信号の波形整形後の信号１５，
１６を出力する。セレクタ制御回路および符号反転制御
回路を兼ねる変調制御回路１０９は、前記クロック信号
６４およびカウンタ１０５の出力信号を用いて、ＲＯＭ
１０６および１０７より出力される信号を２サンプリン
グ周期毎に交互に選択し、４サンプリング周期毎に符号
反転を行う手順を１シンボル（１／ｆb ）毎に１サンプ
リング周期ずつ進ませる動作を実現するようにセレクタ
制御信号１７および符号反転制御信号１８を出力し、デ
ータセレクタ１０８および符号反転器１１０を制御す
る。また、変調制御回路１０９は、前記データセレクタ
１０８および符号反転器１１０の動作手順を１シンボル
（１／ｆb ）毎に１サンプリング周期ずつ進ませること
によって生じる不連続部を検出する不連続部制御信号１
９を出力する。データセレクタ１０８は、変調制御回路
１０９からのセレクタ制御信号１７に従ってＲＯＭ１０
６および１０７より出力される信号１５，１６のいずれ
かを選択するか、あるいは前サンプリング周期のデータ
を保持し符号反転器１１０へ出力する。符号反転器１１
０は、変調制御回路１０９からの符号反転制御信号１８
に従ってデータセレクタ１０８の出力信号を通過もしく
は符号反転処理を行って出力する。不連続部処理回路１
１１では、変調制御回路１０９からの不連続部制御信号
１９に従って、符号反転器１１０の出力信号２１に対し
て前サンプリング周期のデータを保持する等の処理を行
って出力する。不連続部処理回路１１１の出力信号２２
は、ディジタル−アナログ変換器（Ｄ／Ａ変換器）１１
２によってアナログ信号に変換され、ろ波回路１１３に
より高調波をしゃ断されて、変調出力信号２０となって
出力される。
説明する。図１は本発明の一実施例を示すブロック構成
図である。本実施例は図において、同相成分入力信号６
１はＮ段の第一のシフトレジスタ６１に順次記憶され、
また直交成分入力信号６２はＮ段の第二のシフトレジス
タ６０３に順次記憶される。第一のシフトレジスタ６０
１の出力は、８ｎｆb （ｎ：自然数、ｆb ：入力信号の
周波数）なる周波数のクロック信号６４に従って動作す
るｍ段のカウンタ１０５（８ｎ＝２m の関係となる）の
出力信号と共に、第一のＲＯＭ１０６のアドレス信号と
なる。また、第二のシフトレジスタ６０３の出力は、カ
ウンタ１０５の出力信号と共に、第二のＲＯＭ１０７の
アドレス信号となる。ＲＯＭ１０６および１０７は、そ
れぞれシフトレジスタ６０１，６０３およびカウンタ１
０５からのアドレス信号に従って、予め書き込んである
波形整形フィルタの係数と入力信号との演算結果を同相
成分信号および直交成分信号の波形整形後の信号１５，
１６を出力する。セレクタ制御回路および符号反転制御
回路を兼ねる変調制御回路１０９は、前記クロック信号
６４およびカウンタ１０５の出力信号を用いて、ＲＯＭ
１０６および１０７より出力される信号を２サンプリン
グ周期毎に交互に選択し、４サンプリング周期毎に符号
反転を行う手順を１シンボル（１／ｆb ）毎に１サンプ
リング周期ずつ進ませる動作を実現するようにセレクタ
制御信号１７および符号反転制御信号１８を出力し、デ
ータセレクタ１０８および符号反転器１１０を制御す
る。また、変調制御回路１０９は、前記データセレクタ
１０８および符号反転器１１０の動作手順を１シンボル
（１／ｆb ）毎に１サンプリング周期ずつ進ませること
によって生じる不連続部を検出する不連続部制御信号１
９を出力する。データセレクタ１０８は、変調制御回路
１０９からのセレクタ制御信号１７に従ってＲＯＭ１０
６および１０７より出力される信号１５，１６のいずれ
かを選択するか、あるいは前サンプリング周期のデータ
を保持し符号反転器１１０へ出力する。符号反転器１１
０は、変調制御回路１０９からの符号反転制御信号１８
に従ってデータセレクタ１０８の出力信号を通過もしく
は符号反転処理を行って出力する。不連続部処理回路１
１１では、変調制御回路１０９からの不連続部制御信号
１９に従って、符号反転器１１０の出力信号２１に対し
て前サンプリング周期のデータを保持する等の処理を行
って出力する。不連続部処理回路１１１の出力信号２２
は、ディジタル−アナログ変換器（Ｄ／Ａ変換器）１１
２によってアナログ信号に変換され、ろ波回路１１３に
より高調波をしゃ断されて、変調出力信号２０となって
出力される。
【００１０】図２（Ａ）は不連続部処理手段の実施例
で、前記実施例の不連続部処理手段としての不連続部処
理回路１１１を直前サンプリング周期のデータを保持す
る回路によって実現する。遅延回路２０１は、入力信号
である符号反転器１１０の出力信号２１を１サンプリン
グ周期だけ遅延させる。データセレクタ２０２では、変
調制御回路１０９からの不連続部制御信号１９によって
不連続部であるとされた場合には、遅延回路２０１の出
力信号を不連続部処理回路１１１の出力信号２２とし、
不連続部でないとされた場合には、符号反転器１１０の
出力信号２１をそのまま不連続部処理回路１１１の出力
信号２２とする。
で、前記実施例の不連続部処理手段としての不連続部処
理回路１１１を直前サンプリング周期のデータを保持す
る回路によって実現する。遅延回路２０１は、入力信号
である符号反転器１１０の出力信号２１を１サンプリン
グ周期だけ遅延させる。データセレクタ２０２では、変
調制御回路１０９からの不連続部制御信号１９によって
不連続部であるとされた場合には、遅延回路２０１の出
力信号を不連続部処理回路１１１の出力信号２２とし、
不連続部でないとされた場合には、符号反転器１１０の
出力信号２１をそのまま不連続部処理回路１１１の出力
信号２２とする。
【００１１】図２（Ｃ）では、前記実施例の不連続部処
理手段としての不連続部処理回路１１１をディジタル−
アナログ変換器１１２の一定値例えば０値に相当するデ
ータを挿入する回路によって実現する。０値データ発生
回路３０１は、ディジタル−アナログ変換器１１２の０
値に相当するデータを発生する。データセレクタ３０２
では、変調制御回路１０９からの不連続部制御信号１９
によって不連続部であるとされた場合には、０値データ
発生回路３０１の出力信号を不連続部処理回路１１１の
出力信号２２とし、不連続部でないとされた場合には、
符号反転器１１０の出力信号２１をそのまま不連続部処
理回路１１１の出力信号２２とする。
理手段としての不連続部処理回路１１１をディジタル−
アナログ変換器１１２の一定値例えば０値に相当するデ
ータを挿入する回路によって実現する。０値データ発生
回路３０１は、ディジタル−アナログ変換器１１２の０
値に相当するデータを発生する。データセレクタ３０２
では、変調制御回路１０９からの不連続部制御信号１９
によって不連続部であるとされた場合には、０値データ
発生回路３０１の出力信号を不連続部処理回路１１１の
出力信号２２とし、不連続部でないとされた場合には、
符号反転器１１０の出力信号２１をそのまま不連続部処
理回路１１１の出力信号２２とする。
【００１２】図２（Ｃ）では、前記実施例の不連続部処
理手段としての不連続部処理回路１１１を直前のサンプ
リング周期のデータと直後のサンプリング周期のデータ
より不連続部のデータを推定し挿入する回路によって実
現する。この例では、推定法として線形補間を用いてい
る。第一の遅延回路４０１は、入力信号である符号反転
器１１０の出力信号２１を１サンプリング周期だけ遅延
させる。第二の遅延回路４０２は、入力信号である符号
反転器１１０の出力信号２１を２サンプリング周期だけ
遅延させる。第三の遅延回路４０６は、変調制御回路１
０９からの不連続部制御信号１９を１サンプリング周期
だけ遅延させる。加算器４０３では、入力信号である符
号反転器１１０の出力信号２１と第二の遅延回路４０２
の出力信号の和を求め、出力する。加算器４０３の出力
信号はビットシフト回路４０５によって、振幅を１／２
にされる。この加算器４０３とビットシフト回路４０５
によって線形補間動作を行っている。データセレクタ４
０７では、第三の遅延回路４０６の出力信号によって不
連続部であるとされた場合には、ビットシフト回路４０
５の出力信号を不連続部処理回路１１１の出力信号２２
とし、不連続部でないとされた場合には、第一の遅延回
路４０１の出力信号を不連続部処理回路１１１の出力信
号２２とする。
理手段としての不連続部処理回路１１１を直前のサンプ
リング周期のデータと直後のサンプリング周期のデータ
より不連続部のデータを推定し挿入する回路によって実
現する。この例では、推定法として線形補間を用いてい
る。第一の遅延回路４０１は、入力信号である符号反転
器１１０の出力信号２１を１サンプリング周期だけ遅延
させる。第二の遅延回路４０２は、入力信号である符号
反転器１１０の出力信号２１を２サンプリング周期だけ
遅延させる。第三の遅延回路４０６は、変調制御回路１
０９からの不連続部制御信号１９を１サンプリング周期
だけ遅延させる。加算器４０３では、入力信号である符
号反転器１１０の出力信号２１と第二の遅延回路４０２
の出力信号の和を求め、出力する。加算器４０３の出力
信号はビットシフト回路４０５によって、振幅を１／２
にされる。この加算器４０３とビットシフト回路４０５
によって線形補間動作を行っている。データセレクタ４
０７では、第三の遅延回路４０６の出力信号によって不
連続部であるとされた場合には、ビットシフト回路４０
５の出力信号を不連続部処理回路１１１の出力信号２２
とし、不連続部でないとされた場合には、第一の遅延回
路４０１の出力信号を不連続部処理回路１１１の出力信
号２２とする。
【００１３】図２（Ｄ）では、前記実施例の不連続部処
理手段としての不連続部処理回路１１１を前記ＲＯＭ１
０６および１０７より出力される信号１５，１６より不
連続部のデータを演算し挿入する回路によって実現す
る。第一の符号反転器５０１では、ＲＯＭ１０６より出
力される信号１５を変調制御回路１０９からの不連続部
制御信号１９に従って通過もしくは符号反転処理を行っ
て出力する。また、第二の符号反転器５０２では、ＲＯ
Ｍ１０７より出力される信号１６を変調制御回路１０９
からの不連続部制御信号１９に従って通過もしくは符号
反転処理を行って出力する。第一および第二の符号反転
器５０１，５０２の出力信号は、加算器５０３によって
加算され、振幅制限回路５０４によって１／√２倍され
る。不連続部におけるデータは、同相成分信号と直交成
分信号の和または差の信号の１／√２倍であるので上記
動作によって不連続部のデータを求めることができる。
データセレクタ５０５では、変調制御回路１０９からの
不連続部制御信号１９によって不連続部であるとされた
場合には、振幅制限回路５０４の出力信号を不連続部処
理回路１１１の出力信号２２とし、不連続部でないとさ
れた場合には、符号反転器１１０の出力信号２１をその
まま不連続部処理回路１１１の出力信号２２とする。
理手段としての不連続部処理回路１１１を前記ＲＯＭ１
０６および１０７より出力される信号１５，１６より不
連続部のデータを演算し挿入する回路によって実現す
る。第一の符号反転器５０１では、ＲＯＭ１０６より出
力される信号１５を変調制御回路１０９からの不連続部
制御信号１９に従って通過もしくは符号反転処理を行っ
て出力する。また、第二の符号反転器５０２では、ＲＯ
Ｍ１０７より出力される信号１６を変調制御回路１０９
からの不連続部制御信号１９に従って通過もしくは符号
反転処理を行って出力する。第一および第二の符号反転
器５０１，５０２の出力信号は、加算器５０３によって
加算され、振幅制限回路５０４によって１／√２倍され
る。不連続部におけるデータは、同相成分信号と直交成
分信号の和または差の信号の１／√２倍であるので上記
動作によって不連続部のデータを求めることができる。
データセレクタ５０５では、変調制御回路１０９からの
不連続部制御信号１９によって不連続部であるとされた
場合には、振幅制限回路５０４の出力信号を不連続部処
理回路１１１の出力信号２２とし、不連続部でないとさ
れた場合には、符号反転器１１０の出力信号２１をその
まま不連続部処理回路１１１の出力信号２２とする。
【００１４】
【発明の効果】以上説明したように、本発明のπ／４シ
フトＱＰＳＫ変調器は、ディジタル−アナログ変換器の
後段部分を除く構成要素をディジタル回路で実現するこ
とが出来るので、回路製作時のオフセット、利得および
位相の調整を不要とし、経年変化および温度変化による
性能劣化を考慮する必要がなく信頼性を高めることがで
きる。また、ディジタル回路の変調動作によってπ／４
位相シフトを実現しているので、波形整形に用いる有限
インパルス応答フィルタを構成するＲＯＭの容量の増加
を抑えることができる。
フトＱＰＳＫ変調器は、ディジタル−アナログ変換器の
後段部分を除く構成要素をディジタル回路で実現するこ
とが出来るので、回路製作時のオフセット、利得および
位相の調整を不要とし、経年変化および温度変化による
性能劣化を考慮する必要がなく信頼性を高めることがで
きる。また、ディジタル回路の変調動作によってπ／４
位相シフトを実現しているので、波形整形に用いる有限
インパルス応答フィルタを構成するＲＯＭの容量の増加
を抑えることができる。
【図１】本発明の実施例構成を示すブロック図である。
【図２】本発明の請求項２，３，４および５に用いる不
連続部処理回路の実施例構成を示すブロック図である。
連続部処理回路の実施例構成を示すブロック図である。
【図３】従来のπ／４シフトＱＰＳＫ変調器の構成例を
示すブロック図である。
示すブロック図である。
【図４】π／４シフトＱＰＳＫ変調の信号点を示す位相
平面図である。
平面図である。
【図５】本発明のデータセレクタおよび符号反転器の動
作手順を示す図である。
作手順を示す図である。
６１ 同相成分入力信号 ６２ 直交成分入力信号 ６３，６４ クロック信号入力 １７ セレクタ制御信号 １８ 符号反転制御信号 １９ 不連続部制御信号 ２０ 変調出力信号 ６０１，６０２ シフトレジスタ １０５ カウンタ １０６，１０７ ＲＯＭ（リードオンリーメモリ） １０８ データセレクタ １０９ 変調制御回路 １１０ 符号反転器 １１１ 不連続部制御回路 １１２ ディジタル−アナログ変換器（Ｄ／Ａ変換器） １１３ ろ波回路
フロントページの続き (56)参考文献 特開 平３−235553（ＪＰ，Ａ) 特開 平３−179954（ＪＰ，Ａ) 特開 平５−308386（ＪＰ，Ａ) 特開 平３−154458（ＪＰ，Ａ) 特開 平５−244207（ＪＰ，Ａ) 特開 平５−199269（ＪＰ，Ａ) 阪田 徹 他，「ディジタル化π／４ シフトＱＰＳＫ変調器の検討」，1992年 電子情報通信学会秋季大会講演論文集 分冊２，1992年９月15日発行，ｐａｇｅ ２−243 (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 27/00 - 27/38
Claims (5)
- 【請求項１】 同相成分入力信号を順次記憶する第一の
シフトレジスタと、直交成分入力信号を順次記憶する第
二のシフトレジスタと、カウンタと、前記第一のシフト
レジスタからのアドレス信号と前記カウンタからのアド
レス信号に応じて波形整形の演算結果の信号を出力する
第一のＲＯＭ（リードオンリーメモリ）と、前記第二の
シフトレジスタからのアドレス信号と前記カウンタから
のアドレス信号に応じて波形整形の演算結果の信号を出
力する第二のＲＯＭとを有する波形整形手段と、 前記第一および第二のＲＯＭから出力される信号を選択
するデータセレクタと、 前記データセレクタの出力信号を選択的に符号反転する
符号反転器と、 前記符号反転器の出力信号の不連続部を処理する不連続
部処理回路と、 前記不連続部処理回路の出力信号をディジタル信号から
アナログ信号へ変換するディジタル−アナログ変換器
と、 前記ディジタル−アナログ変換器の出力信号の高調波を
しゃ断して変調出力信号を出力するろ波回路と、 前記データセレクタと前記符号反転器と前記不連続処理
部の動作を制御するセレクタ制御回路及び符号反転制御
回路をふくむ制御回路とを有し、 該制御回路が前記データセレクタにおいて前記第一およ
び第二のＲＯＭの出力信号を選択する手順を１シンボル
周期（１／ｆb ，ｆb ：入力信号の周波数）毎に１サン
プリング周期Ｔs （但し、Ｔs ＝１／（８ｎｆb ），
ｎ：ｆc ＝ｎ×ｆb なる関係を有する自然数、ｆc ：変
調キャリア周波数）の位相を進ませる制御を行うことを
特徴とするπ／４シフトＱＰＳＫ変調器。 - 【請求項２】 請求項１に記載のπ／４シフトＱＰＳＫ
変調器において、不連続部に一シンボル前のデータを保
持するデータ保持回路を適用することを特徴とするπ／
４シフトＱＰＳＫ変調器。 - 【請求項３】 請求項１に記載のπ／４シフトＱＰＳＫ
変調器において、不連続部に固定データを挿入するデー
タ挿入回路を適用することを特徴とするπ／４シフトＱ
ＰＳＫ変調器。 - 【請求項４】 請求項１に記載のπ／４シフトＱＰＳＫ
変調器において、不連続部の前後のデータから不連続部
のデータを内挿により推定し挿入するデータ推定挿入回
路を適用することを特徴とするπ／４シフトＱＰＳＫ変
調器。 - 【請求項５】 請求項１に記載のπ／４シフトＱＰＳＫ
変調器において、不連続部に同相成分の波形整形フィル
タ演算結果信号と直交成分の波形整形フィルタ演算結果
信号より不連続部のデータを演算し挿入するデータ演算
挿入回路を適用することを特徴とするπ／４シフトＱＰ
ＳＫ変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26408592A JP3220877B2 (ja) | 1992-09-08 | 1992-09-08 | π／４シフトＱＰＳＫ変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26408592A JP3220877B2 (ja) | 1992-09-08 | 1992-09-08 | π／４シフトＱＰＳＫ変調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0690258A JPH0690258A (ja) | 1994-03-29 |
| JP3220877B2 true JP3220877B2 (ja) | 2001-10-22 |
Family
ID=17398310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26408592A Expired - Lifetime JP3220877B2 (ja) | 1992-09-08 | 1992-09-08 | π／４シフトＱＰＳＫ変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3220877B2 (ja) |
-
1992
- 1992-09-08 JP JP26408592A patent/JP3220877B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 阪田 徹 他，「ディジタル化π／４シフトＱＰＳＫ変調器の検討」，１９９２年電子情報通信学会秋季大会講演論文集 分冊２，１９９２年９月１５日発行，ｐａｇｅ２−２４３ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0690258A (ja) | 1994-03-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3340919B2 (ja) | 数値電圧制御発振器 | |
| JPH1023096A (ja) | ディジタル変調器および復調器 | |
| US20020150169A1 (en) | Apparatus and method for measuring propagation delay in an NB-TDD CDMA mobile communication system | |
| US3935386A (en) | Apparatus for synthesizing phase-modulated carrier wave | |
| JPH0683277B2 (ja) | 角度変調信号発生回路及びそれに関連する振幅及び位相変調信号発生回路 | |
| JP2728114B2 (ja) | Ｆｍ変調回路 | |
| US5057786A (en) | Quadrature amplitude modulation wave demodulator provided with band-pass filters for fixed equalizer | |
| US6668029B1 (en) | Methods and apparatus for implementing digital resampling circuits | |
| JP3220877B2 (ja) | π／４シフトＱＰＳＫ変調器 | |
| US5942955A (en) | Quasi-GMSK modulator | |
| JP2003188747A (ja) | 歪補償送信装置 | |
| JP3191895B2 (ja) | Ｓｓｂ変調器 | |
| JP2000036846A (ja) | ディジタル変調装置 | |
| US5216391A (en) | MSK modulator having a digital quadrature reference waveform generator | |
| JP2823716B2 (ja) | 並列ｍｓｋ変調システム | |
| JPH06237277A (ja) | Ｐｓｋ搬送波信号再生装置 | |
| JP2000196690A (ja) | 変調装置及び変調方法 | |
| JP2001237908A (ja) | Ｑｐｓｋ／ｑａｍ同期獲得装置 | |
| JPH09149086A (ja) | デジタルｆｍ系変調回路 | |
| JP3206773B2 (ja) | ディジタル信号処理型直交変調器 | |
| JP2710876B2 (ja) | Ｍｓｋ変調器 | |
| KR950003527B1 (ko) | I상과 q상간의 지연을 제거하는 cpsk 변조기 | |
| JPS63215140A (ja) | 搬送波再生回路 | |
| JPH07273815A (ja) | 変調回路 | |
| JP2003018228A (ja) | シンボル同期回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010710 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 3220877 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070817 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080817 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080817 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090817 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090817 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100817 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100817 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110817 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120817 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130817 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130817 Year of fee payment: 12 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |