KR950003527B1 - I상과 q상간의 지연을 제거하는 cpsk 변조기 - Google Patents

Abstract

내용 없음.

Description

I상과 Q상간의 지연을 제거하는 CPSK 변조기

제 1 도는 종래의 CPSK 변조기의 구성도이다.

제 2 도는 상기 제 1 도 각부의 동작 파형도이다.

제 3 도는 본 발명의 바람직한 일실시예에 따른 CPSK 변조기의 구성도이다.

제 4 도는 상기 제 3 도 각부의 동작 파형도이다.

* 도면의 주요부분에 대한 부호의 설명

11 : 클럭 발생기 12, 12 : 제1,2분주기

14 : 데이타 발생기 15, 16 : 플립플롭

17, 18 : X-OR 게이트 19, 20, 21 : 쉬프트 레지스터

22, 23 : 저항 어레이 24 : 캐리어 발생기

26 : 이상기 25, 27 : 믹서

28 : 가산기 29 : 증폭기

본 발명은 CPSK 변조기에 관한 것으로, 특히 I상과 Q상간의 지연을 제거하여 안정된 변조 기능을 행할 수 있는 CPSK 변조기에 관한 것이다.

일반적으로 CPSK 변조기(Constant-exvelope Phase Shift Keying modulator)는 평탄한 진폭 특성을 갖는 변조기로서, 종래의 CPSK 변조기는 제 2 도와 같이 구성되며, 제 2 도는 상기 제 1 도 각부의 동작 파형도이다.

이하 종래 CPSK 변조기의 동작을 상기 제 1 도 및 제 2 도를 참조하여 살펴보면, 먼저 클럭 발생기(51)는 제 2 도의 (201)과 같은 시스템클럭(FO)을 발생한다. 이후 분주기(1/N frequency divider ; 52)는 상기 클럭 발생기(51)로부터 상기 시스템 클럭(FO)을 입력받아 제 2 도의 (202)로 도시된 바와 같이 N분주하고, N분주된 시스템 클럭()을 데이타 발생기(data generator ; 53)로 인가한다.

이때 상기 데이타 발생기(53)가 제 2 도의 (203)로 도시된 바와 같은 변조하고자 하는 데이타를 발생하면, 쉬프트 레지스터(54)는 상기 변조하고자 하는 데이타(203)를 입력받아 시스템 클럭(FO)에 동기하여 데이타 쉬프팅 동작을 수행한다.

즉, 상기 쉬프트 레지스터(54)는 8비트 쉬프트 레지스터이며, 상기 시스템 클럭(FO)에 동기하여 수신 데이타(203)를 제 2 도의 (204)~(211)에 도시된 바와 같이 쉬프팅 출력한다. 이후 상기 쉬프트 레지스터(54)로부터 출력되는 쉬프트 출력데이타(204~211)는 제 1 저항 어레이(64)에서 합성되어 제 2 도의(212)에 도시된 바와 같이 출력된다. 이때 상기 제 1 저항 어레이(64)로부터 출력되는 데이타(212)는 I상(In-phase)의 데이타이다.

또한 분주기(1/2 frequency divider ; 55)는 데이타 발생기(53)으로부터 출력되는 데이타(203)를 입력받아 2분주하여 출력단자(Q)로는 제 2 도의 (217)에 도시된 바와 같이 출력하며, 반전 출력단자()로는 제 2 도의 (222)에 도시된 바와 같이 출력한다.

그리고 X-OR 게이트(Exclusive-OR gate ; 56~59)는 상기 쉬프트 레지스터(54)의 출력(204~211)을 인가받아 각각 배타적 논리합연산하여 제 2 도의 (213~216)에 도시된 바와 같이 출력한다. 또한 X-OR 게이트(60~63)는 상기 X-OR 게이트 (56~59)의 연산출력(213~216)을 각각 일측 입력단으로 입력받으며, 상기 분주기(55)의 출력단자(Q)로부터의 출력(217)을 각각 이측 입력단으로 입력받아 각각 두 입력을 배타적 논리합연산하여 제 2 도의 (218~221)에 도시된 바와 같이 출력한다.

이때 제 2 저항 어레이(65)는 상기 X-OR 게이트(60~63)의 출력(218~221)과 상기 분주기(55)의 반전출력(222)을 합성하여 제 2 도의 (23)에 도시된 바와 같이 출력한다. 이때 상기 제 2 저항 어레이(65)의 출력(223)이 Q상(Quad-phase) 데이타가 된다.

상술한 바와 같이 I상 데이타와 Q상 데이타가 발생되면, 제 1 믹서(68)는 상기 I상 데이타(212)와 캐리어 발생기(Carrier generator ; 66)로부터 생성출력되는 캐리어 신호(cos ωt)를 입력받아 제 2 도의 (225)에 도시된 바와 같이 I변조 신호(in-phase data×cos ωt)로 믹싱출력한다. 그리고 제 2 믹서(69)는 상기 캐리어 발생기(66)의 출력을 이상기(90°phase shifter)가 90°쉬프트하여 출력한 캐리어 신호(sin ωt)와 Q상 데이타(223)를 입력받아 제 2 도의 (226)에 도시된 바와 같이 Q변조 신호(Quad-phase data×sin ωt)로 믹싱출력한다. 이후 합산기(70)는 상기 제 1 믹서(68) 및 제 2 믹서(69)의 출력을 가산하여 제 2 도의 (227)에 도시된 바와 같은 CPSK 변조 신호를 출력한다.

그러나 상술한 바와 같은 종래의 CPSK 변조기는 쉬프트 레지스터(54)의 출력이 제 1 저항 어레이(64)로 인가되어 I상 데이타(212)를 만들고, 상기 쉬프트 레지스터(54)의 출력이 X-OR 게이트(56~63)를 통해 제 2 저항 어레이(65)로 인가되어 Q상 데이트(223)를 만든후, 상기 두 신호(212,223)를 캐리어 신호들(cos ωt, sin ωt)과 믹싱하여 변조신호를 출력하게 되며, 여기서 상기 X-OR 게이트(56~63)의 전파 지연(propagation delay)에 의해 I상 데이타(i-phase data)와 Q상 데이타(Quad-phase data)간에 시간 지연이 발생된다. 이로 인하여 종래의 CPSK 변조기에서 변조 신호를 출력할때 상기 I상 데이타와 Q상 데이타간의 지연 시간차에 의해 변조 효율이 저하되는 문제점이 있었다.

따라서 본 발명의 목적은 CPSK 변조기에서 변조 파형 정형시 쉬프트 레지스터 전단에서 논리 연산을 완료하고 쉬프트 레지스터의 출력을 바로 합산함으로서 I상 데이타와 Q상 데이타간의 시간 지연을 제거할 수 있는 CPSK 변조기를 제공함에 있다.

이하 본 발명을 도면을 참조하여 상세히 설명한다.

제 3 도는 본 발명의 바람직한 일실시예에 따른 CPSK 변조기의 구체 회로도로서, 시스템 클럭을 발생하는 클럭 발생기(11)와, 상기 시스템 클럭을 입력받아 소정 제 1 분주기(1/N1)로 분주하여 제 1 분주신호를 출력하는 제 1 분주기(1/N1 frequency divider ; 12)와, 상기 제 1 분주신호를 소정 제 2 분주비로 분주하여 제 2 분주신호로 출력하는 제 2 분주기(1/N2 frequency divider ; 13)와, 상기 제 2 분주신호에 동기하여 변조를 소망하는 디지탈 데이타를 발생하는 데이타 발생기(digital data generator ; 14)와, 상기 디지탈 데이타를 수신하고, 상기 시스템 클럭에 동기하여 수신된 디지탈 데이타를 쉬프팅 출력하는 제 1 쉬프트 레지스터(19)와, 상기 제 1 쉬프트 레지스터(19)의 출력을 합산하여 I상 데이타를 발생하는 제 1 저항 어레이(22)와, 상기 디지탈 데이타를 클럭단을 입력받아 2분주출력하는 제1D플립플로(D-flip-flop ; 15)과, 상기 디지탈 데이타를 입력받아 상기 제 1 분주신호에 동기하여 반전 디지탈 데이타로 지연출력하는 제 2D플립플롭(16)과, 상기 제 1D플립플롭(15)의 출력과 상기 디지탈 데이타를 배타적 논리합연산하여 출력하는 제 1 X-OR 게이트(17)와, 상기 제 1 X-OR 게이트(17)의 출력을 입력받아 상기 시스템 클럭에 동기하여 쉬프팅출력하는 제 2 쉬프트 레지스터(20)와, 상기 제 1D플립플롭(15)과 제 2 D플립플롭(16)의 출력을 입력받아 배타적 논리합연산하여 출력하는 제 2 X-OR 게이트(18)와, 상기 제 2 X-OR 게이트(18)의 출력을 입력받아 상기 시스템 클럭에 동기하여 쉬프팅 출력하는 제 3 쉬프트 레지스터(21)와, 상기 제2 및 제 3 쉬프트 레지스터(20,21)의 출력을 합산하여 Q상 데이타를 생성출력하는 제 2 저항 어레이(23)와, 데이타 변조를 위한 소정 캐리어 신호를 생성출력하는 캐리어 발생기(carrier generator ; 24)와, 상기 I상 데이타와 상기 캐리어신호를 입력받아 믹싱출력하는 제 1 믹서(25)와, 상기 캐리어신호를 입력받아 90°쉬프트하여 출력하는 이상캐리어신호를 생성출력하는 이상기(90°phase shifter ; 26)와, 상기 Q상 데이타와 상기 이상캐리어신호를 입력받아 믹싱출력하는 제 2 믹서(27)와, 상기 제 1 믹서(25)와 상기 제 2 믹서(27)의 출력을 입력받아 CPSK 변조신호로 가산출력하는 합산기(28)와, 상기 합산기(28)의 출력을 전력 증폭하여 출력하는 증폭기(29)로 구성된다.

제 4 도는 상기 제 3 도 각부의 동작 파형도로서, 제4a도는 클럭 발생기(11)의 출력 파형이며, 제4b도는 제 1분주기(12)의 출력 파형이고, 제4c도는 제 2 분주기(13)의 출력 파형이며, 제4d도는 데이타 발생기(14)의 디지탈 데이타 파형이고, 제4e도는 제 2 D플립플롭(16)의 출력 파형이며, 제4f도는 제 1 D플립플롭(15)의 출력 파형이고, 제4g도는 제 1 X-OR 게이트(17)의 출력 파형이며, 제4h도는 제 2 X-OR 게이트(18)의 출력 파형이고, 제4i도~제4l도은 제 2 쉬프트 레지스터(20)의 출력파형이며, 제4m도~제4p도는 제 3 쉬프트 레지스터(21)의 출력파형이고, 제4q도는 제 2 저항 어레이(23)로부터 출력되는 Q상 데이타의 출력 파형이고, 제4rl도~제4r8도는 제 1 쉬프트 레지스터(19)의 출력 파형이며, 제4s도는 제 1 저항 어레이(22)로부터 출력되는 I상 데이타의 출력 파형이다.

이하 상술한 제 3 도의 구성에 의거하고, 제 4 도의 동작 파형도를 참조하여 본 발명의 바람직한 일실시예를 상세히 설명한다.

먼저 클럭 발생기(11)는 제 4 도의 제4a도에 도시된 바와 같은 시스템 클럭을 생성출력한다. 이때 제 1 분주기(12)는 상기 시스템 클럭을 분주하여 제 4 도의 제4b도에 도시된 바와 같은 제 1 분주신호를 출력하는데, 상기 제 1 분주신호는 변조데이타를 지연시키기 위한 클력으로 이용된다. 상기 제 1 분주신호를 입력받은 제 2 분주기(13)는 이를 다시 제4c도에 도시된 바와 같은 제 2 분주신호로 분주하여 출력한다. 이후 데이타 발생기(14)는 상기 제 2 분주신호에 동기하여 일례로 제 4 도의 제4d도에 도시한 바와 같은 변조코자 하는 데이(이하 "디지탈 데이타"라 칭함)를 출력한다.

이하 먼저 I상 데이타(in-phase data)의 생성과정을 살펴본다. 상기 디지탈 데이타를 입력받은 제 1 쉬프트 레지스터(19)는 8비트 레지스터로서, 상기 시스템 클럭에 동기하여 상기 디지탈 데이타를 제 4 도의 제4r1도~제4r8도에 도시한 바와 같이 쉬프트 출력한다. 그러면 저항군(R10~R18)으로 구성된 제 1 저항 어레이(22)는 상기 제 1 쉬프트 레지스터(19)의 쉬프트출력을 합산하여 제 4 도의 제4s도에 도시된 바와 같은 I상 데이타를 출력한다. 이때 캐패시터(C10)는 상기 I상 데이타를 스무싱(smoothing)처리한다.

이하 Q상 데이타의 출력 과정을 살펴본다. 먼저 상기 제 1 D플립플롭(15)은 상기 디지탈 데이타를 클럭단으로 입력받아 제 4 도의 제4f도에 도시한 바와 같이 2분주하여 출력한다. 그리고 제 2 D플립플롭(16)은 상기 디지탈 데이타를 입력받아, 상기 제 1 분주신호에 동기시켜 반전출력단자()로 제 4 도의 제4e도에 도시한 바와 같이 상기 제 1 분주신호의 한주기만큼 지연된 반전 디지탈 데이타를 출력한다. 이때 제 1 X-OR 게이트(17)는 상기 디지탈 데이타와 2분주된 디지탈 데이타를 입력받아 배타적 논리합연산하여 제 4 도의 제4g도에 도시한 바와 같은 논리 연산 데이타를 출력한다. 이후 4비트 쉬프트 레지스터인 제 2 쉬프트 레지스터(20)는 상기 제 1 X-OR 게이트(17)의 출력을 입력받아 상기 시스템 클럭에 동기하여 상기 논리연산 데이타를 제 4 도의 제4i도~제4l도과 같이 쉬프트 출력한다. 또한 상기 2분주된 디지탈 데이타와 상기 반전 디지탈 데이타를 입력받은 제 2 X-OR 게이트(18)는 상기 두 입력데이타를 배타적 논리합연산하여 제 4 도의 제4h도에 도시한 바와 같이 출력한다.

한편 4비트 쉬프트 레지스터인 제 3 쉬프트 레지스터(2l)는 상기 제 2 X-OR 게이트(18)의 연산출력을 입력받아 상기 시스템 클럭에 동기하여 제 4 도의 제4m도~제4p도에 도시된 바와 같이 쉬프트 출력한다.

이후 저항군(R20~R28)으로 구성된 제 2 저항 어레이(23)는 상기 제2 및 제 3 쉬프트 레지스터(20,21)의 쉬프트 출력을 입력받아 제 4 도의 제4q도에 도시된 바와 같은 Q상 데이타로 출력한다.

따라서 상술한 바와 같이 상기 Q상 데이타를 발생하는 경우, 제1,2D플립플롭(15,16) 및 제1,2X-OR 게이트(17,18)를 통해 상기 쉬프트 레지스터(20,21)로 인가되기전에 Q상 데이타의 조건인 직교상을 만족시키므로써, 상기 쉬프트 레지스터(20,21)에 인가되는 시스템 클럭에 의해서만 타이밍이 결정된다. 그러므로 Q상 데이타 발생시 I상 데이타와의 시간 지연 현상이 발생되지 않음을 알 수 있다.

이후 상기 제4s도와 같은 I상 데이타는 제 2 믹서(25)에서 캐리어 신호와 믹싱되고, 상기 제4q도와 같은 Q상 데이타는 제 2 믹서(27)에서 90°쉬프트된 캐리어 신호와 믹싱되며, 상기 제 1 믹서(25)와 제 2 믹서(27)의 출력은 합산기(28)에서 가산되어 CPSK 변조신호로 출력된다.

상술한 바와 같이 본 발명은 I상 데이타와 Q상 데이타의 시간지연 현상을 제거함으로서, 안정된 변조기능을 수행할 수 있는 동시에 변조기의 효율을 향상시킬 수 있다는 장점이 있다.

Claims (5)

1. 소정 시스템 클럭을 구비하여 I상 데이타와 Q상데이타를 믹싱하여 CPSK 변조신호를 출력하는 장치에 있어서, 상기 시스템 클럭을 소정 제 1 분주비로 분주하여 CPSK 변조하고자 소망하는 디지탈 데이타를 지연하기 위한 제 1 분주신호를 생성출력하는 제 1 분주수단과, 상기 제 1 분주신호를 입력받아 소정 제 2 분주비로 분주하여 제 2 분주신호를 출력하는 제 2 분주수단과, 상기 제 2 분주신호에 동기하여 상기 디지탈 데이타를 생성출력하는 수단과, 상기 디지탈 데이타를 입력받아 상기 시스템 클럭에 동기하여 쉬프트 출력하는 제 1 쉬프트 레지스터와, 상기 제 1 쉬프트 레지스터의 쉬프트 출력을 합산하여 상기 I상 데이타로 출력하는 제 1 합산수단과, 상기 디지탈 데이타를 입력받아 2분주하여 2분주된 디지탈 데이타로 출력하는 제 3 분주수단과, 상기 디지탈 데이타를 입력받아 상기 제 2 분주신호에 동기하여 위상반전하여 지연 디지탈 데이타로 지연출력하는 지연수단과, 상기 디지탈 데이타와 2분주된 디지탈 데이타를 입력받아 배타적 논리합연산하여 제 1 연산데이타로 출력하는 제1 연산수단과, 상기 2부주된 디지탈 데이타와 상기 지연 디지탈 데이타를 입력받아 배타적 논리합연산하여 제 2 연산데이타로 출력하는 제 2 연산수단과, 상기 제 1 연산데이타를 입력받아 상기 시스템 클럭에 동기하여 쉬프트 출력하는 제 2 쉬프트 레지스터와, 상기 제 2 연산데이타를 입력받아 상기 시스템 클럭에 동기하여 쉬프트 출력하는 제 3 쉬프트 레지스터와 상기 제2 및 제 3 쉬프트 레지스터의 쉬프트 출력을 합산하여 상기 Q상 데이타로 출력하는 제 2 합산수단으로 구성함을 특징으로 하는 I상과 Q상의 지연을 제거하는 CPSK 변조기.
2. 제 1 항에 있어서, 제 1 쉬프트 레지스터가 8비트 쉬프트 레지스터임을 특징으로 하는 I상과 Q상의 지연을 제거하는 CPSK 변조기.
3. 제 2 항 또는 제 3 항에 있어서, 상기 제2 및 제 3 쉬프트 레지스터가 4비트 쉬프트 레지스터임을 특징으로 하는 I상과 Q상의 지연을 제거하는 CPSK 변조기.
4. I상 데이타와 Q상 데이타를 믹싱하여 CPSK 변조신호를 출력하는 장치에 있어서, 상기 시스템 클럭을 소정 제 1 분주비로 분주하여 CPSK 변조하고자 소망하는 디지탈 데이타를 지연하기 위한 제 1 분주신호를 생성출력하는 제 1 분주기와, 상기 제 1 분주신호를 입력받아 소정 제 2 분주비로 분주하여 제 2 분주신호를 출력하는 제 2 분주기, 상기 제 2 분주신호에 동기하여 상기 디지탈 데이타를 생성출력하는 데이타 발생기와, 상기 디지탈 데이타를 입력받아 상기 시스템 클럭에 동기하여 쉬프트 출력하는 제 1 쉬프트 레지스터와, 소정 저항군을 구비하여 상기 제 1 쉬프트 레지스터의 쉬프트 출력을 입력받고 입력신호를 합산하여 상기 I상 데이타로 출력하는 제 1 저항 어레이과, 상기 디지탈 데이타를 클럭입력받아 2분주하여 2분주된 디지탈 데이타로 출력하는 제 1 플립플롭과, 상기 디지탈 데이타를 입력받아 상기 제 2 분주신호에 동기하여 반전출력단자를 통해 지연디지탈 데이타로 지연출력하는 제 2 플립플롭과, 상기 디지탈 데이타와 2분주된 디지탈 데이타를 입력받아 배타적 논리합연산하여 제 1 연산데이타로 출력하는 제 1 배타적 논리합연산소자와, 상기 2분주된 디지탈 데이타와 상기 지연 디지탈 데이타를 입력받아 배타적 논리합연산하여 제 2 연산데이타로 출력하는 제 2 배타적 논리합연산소자와, 상기 제 1 연산데이타를 입력받아 상기 시스템 클럭에 동기하여 쉬프트 출력하는 제 2 쉬프트 레지스터와, 상기 제 2 연산데이타를 입력받아 상기 시스템 클럭에 동기하여 쉬프트 출력하는 제 3 쉬프트 레지스터와, 소정 저항군을 구비하여 상기 제2 및 제 3 쉬프트 레지스터의 쉬프트 출력을 입력받아 상기 Q상 데이타로 합산출력하는 제 2 저항 어레이로 구성함을 특징으로 하는 I상과 Q상의 지연을 제거하는 CPSK 변조기.
5. 제 5 항에 있어서, 상기 제 1 쉬프트 레지스터가 8비트 쉬프트 레지스터이며, 상기 제2 및 제 3 쉬프트 레지스터가 4비트 쉬프트 레지스터임을 특징으로 하는 I상과 Q상의 지연을 제거하는 CPSK 변조기.