JP3313403B2 - Ｑｐｓｋ変調器 - Google Patents
Ｑｐｓｋ変調器Info
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- JP3313403B2 JP3313403B2 JP17845092A JP17845092A JP3313403B2 JP 3313403 B2 JP3313403 B2 JP 3313403B2 JP 17845092 A JP17845092 A JP 17845092A JP 17845092 A JP17845092 A JP 17845092A JP 3313403 B2 JP3313403 B2 JP 3313403B2
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Description
【０００１】
【産業上の利用分野】この発明は、衛星通信や地上マイ
クロ波通信に利用されるＱＰＳＫ変調器に係り、特にデ
ータ信号の周波数帯域を波形処理によって制限し、伝送
効率を改善するものに関する。
クロ波通信に利用されるＱＰＳＫ変調器に係り、特にデ
ータ信号の周波数帯域を波形処理によって制限し、伝送
効率を改善するものに関する。
【０００２】
【従来の技術】一般に、衛星通信や地上マイクロ波通信
における無線伝送方式にあっては、搬送波をデジタル信
号で変調する搬送波変調伝送方式が用いられる。ＰＳＫ
（フェーズ・シフト・キーイング）変調方式もそのひと
つであり、基本的にデジタル信号の“１”、“０”に応
じて搬送波の位相を切り替えていくものである。
における無線伝送方式にあっては、搬送波をデジタル信
号で変調する搬送波変調伝送方式が用いられる。ＰＳＫ
（フェーズ・シフト・キーイング）変調方式もそのひと
つであり、基本的にデジタル信号の“１”、“０”に応
じて搬送波の位相を切り替えていくものである。
【０００３】ところで、デジタル信号は矩形波であり、
多くの高調波成分を含んでいる。したがって、このデジ
タル信号にそのままＰＳＫ変調を施すと、その周波数帯
域が広くなり、多重伝送が困難になる。そこで、デジタ
ル信号の波形を鈍らせて（スムージング）、高調波成分
を除去することにより帯域制限することが考えられる。
多くの高調波成分を含んでいる。したがって、このデジ
タル信号にそのままＰＳＫ変調を施すと、その周波数帯
域が広くなり、多重伝送が困難になる。そこで、デジタ
ル信号の波形を鈍らせて（スムージング）、高調波成分
を除去することにより帯域制限することが考えられる。
【０００４】上記のような波形処理には、ローパスフィ
ルタを用いるのが一般的であるが、実際には立ち上がり
後、立ち下がり後の振動収束が困難であり、特性の設定
が容易でない。そこで、USP4,339,724（文献「DIGITAL
COMMUNICATIONS」（著者Dr.KAMIO FEHER ，Ph. D.，M.
A. Sc，P. Eng. ）に詳細が記載されている）に示され
るフィルタを利用することが考えられている。
ルタを用いるのが一般的であるが、実際には立ち上がり
後、立ち下がり後の振動収束が困難であり、特性の設定
が容易でない。そこで、USP4,339,724（文献「DIGITAL
COMMUNICATIONS」（著者Dr.KAMIO FEHER ，Ph. D.，M.
A. Sc，P. Eng. ）に詳細が記載されている）に示され
るフィルタを利用することが考えられている。
【０００５】このフィルタは、図４に示すように、第１
乃至第４の信号源１〜４と、各信号源１〜４の出力を制
御信号に応じて導出する第１乃至第４のスイッチ５〜８
と、入力デジタル信号に応じて各スイッチ５〜８に対す
る制御信号を発生するロジック回路９とで構成される。
乃至第４の信号源１〜４と、各信号源１〜４の出力を制
御信号に応じて導出する第１乃至第４のスイッチ５〜８
と、入力デジタル信号に応じて各スイッチ５〜８に対す
る制御信号を発生するロジック回路９とで構成される。
【０００６】第１、第２の信号源１，２はそれぞれ振幅
がＥで、周波数が入力デジタル信号の周波数の１／４の
正弦波信号を発生するが、互いに位相がπだけずれてい
る。第３、第４の信号源３，４はそれぞれ＋Ｅ、−Ｅの
直流電圧信号を発生する。各スイッチ５〜８で導出され
た信号は合成されて出力されるが、さらにロジック回路
９にフィードバックされる。
がＥで、周波数が入力デジタル信号の周波数の１／４の
正弦波信号を発生するが、互いに位相がπだけずれてい
る。第３、第４の信号源３，４はそれぞれ＋Ｅ、−Ｅの
直流電圧信号を発生する。各スイッチ５〜８で導出され
た信号は合成されて出力されるが、さらにロジック回路
９にフィードバックされる。
【０００７】いま、図５（ａ）に示すデジタル信号（Ｎ
ＲＺ符号によるデータ列）がロジック回路９に入力され
たとする。ロジック回路９は入力デジタル信号の状態変
化を判別し、この判別結果に基づきスイッチ５〜８をオ
ン／オフ制御して、１シンボル毎に信号源１〜４の出力
の一つを選択していく。これにより、図５（ｂ）に示す
ように、入力デジタル信号の高調波成分を除去した信号
波形が得られる。
ＲＺ符号によるデータ列）がロジック回路９に入力され
たとする。ロジック回路９は入力デジタル信号の状態変
化を判別し、この判別結果に基づきスイッチ５〜８をオ
ン／オフ制御して、１シンボル毎に信号源１〜４の出力
の一つを選択していく。これにより、図５（ｂ）に示す
ように、入力デジタル信号の高調波成分を除去した信号
波形が得られる。
【０００８】しかしながら、上記構成のフィルタを用い
た波形処理回路では、複数の信号源を１シンボル毎に選
択していくスイッチの高速化が困難であり、近年の衛星
通信等に用いられるデジタル信号のビットレートに対応
することができない。また、複数の信号源を必要とする
ため、構造的に複雑で、小型化、信頼性の面で問題が大
きい。
た波形処理回路では、複数の信号源を１シンボル毎に選
択していくスイッチの高速化が困難であり、近年の衛星
通信等に用いられるデジタル信号のビットレートに対応
することができない。また、複数の信号源を必要とする
ため、構造的に複雑で、小型化、信頼性の面で問題が大
きい。
【０００９】
【発明が解決しようとする課題】以上述べたように従来
では、高速デジタル信号の高調波成分を除去して波形を
スムージングする有効な手段がなく、ＱＰＳＫ変調時の
帯域制限が困難であった。
では、高速デジタル信号の高調波成分を除去して波形を
スムージングする有効な手段がなく、ＱＰＳＫ変調時の
帯域制限が困難であった。
【００１０】この発明は上記の課題を解決するためにな
されたもので、小型、簡易にして高信頼性ある波形処理
回路により高速デジタル信号の波形をスムージングで
き、これによってＱＰＳＫ変調時の周波数帯域を効率良
く制限できるＱＰＳＫ変調器をを提供することを目的と
する。
されたもので、小型、簡易にして高信頼性ある波形処理
回路により高速デジタル信号の波形をスムージングで
き、これによってＱＰＳＫ変調時の周波数帯域を効率良
く制限できるＱＰＳＫ変調器をを提供することを目的と
する。
【００１１】
【課題を解決するための手段】上記目的を達成するため
にこの発明に係るＱＰＳＫ変調器は、Ｉ軸データ信号を
波形整形する第１の波形処理回路と、Ｑ軸データ信号を
１／２シンボル遅延する１／２シンボル遅延回路と、こ
の回路の出力を波形整形する第２の波形処理回路と、搬
送波信号を発生するローカル発振器と、このローカル発
振器の出力を９０°位相シフトする９０°移相器と、前
記ローカル発振器の出力と前記第１の波形処理回路の出
力とを混合する第１のミキサと、前記９０°移相器の出
力と前記第２の波形処理回路の出力とを混合する第２の
ミキサと、前記第１、第２のミキサの各出力を加算出力
する加算器とを具備し、前記第１、第２の波形処理回路
は、それぞれ入力データ信号を１シンボル遅延する１シ
ンボル遅延回路と、この遅延回路の出力と入力データ信
号との排他的論理和をとる論理ゲート回路と、前記入力
データ信号の周波数と同一周波数の正弦波信号を発生す
る正弦波発生回路と、この回路の出力位相を前記入力デ
ータ信号の位相に一致させる位相制御手段と、前記正弦
波発生回路の出力信号と前記入力データ信号とを乗算す
る乗算器と、この乗算器の出力を被サンプル信号として
入力し、前記論理ゲート回路の出力が第１のレベルの状
態ではそのまま通過させ、第１のレベルから第２のレベ
ルに状態変化する時点でサンプルホールド出力とするサ
ンプルホールド回路とを備えることを特徴とする。
にこの発明に係るＱＰＳＫ変調器は、Ｉ軸データ信号を
波形整形する第１の波形処理回路と、Ｑ軸データ信号を
１／２シンボル遅延する１／２シンボル遅延回路と、こ
の回路の出力を波形整形する第２の波形処理回路と、搬
送波信号を発生するローカル発振器と、このローカル発
振器の出力を９０°位相シフトする９０°移相器と、前
記ローカル発振器の出力と前記第１の波形処理回路の出
力とを混合する第１のミキサと、前記９０°移相器の出
力と前記第２の波形処理回路の出力とを混合する第２の
ミキサと、前記第１、第２のミキサの各出力を加算出力
する加算器とを具備し、前記第１、第２の波形処理回路
は、それぞれ入力データ信号を１シンボル遅延する１シ
ンボル遅延回路と、この遅延回路の出力と入力データ信
号との排他的論理和をとる論理ゲート回路と、前記入力
データ信号の周波数と同一周波数の正弦波信号を発生す
る正弦波発生回路と、この回路の出力位相を前記入力デ
ータ信号の位相に一致させる位相制御手段と、前記正弦
波発生回路の出力信号と前記入力データ信号とを乗算す
る乗算器と、この乗算器の出力を被サンプル信号として
入力し、前記論理ゲート回路の出力が第１のレベルの状
態ではそのまま通過させ、第１のレベルから第２のレベ
ルに状態変化する時点でサンプルホールド出力とするサ
ンプルホールド回路とを備えることを特徴とする。
【００１２】
【作用】上記構成によるＱＰＳＫ変調器では、Ｉ，Ｑ軸
データ信号をそれぞれ対応して設けられた第１、第２の
波形処理回路に入力し、各波形処理回路において、１シ
ンボル遅延して入力データ信号との排他的論理和をと
り、一方、入力データ信号の周波数と同一周波数の正弦
波信号を、入力データ信号の位相に一致させつつ、入力
データ信号とを乗算し、この乗算出力を被サンプル信号
として、排他的論理和出力が第１のレベルの状態ではそ
のまま通過させ、第１のレベルから第２のレベルに状態
変化する時点でサンプルホールド出力とすることによ
り、スムージング波形を得る。そして、それぞれ波形処
理されたＩ，Ｑデータ信号を０°、９０°の搬送波信号
と混合し、加算することにより、周波数帯域が制限され
たＩ，Ｑ多重信号を得る。
データ信号をそれぞれ対応して設けられた第１、第２の
波形処理回路に入力し、各波形処理回路において、１シ
ンボル遅延して入力データ信号との排他的論理和をと
り、一方、入力データ信号の周波数と同一周波数の正弦
波信号を、入力データ信号の位相に一致させつつ、入力
データ信号とを乗算し、この乗算出力を被サンプル信号
として、排他的論理和出力が第１のレベルの状態ではそ
のまま通過させ、第１のレベルから第２のレベルに状態
変化する時点でサンプルホールド出力とすることによ
り、スムージング波形を得る。そして、それぞれ波形処
理されたＩ，Ｑデータ信号を０°、９０°の搬送波信号
と混合し、加算することにより、周波数帯域が制限され
たＩ，Ｑ多重信号を得る。
【００１３】
【実施例】以下、図面を参照してこの発明の一実施例を
詳細に説明する。
詳細に説明する。
【００１４】図１はこの発明に係るＱＰＳＫ変調器の全
体構成を示すものである。図１において、１はＩ軸デー
タ信号入力端子であり、この端子１に供給されたデータ
信号Ｉは第１の波形処理回路２でスムージング波形に整
形された後、第１のミキサ３に供給される。この第１の
ミキサ３にはローカル発振器４で生成される搬送波信号
（０°）が供給されており、波形整形されたＩ軸データ
信号はこの搬送波信号とミキシングされて加算器５に送
られる。
体構成を示すものである。図１において、１はＩ軸デー
タ信号入力端子であり、この端子１に供給されたデータ
信号Ｉは第１の波形処理回路２でスムージング波形に整
形された後、第１のミキサ３に供給される。この第１の
ミキサ３にはローカル発振器４で生成される搬送波信号
（０°）が供給されており、波形整形されたＩ軸データ
信号はこの搬送波信号とミキシングされて加算器５に送
られる。
【００１５】一方、６はＱ軸データ信号入力端子であ
り、この端子６に供給されたデータ信号ＱはＴＳ／２遅
延回路７でＴＳ（１シンボル期間）の１／２だけ遅延さ
れて第２の波形処理回路８に送られる。この第２の波形
処理回路８は第１の波形処理回路２と同一構成で、入力
データ信号をスムージング波形に整形する。ここで波形
整形されたＱ軸データ信号は第２のミキサ９に供給され
る。この第２のミキサ９には９０°移相器１０により９
０°位相シフトされた搬送波信号（９０°）が供給され
ており、波形整形されたＱ軸データ信号はこの搬送波信
号とミキシングされて加算器５に送られる。
り、この端子６に供給されたデータ信号ＱはＴＳ／２遅
延回路７でＴＳ（１シンボル期間）の１／２だけ遅延さ
れて第２の波形処理回路８に送られる。この第２の波形
処理回路８は第１の波形処理回路２と同一構成で、入力
データ信号をスムージング波形に整形する。ここで波形
整形されたＱ軸データ信号は第２のミキサ９に供給され
る。この第２のミキサ９には９０°移相器１０により９
０°位相シフトされた搬送波信号（９０°）が供給され
ており、波形整形されたＱ軸データ信号はこの搬送波信
号とミキシングされて加算器５に送られる。
【００１６】加算器５は、Ｉ軸データ信号、Ｑ軸データ
信号が乗せられた０°、９０°の搬送波信号を加算出力
する。これによってＱＰＳＫ変調信号が得られ、出力端
子１１より導出される。上記第１、第２の波形処理回路
２，８は、具体的には図２に示すように構成される。
信号が乗せられた０°、９０°の搬送波信号を加算出力
する。これによってＱＰＳＫ変調信号が得られ、出力端
子１１より導出される。上記第１、第２の波形処理回路
２，８は、具体的には図２に示すように構成される。
【００１７】図２において、入力端子２１に供給される
データ信号ＤＳはＮＲＺ符号によるデータ列である。こ
の入力データ信号ＤＳは直接ＥＸ−ＯＲゲート回路２２
の一方の入力端に供給されると共に、遅延回路２３で１
シンボル分（ＴＳ）遅延されて、ＥＸ−ＯＲゲート回路
２２の他方の入力端に供給される。さらに、位相調整用
の遅延回路２４を介して、ミキサ２５に供給される。
データ信号ＤＳはＮＲＺ符号によるデータ列である。こ
の入力データ信号ＤＳは直接ＥＸ−ＯＲゲート回路２２
の一方の入力端に供給されると共に、遅延回路２３で１
シンボル分（ＴＳ）遅延されて、ＥＸ−ＯＲゲート回路
２２の他方の入力端に供給される。さらに、位相調整用
の遅延回路２４を介して、ミキサ２５に供給される。
【００１８】このミキサ２５は乗算器として機能し、デ
ータ信号ＤＳを正弦波発生器２６で発生される正弦波信
号と乗算してＦＳＫ変調（Frequency-Shift keying：周
波数変調）して出力する。正弦波発生器２６は電圧制御
発振器によって構成され、入力データ信号ＤＳと比較し
て、倍の周期でかつ同期した正弦波信号を発生するよう
に、ビットクロック再生回路２７、位相比較器２８、ロ
ーパスフィルタ（ＬＰＦ）２９によってＰＬＬ回路が組
まれている。
ータ信号ＤＳを正弦波発生器２６で発生される正弦波信
号と乗算してＦＳＫ変調（Frequency-Shift keying：周
波数変調）して出力する。正弦波発生器２６は電圧制御
発振器によって構成され、入力データ信号ＤＳと比較し
て、倍の周期でかつ同期した正弦波信号を発生するよう
に、ビットクロック再生回路２７、位相比較器２８、ロ
ーパスフィルタ（ＬＰＦ）２９によってＰＬＬ回路が組
まれている。
【００１９】一方、ＥＸ−ＯＲゲート回路２２の排他的
論理和出力は、サンプルホールド回路（Ｓ／Ｈ）３０の
ロジックインプット端子に供給される。このサンプルホ
ールド回路３０の信号入力端子には上記ミキサ２５の出
力が供給される。
論理和出力は、サンプルホールド回路（Ｓ／Ｈ）３０の
ロジックインプット端子に供給される。このサンプルホ
ールド回路３０の信号入力端子には上記ミキサ２５の出
力が供給される。
【００２０】このサンプルホールド回路（Ｓ／Ｈ）３０
はロジックインプット端子のレベルがハイレベルのとき
サンプル期間となり、信号入力をそのまま通過させる。
また、ロジックインプット端子のレベルがローレベルと
なったとき、その時点の入力信号レベルをサンプルして
ホールド出力する。上記構成において、以下、図３を参
照して、図２に示した波形処理回路の動作を説明する。
はロジックインプット端子のレベルがハイレベルのとき
サンプル期間となり、信号入力をそのまま通過させる。
また、ロジックインプット端子のレベルがローレベルと
なったとき、その時点の入力信号レベルをサンプルして
ホールド出力する。上記構成において、以下、図３を参
照して、図２に示した波形処理回路の動作を説明する。
【００２１】いま、図３（ａ）に示すようなＮＲＺ符号
によるデータ信号ＤＳが入力端子２１に供給されたとす
る。ロジック状態では、Ｈレベルで“１”、Ｌレベルで
“０”を表すが、ＮＲＺデータではＨレベルで“１”、
Ｌレベルで“−１”である。この入力データ信号ＤＳ
は、直接ＥＸ−ＯＲゲート回路２２の一方端に供給さ
れ、また遅延回路２３により、図３（ｂ）に示すように
１シンボル分遅延されて、ＥＸ−ＯＲゲート回路２２の
他方端に供給される。ＥＸ−ＯＲゲート回路２２は、図
３（ａ），（ｂ）の排他的論理和をとり、これによって
図３（ｃ）に示すような波形出力が得られる。
によるデータ信号ＤＳが入力端子２１に供給されたとす
る。ロジック状態では、Ｈレベルで“１”、Ｌレベルで
“０”を表すが、ＮＲＺデータではＨレベルで“１”、
Ｌレベルで“−１”である。この入力データ信号ＤＳ
は、直接ＥＸ−ＯＲゲート回路２２の一方端に供給さ
れ、また遅延回路２３により、図３（ｂ）に示すように
１シンボル分遅延されて、ＥＸ−ＯＲゲート回路２２の
他方端に供給される。ＥＸ−ＯＲゲート回路２２は、図
３（ａ），（ｂ）の排他的論理和をとり、これによって
図３（ｃ）に示すような波形出力が得られる。
【００２２】一方、入力データ信号ＤＳはビットクロッ
ク再生回路２７に供給され、ここで再生されたビットク
ロックは位相比較器２８で発振器２６の出力と位相比較
される。これによって得られた位相誤差はローパスフィ
ルタ２９で電圧信号に変換され、発振器２６の制御入力
となる。これによって位相誤差は修正され、入力データ
信号に同期した倍の周波数の正弦波信号（ sinθ：但
し、θ＝（π／ＴＳ）ｔ）が得られる。
ク再生回路２７に供給され、ここで再生されたビットク
ロックは位相比較器２８で発振器２６の出力と位相比較
される。これによって得られた位相誤差はローパスフィ
ルタ２９で電圧信号に変換され、発振器２６の制御入力
となる。これによって位相誤差は修正され、入力データ
信号に同期した倍の周波数の正弦波信号（ sinθ：但
し、θ＝（π／ＴＳ）ｔ）が得られる。
【００２３】このように同期制御された正弦波信号はミ
キサ２５に供給され、遅延回路２２で位相調整されたデ
ータ信号ＤＳと乗算され、これによって図３（ｄ）に示
すようなＦＳＫ変調信号が得られる。この変調信号は、
図３（ｄ）からわかるように、入力データ信号ＤＳがＮ
ＲＺ表示で“−１”のとき正弦波信号を反転したもので
ある。このＦＳＫ変調信号はサンプルホールド回路３０
に供給される。
キサ２５に供給され、遅延回路２２で位相調整されたデ
ータ信号ＤＳと乗算され、これによって図３（ｄ）に示
すようなＦＳＫ変調信号が得られる。この変調信号は、
図３（ｄ）からわかるように、入力データ信号ＤＳがＮ
ＲＺ表示で“−１”のとき正弦波信号を反転したもので
ある。このＦＳＫ変調信号はサンプルホールド回路３０
に供給される。
【００２４】このサンプルホールド回路３０は、図３中
に示すように、ＥＸ−ＯＲゲート回路２２の排他的論理
和出力がＬレベルのときサンプル期間、Ｈレベルのとき
ホールド期間となる。サンプル期間では信号入力をその
まま通過させる。また、ホールド期間では、その開始点
のレベルをホールド出力する。よって、このサンプルホ
ールド回路３０の出力は図３（ｅ）に示すようになる。
に示すように、ＥＸ−ＯＲゲート回路２２の排他的論理
和出力がＬレベルのときサンプル期間、Ｈレベルのとき
ホールド期間となる。サンプル期間では信号入力をその
まま通過させる。また、ホールド期間では、その開始点
のレベルをホールド出力する。よって、このサンプルホ
ールド回路３０の出力は図３（ｅ）に示すようになる。
【００２５】以上のようにして波形処理されたデータ信
号は、図３（ｅ）から明らかなように、データが変化し
ている期間は一定レベルとなり、同一データが続くと正
弦波波形でレベル変化する。この結果、入力データ信号
の高調波成分は完全に除去され、帯域制限される。
号は、図３（ｅ）から明らかなように、データが変化し
ている期間は一定レベルとなり、同一データが続くと正
弦波波形でレベル変化する。この結果、入力データ信号
の高調波成分は完全に除去され、帯域制限される。
【００２６】そこで、上記信号処理回路を用いて図１の
ように構成すると、Ｉ，Ｑ軸データ信号はそれぞれ信号
処理回路２，８により正弦波波形によるＦＳＫ変調信号
が得られる。したがって、各軸において、ＦＳＫ変調信
号をミキサ３，９に供給し、それぞれ０°、９０°の搬
送波信号とミキシングして、加算器５で加算処理するこ
とにより、効果的に帯域制限されたＩ，Ｑ多重信号、す
なわちＱＰＳＫ変調信号を得ることができる。
ように構成すると、Ｉ，Ｑ軸データ信号はそれぞれ信号
処理回路２，８により正弦波波形によるＦＳＫ変調信号
が得られる。したがって、各軸において、ＦＳＫ変調信
号をミキサ３，９に供給し、それぞれ０°、９０°の搬
送波信号とミキシングして、加算器５で加算処理するこ
とにより、効果的に帯域制限されたＩ，Ｑ多重信号、す
なわちＱＰＳＫ変調信号を得ることができる。
【００２７】このように、この発明では、信号処理とし
て一つの発振器のみで対応できるので、比較的簡単かつ
小型にすることができ、しかも信頼性を向上させること
ができる。
て一つの発振器のみで対応できるので、比較的簡単かつ
小型にすることができ、しかも信頼性を向上させること
ができる。
【００２８】尚、上記の各実施例では、入力デジタル信
号としてＮＲＺ符号によるデータ列の場合について説明
したが、他の符号化形式にも適用できることはもちろん
である。その他、この発明の要旨を逸脱しない範囲で種
々変形しても、同様に実施可能であることはいうまでも
ない。
号としてＮＲＺ符号によるデータ列の場合について説明
したが、他の符号化形式にも適用できることはもちろん
である。その他、この発明の要旨を逸脱しない範囲で種
々変形しても、同様に実施可能であることはいうまでも
ない。
【００２９】
【発明の効果】以上のようにこの発明によれば、小型、
簡易にして高信頼性ある波形処理回路により高速デジタ
ル信号の波形をスムージングでき、これによってＱＰＳ
Ｋ変調時の周波数帯域を効率良く制限できるＱＰＳＫ変
調器をを提供することができる。
簡易にして高信頼性ある波形処理回路により高速デジタ
ル信号の波形をスムージングでき、これによってＱＰＳ
Ｋ変調時の周波数帯域を効率良く制限できるＱＰＳＫ変
調器をを提供することができる。
【図１】この発明に係るＱＰＳＫ変調器の一実施例とし
て全体構成を示すブロック回路図。
て全体構成を示すブロック回路図。
【図２】同実施例の波形処理回路の構成を示すブロック
回路図。
回路図。
【図３】図２の波形処理回路の動作を説明するための波
形図。
形図。
【図４】従来よりＱＰＳＫ変調器の波形整形用に利用が
考えられているフィルタの構成を示すブロック回路図。
考えられているフィルタの構成を示すブロック回路図。
【図５】図４の回路の動作を説明するための波形図。
１…Ｉ軸データ信号入力端子、２…第１の波形処理回
路、３…第１のミキサ、４…ローカル発振器、５…加算
器、６…Ｑ軸データ信号入力端子、７…ＴＳ／２遅延回
路、８…第２の波形処理回路、９…第２のミキサ、１０
…９０°移相器、１１…出力端子、２１…データ信号入
力端子、２２…ＥＸ−ＯＲゲート回路、２３…１シンボ
ル遅延回路、２４…位相調整用遅延回路、２５…ミキ
サ、２６…ビットクロック再生回路、２７…正弦波発生
器、２８…位相比較器、２９…ローパスフィルタ、３０
…サンプルホールド回路。
路、３…第１のミキサ、４…ローカル発振器、５…加算
器、６…Ｑ軸データ信号入力端子、７…ＴＳ／２遅延回
路、８…第２の波形処理回路、９…第２のミキサ、１０
…９０°移相器、１１…出力端子、２１…データ信号入
力端子、２２…ＥＸ−ＯＲゲート回路、２３…１シンボ
ル遅延回路、２４…位相調整用遅延回路、２５…ミキ
サ、２６…ビットクロック再生回路、２７…正弦波発生
器、２８…位相比較器、２９…ローパスフィルタ、３０
…サンプルホールド回路。
Claims (2)
- 【請求項１】Ｉ軸データ信号を波形整形する第１の波形
処理回路と、Ｑ軸データ信号を１／２シンボル遅延する
１／２シンボル遅延回路と、この回路の出力を波形整形
する第２の波形処理回路と、搬送波信号を発生するロー
カル発振器と、このローカル発振器の出力を９０°位相
シフトする９０°移相器と、前記ローカル発振器の出力
と前記第１の波形処理回路の出力とを混合する第１のミ
キサと、前記９０°移相器の出力と前記第２の波形処理
回路の出力とを混合する第２のミキサと、前記第１、第
２のミキサの各出力を加算出力する加算器とを具備し、 前記第１、第２の波形処理回路は、それぞれ入力データ
信号を１シンボル遅延する１シンボル遅延回路と、この
遅延回路の出力と入力データ信号との排他的論理和をと
る論理ゲート回路と、前記入力データ信号の周波数と同
一周波数の正弦波信号を発生する正弦波発生回路と、こ
の回路の出力位相を前記入力データ信号の位相に一致さ
せる位相制御手段と、前記正弦波発生回路の出力信号と
前記入力データ信号とを乗算する乗算器と、この乗算器
の出力を被サンプル信号として入力し、前記論理ゲート
回路の出力が第１のレベルの状態ではそのまま通過さ
せ、第１のレベルから第２のレベルに状態変化する時点
でサンプルホールド出力とするサンプルホールド回路と
を備えることを特徴とするＱＰＳＫ変調器。 - 【請求項２】入力データ信号を１シンボル遅延する１シ
ンボル遅延回路と、この遅延回路の出力と入力データ信
号との排他的論理和をとる論理ゲート回路と、前記入力
データ信号の周波数と同一周波数の正弦波信号を発生す
る正弦波発生回路と、この回路の出力位相を前記入力デ
ータ信号の位相に一致させる位相制御手段と、前記正弦
波発生回路の出力信号と前記入力データ信号とを乗算す
る乗算器と、この乗算器の出力を被サンプル信号として
入力し、前記論理ゲート回路の出力が第１のレベルの状
態ではそのまま通過させ、第１のレベルから第２のレベ
ルに状態変化する時点でサンプルホールド出力とするサ
ンプルホールド回路とを具備する波形処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17845092A JP3313403B2 (ja) | 1992-07-06 | 1992-07-06 | Ｑｐｓｋ変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17845092A JP3313403B2 (ja) | 1992-07-06 | 1992-07-06 | Ｑｐｓｋ変調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0630060A JPH0630060A (ja) | 1994-02-04 |
| JP3313403B2 true JP3313403B2 (ja) | 2002-08-12 |
Family
ID=16048735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17845092A Expired - Fee Related JP3313403B2 (ja) | 1992-07-06 | 1992-07-06 | Ｑｐｓｋ変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3313403B2 (ja) |
-
1992
- 1992-07-06 JP JP17845092A patent/JP3313403B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0630060A (ja) | 1994-02-04 |
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