JP3206773B2 - ディジタル信号処理型直交変調器 - Google Patents
ディジタル信号処理型直交変調器Info
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- JP3206773B2 JP3206773B2 JP24519192A JP24519192A JP3206773B2 JP 3206773 B2 JP3206773 B2 JP 3206773B2 JP 24519192 A JP24519192 A JP 24519192A JP 24519192 A JP24519192 A JP 24519192A JP 3206773 B2 JP3206773 B2 JP 3206773B2
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Description
【０００１】
【産業上の利用分野】本発明は、振幅位相変調（ＱＡ
Ｍ）や位相変調（ＰＳＫ）を行うディジタル信号処理型
の直交変調器に関する。
Ｍ）や位相変調（ＰＳＫ）を行うディジタル信号処理型
の直交変調器に関する。
【０００２】
【従来の技術】図７は従来のディジタル信号処理型直交
変調器の構成を示すブロック図である。この変調器にお
いて、キャリア信号は、キャリア信号発生回路２４で発
生される。キャリア信号発生回路２４は、入力端子３に
入力されたクロックを計数するｎ進カウンタ２４１、お
よびsin 関数の振幅情報が格納されたsin ＲＯＭ２４２
とcos 関数の振幅情報が格納されたcos ＲＯＭ２４３を
有する。そして、ｎ進カウンタ２４１の計数値をアドレ
スとして、sin ＲＯＭ２４２からＱチャネルのキャリア
信号に対応したsin 関数の振幅情報が出力され、cos Ｒ
ＯＭ２４３からＩチャネルのキャリア信号に対応したco
s 関数の振幅情報が出力される。ここで、入力端子３に
入力されるクロックの周波数は、発生されるキャリア信
号の周波数のｎ倍である。
変調器の構成を示すブロック図である。この変調器にお
いて、キャリア信号は、キャリア信号発生回路２４で発
生される。キャリア信号発生回路２４は、入力端子３に
入力されたクロックを計数するｎ進カウンタ２４１、お
よびsin 関数の振幅情報が格納されたsin ＲＯＭ２４２
とcos 関数の振幅情報が格納されたcos ＲＯＭ２４３を
有する。そして、ｎ進カウンタ２４１の計数値をアドレ
スとして、sin ＲＯＭ２４２からＱチャネルのキャリア
信号に対応したsin 関数の振幅情報が出力され、cos Ｒ
ＯＭ２４３からＩチャネルのキャリア信号に対応したco
s 関数の振幅情報が出力される。ここで、入力端子３に
入力されるクロックの周波数は、発生されるキャリア信
号の周波数のｎ倍である。
【０００３】乗算器２１は、ベースバンド信号のうち入
力端子１に入力されたＩチャネルの入力信号とキャリア
信号とを掛け合わせ、乗算器２２は、入力端子２に入力
されたＱチャネルの入力信号とキャリア信号とを掛け合
わせる。そして、加算器２３は、両乗算器２１，２２の
出力を加算する。このようにして、加算器２３から直交
変調波が出力される。
力端子１に入力されたＩチャネルの入力信号とキャリア
信号とを掛け合わせ、乗算器２２は、入力端子２に入力
されたＱチャネルの入力信号とキャリア信号とを掛け合
わせる。そして、加算器２３は、両乗算器２１，２２の
出力を加算する。このようにして、加算器２３から直交
変調波が出力される。
【０００４】
【発明が解決しようとする課題】従来のディジタル信号
処理型直交変調器は以上のように逐次乗算と加算を行う
ので、キャリア信号をｎ倍標本化による振幅情報で発生
させる場合には、乗算器２１，２２やＲＯＭ２４２，２
４３をキャリア信号周波数のｎ倍の速度で動作させなけ
ればならない。換言すれば、キャリア周波数の上限は乗
算器２１，２２等のディジタルデバイスの最高動作速度
の１／ｎで抑えられる。
処理型直交変調器は以上のように逐次乗算と加算を行う
ので、キャリア信号をｎ倍標本化による振幅情報で発生
させる場合には、乗算器２１，２２やＲＯＭ２４２，２
４３をキャリア信号周波数のｎ倍の速度で動作させなけ
ればならない。換言すれば、キャリア周波数の上限は乗
算器２１，２２等のディジタルデバイスの最高動作速度
の１／ｎで抑えられる。
【０００５】キャリア周波数としては、ベースバンド信
号帯域幅に対応した周波数以上のものが要求され、広帯
域の入力信号を扱う場合には高いキャリア周波数が必要
である。ここで、標本化数ｎを小さくして周波数を上げ
ることも考えられる。ところが、ディジタル信号処理に
よって変調波を発生させる場合には、Ｄ−Ａ変換器のア
パーチャ効果によって信号帯域内に振幅偏差が生じる。
このアパーチャ効果は信号の標本化数ｎに依存し、標本
化数が少ない場合には帯域内の振幅偏差は大きくなる。
よって、変調器での信号劣化を低く抑えるために標本化
数をある程度の値に維持しなければならず、標本化数ｎ
の低減によるキャリア周波数の上限の拡張には限界があ
る。
号帯域幅に対応した周波数以上のものが要求され、広帯
域の入力信号を扱う場合には高いキャリア周波数が必要
である。ここで、標本化数ｎを小さくして周波数を上げ
ることも考えられる。ところが、ディジタル信号処理に
よって変調波を発生させる場合には、Ｄ−Ａ変換器のア
パーチャ効果によって信号帯域内に振幅偏差が生じる。
このアパーチャ効果は信号の標本化数ｎに依存し、標本
化数が少ない場合には帯域内の振幅偏差は大きくなる。
よって、変調器での信号劣化を低く抑えるために標本化
数をある程度の値に維持しなければならず、標本化数ｎ
の低減によるキャリア周波数の上限の拡張には限界があ
る。
【０００６】ちなみに、標本化数ｎを８程度にすれば帯
域内の振幅偏差は約0.5dB であり、アパーチャ効果によ
る劣化よりもフィルタや増幅器などのアナログ回路の劣
化が支配的になり、アパーチャ効果による伝送特性への
影響は無視できる程度になる。
域内の振幅偏差は約0.5dB であり、アパーチャ効果によ
る劣化よりもフィルタや増幅器などのアナログ回路の劣
化が支配的になり、アパーチャ効果による伝送特性への
影響は無視できる程度になる。
【０００７】従って、本発明は、キャリア信号発生の際
の標本化数をある程度高い値に維持しつつキャリア周波
数を高くすることができるディジタル信号処理型直交変
調器を提供することを目的とする。
の標本化数をある程度高い値に維持しつつキャリア周波
数を高くすることができるディジタル信号処理型直交変
調器を提供することを目的とする。
【０００８】
【課題を解決するための手段】請求項１記載の発明に係
るディジタル信号処理型直交変調器は、Ｉチャネルのベ
ースバンド信号の補数を計算し出力するＩチャネル補数
演算回路と、Ｉチャネルのベースバンド信号とＩチャネ
ルのベースバンド信号の補数とを入力しそのいずれかを
選択出力するＩチャネル信号選択回路と、Ｑチャネルの
ベースバンド信号の補数を計算し出力するＱチャネル補
数演算回路と、Ｑチャネルのベースバンド信号とＱチャ
ネルのベースバンド信号の補数とを入力しそのいずれか
を選択出力するＱチャネル信号選択回路と、Ｉチャネル
信号選択回路の出力信号とＱチャネル信号選択回路の出
力信号とを入力し、両信号を加算し加算結果に所定の係
数を掛けて出力する演算器と、Ｉチャネル信号選択回路
の出力信号、演算器の出力信号およびＱチャネル信号選
択回路の出力信号を入力し、それらのうちのいずれかを
直交変調の各位相における変調波の演算値として出力す
る信号選択回路と、直交変調のキャリア信号の標本化点
に対応したタイミングで、その時点における変調波の演
算に必要となるＩチャネルのベースバンド信号の符号に
応じた出力を選択させる指示をＩチャネル信号選択回路
に対して与え、その時点における変調波の演算に必要と
なるＱチャネルのベースバンド信号の符号に応じた出力
を選択させる指示をＱチャネル信号選択回路に対して与
えるとともに、信号選択回路に対して時間順に各標本化
点における変調波の演算値を選択出力させる指示を与え
る制御回路とを備える。
るディジタル信号処理型直交変調器は、Ｉチャネルのベ
ースバンド信号の補数を計算し出力するＩチャネル補数
演算回路と、Ｉチャネルのベースバンド信号とＩチャネ
ルのベースバンド信号の補数とを入力しそのいずれかを
選択出力するＩチャネル信号選択回路と、Ｑチャネルの
ベースバンド信号の補数を計算し出力するＱチャネル補
数演算回路と、Ｑチャネルのベースバンド信号とＱチャ
ネルのベースバンド信号の補数とを入力しそのいずれか
を選択出力するＱチャネル信号選択回路と、Ｉチャネル
信号選択回路の出力信号とＱチャネル信号選択回路の出
力信号とを入力し、両信号を加算し加算結果に所定の係
数を掛けて出力する演算器と、Ｉチャネル信号選択回路
の出力信号、演算器の出力信号およびＱチャネル信号選
択回路の出力信号を入力し、それらのうちのいずれかを
直交変調の各位相における変調波の演算値として出力す
る信号選択回路と、直交変調のキャリア信号の標本化点
に対応したタイミングで、その時点における変調波の演
算に必要となるＩチャネルのベースバンド信号の符号に
応じた出力を選択させる指示をＩチャネル信号選択回路
に対して与え、その時点における変調波の演算に必要と
なるＱチャネルのベースバンド信号の符号に応じた出力
を選択させる指示をＱチャネル信号選択回路に対して与
えるとともに、信号選択回路に対して時間順に各標本化
点における変調波の演算値を選択出力させる指示を与え
る制御回路とを備える。
【０００９】請求項２記載の発明に係るディジタル信号
処理型直交変調器は、Ｉチャネルのベースバンド信号の
補数を計算し出力するＩチャネル補数演算回路と、Ｉチ
ャネルのベースバンド信号とＩチャネルのベースバンド
信号の補数とを入力しそのいずれかを選択出力するＩチ
ャネル信号選択回路と、Ｑチャネルのベースバンド信号
の補数を計算し出力するＱチャネル補数演算回路と、Ｑ
チャネルのベースバンド信号とＱチャネルのベースバン
ド信号の補数とを入力しそのいずれかを選択出力するＱ
チャネル信号選択回路と、Ｉチャネル信号選択回路の出
力信号と前記Ｑチャネル信号選択回路の出力信号とを入
力し、両信号を加算し加算結果に所定の係数を掛けて出
力する演算器と、Ｉチャネル信号選択回路の出力信号と
Ｑチャネル信号選択回路の出力信号とを入力し、一方の
信号から他方の信号を減算し減算結果に所定の係数を掛
けて出力する演算器と、Ｉチャネル信号選択回路の出力
信号、各演算器の出力信号およびＱチャネル信号選択回
路の出力信号を入力し、それらのうちのいずれかを直交
変調の各位相における変調波の演算値として出力する信
号選択回路と、直交変調のキャリア信号の標本化点に対
応したタイミングで、その時点における変調波の演算に
必要となるＩチャネルおよびＱチャネルのベースバンド
信号の符号に応じた出力を選択させる指示をＩチャネル
信号選択回路およびＱチャネル信号選択回路に対して与
えるとともに、信号選択回路に対して時間順に各標本化
点における変調波の演算値を選択出力させる指示を与え
る制御回路とを備える。
処理型直交変調器は、Ｉチャネルのベースバンド信号の
補数を計算し出力するＩチャネル補数演算回路と、Ｉチ
ャネルのベースバンド信号とＩチャネルのベースバンド
信号の補数とを入力しそのいずれかを選択出力するＩチ
ャネル信号選択回路と、Ｑチャネルのベースバンド信号
の補数を計算し出力するＱチャネル補数演算回路と、Ｑ
チャネルのベースバンド信号とＱチャネルのベースバン
ド信号の補数とを入力しそのいずれかを選択出力するＱ
チャネル信号選択回路と、Ｉチャネル信号選択回路の出
力信号と前記Ｑチャネル信号選択回路の出力信号とを入
力し、両信号を加算し加算結果に所定の係数を掛けて出
力する演算器と、Ｉチャネル信号選択回路の出力信号と
Ｑチャネル信号選択回路の出力信号とを入力し、一方の
信号から他方の信号を減算し減算結果に所定の係数を掛
けて出力する演算器と、Ｉチャネル信号選択回路の出力
信号、各演算器の出力信号およびＱチャネル信号選択回
路の出力信号を入力し、それらのうちのいずれかを直交
変調の各位相における変調波の演算値として出力する信
号選択回路と、直交変調のキャリア信号の標本化点に対
応したタイミングで、その時点における変調波の演算に
必要となるＩチャネルおよびＱチャネルのベースバンド
信号の符号に応じた出力を選択させる指示をＩチャネル
信号選択回路およびＱチャネル信号選択回路に対して与
えるとともに、信号選択回路に対して時間順に各標本化
点における変調波の演算値を選択出力させる指示を与え
る制御回路とを備える。
【００１０】
【作用】本発明に係る装置は、まず補数演算回路がキャ
リア信号の振幅情報の極性に関する演算を行い、次に演
算器が振幅値に関する演算を行うパイプライン処理型の
構成をとる。そして、制御回路が信号選択回路から変調
波の演算値が位相順に合成出力されるように各選択回路
に入力選択のための指示を与えることにより、信号選択
回路から直交変調波が得られる。
リア信号の振幅情報の極性に関する演算を行い、次に演
算器が振幅値に関する演算を行うパイプライン処理型の
構成をとる。そして、制御回路が信号選択回路から変調
波の演算値が位相順に合成出力されるように各選択回路
に入力選択のための指示を与えることにより、信号選択
回路から直交変調波が得られる。
【００１１】
【実施例】図１は、請求項１記載の発明の第１の実施例
によるディジタル信号処理型直交変調器の構成を示すブ
ロック図である。ここでは、入力されるデータ信号周期
Ｔに対してキャリア周波数を１／Ｔとし、キャリア信号
の１周期の標本化数ｎを８としてキャリア信号の振幅情
報をｎ・（π／４）（ｎ＝０〜７）におけるものとした
場合の例を示す。その場合には、それらの位相における
変調波の値は、以下のようになる。
によるディジタル信号処理型直交変調器の構成を示すブ
ロック図である。ここでは、入力されるデータ信号周期
Ｔに対してキャリア周波数を１／Ｔとし、キャリア信号
の１周期の標本化数ｎを８としてキャリア信号の振幅情
報をｎ・（π／４）（ｎ＝０〜７）におけるものとした
場合の例を示す。その場合には、それらの位相における
変調波の値は、以下のようになる。
【００１２】
【数１】
【００１３】以上の式からわかるように、phase ０，
２，４，６では入力信号に対して符号に関する演算のみ
になるので、その演算は補数演算回路を用いて実現でき
る。また、phase ０，２，４，６では振幅値に対する演
算係数は一定になるので、上記補数演算回路を利用すれ
ば、１つの加算器および係数器で実現できる。そのよう
なものの実現例が図１に示されている。
２，４，６では入力信号に対して符号に関する演算のみ
になるので、その演算は補数演算回路を用いて実現でき
る。また、phase ０，２，４，６では振幅値に対する演
算係数は一定になるので、上記補数演算回路を利用すれ
ば、１つの加算器および係数器で実現できる。そのよう
なものの実現例が図１に示されている。
【００１４】図１に示す構成において、Ｉチャネルの入
力端子１とＱチャネルの入力端子２には、マッピングあ
るいは波形成形等の信号処理が施された各ｎビットのベ
ースバンド信号Ｉ（kT），Ｑ（kT）が入力される。ま
た、入力端子３には、制御信号発生回路１２が使用する
周波数８／Ｔのクロックが供給される。入力端子１に入
力された信号Ｉ（kT）は２つに分配され、一方はＩチャ
ネル信号選択回路５に直接入力し、他方は補数演算回路
４を経由してＩチャネル信号選択回路５に入力する。ま
た、入力端子２に入力された信号Ｑ（kT）は２つに分配
され、一方はＱチャネル信号選択回路７に直接入力し、
他方は補数演算回路６を介してＱチャネル信号選択回路
７に入力する。
力端子１とＱチャネルの入力端子２には、マッピングあ
るいは波形成形等の信号処理が施された各ｎビットのベ
ースバンド信号Ｉ（kT），Ｑ（kT）が入力される。ま
た、入力端子３には、制御信号発生回路１２が使用する
周波数８／Ｔのクロックが供給される。入力端子１に入
力された信号Ｉ（kT）は２つに分配され、一方はＩチャ
ネル信号選択回路５に直接入力し、他方は補数演算回路
４を経由してＩチャネル信号選択回路５に入力する。ま
た、入力端子２に入力された信号Ｑ（kT）は２つに分配
され、一方はＱチャネル信号選択回路７に直接入力し、
他方は補数演算回路６を介してＱチャネル信号選択回路
７に入力する。
【００１５】ここで、各補数演算回路４，６は、入力に
対して×（−１）の演算を行い、それぞれ−Ｉ（kT），
−Ｑ（kT）を結果として出力する。そして、Ｉチャネル
信号選択回路５は、制御信号発生回路１２が発生した制
御信号Ａに応じて入力信号Ｉ（kT）と補数演算回路４の
出力した信号−Ｉ（kT）とのいずれかを選択出力する。
Ｉチャネル信号選択回路５の出力は、３入力信号選択回
路１０の第０入力に入力するとともに、演算器８にも入
力する。また、Ｑチャネル信号選択回路７は、制御信号
発生回路１２が発生した制御信号Ｂに応じて入力信号Ｑ
（kT）と補数演算回路６の出力した信号−Ｑ（kT）との
いずれかを選択出力する。Ｑチャネル信号選択回路７の
出力は、３入力信号選択回路１０の第２入力に入力する
とともに、演算器８にも入力する。
対して×（−１）の演算を行い、それぞれ−Ｉ（kT），
−Ｑ（kT）を結果として出力する。そして、Ｉチャネル
信号選択回路５は、制御信号発生回路１２が発生した制
御信号Ａに応じて入力信号Ｉ（kT）と補数演算回路４の
出力した信号−Ｉ（kT）とのいずれかを選択出力する。
Ｉチャネル信号選択回路５の出力は、３入力信号選択回
路１０の第０入力に入力するとともに、演算器８にも入
力する。また、Ｑチャネル信号選択回路７は、制御信号
発生回路１２が発生した制御信号Ｂに応じて入力信号Ｑ
（kT）と補数演算回路６の出力した信号−Ｑ（kT）との
いずれかを選択出力する。Ｑチャネル信号選択回路７の
出力は、３入力信号選択回路１０の第２入力に入力する
とともに、演算器８にも入力する。
【００１６】演算器８において、加算器８１は、Ｉチャ
ネル信号選択回路５の出力およびＱチャネル信号選択回
路７の出力を加算し、係数器８２は、加算器８１の出力
を２ -1/2倍する。そして、係数器８２の結果出力は、３
入力信号選択回路１０の第１入力に入力する。
ネル信号選択回路５の出力およびＱチャネル信号選択回
路７の出力を加算し、係数器８２は、加算器８１の出力
を２ -1/2倍する。そして、係数器８２の結果出力は、３
入力信号選択回路１０の第１入力に入力する。
【００１７】以上の動作によって、Ｉチャネル信号選択
回路５から、phase ０または４での演算結果が出力さ
れ、Ｑチャネル信号選択回路７から、phase ２または６
での演算結果が出力される。また、演算器８から、phas
e １，３，５または７での演算結果が出力される。３入
力信号選択回路１０は、第０入力であるＩチャネル信号
選択回路５の出力、第１入力である演算器８の出力、お
よび第２入力であるＱチャネル信号選択回路７の出力の
うちのいずれかを、制御信号発生回路１２が発生した制
御信号Ｃに応じて選択出力する。
回路５から、phase ０または４での演算結果が出力さ
れ、Ｑチャネル信号選択回路７から、phase ２または６
での演算結果が出力される。また、演算器８から、phas
e １，３，５または７での演算結果が出力される。３入
力信号選択回路１０は、第０入力であるＩチャネル信号
選択回路５の出力、第１入力である演算器８の出力、お
よび第２入力であるＱチャネル信号選択回路７の出力の
うちのいずれかを、制御信号発生回路１２が発生した制
御信号Ｃに応じて選択出力する。
【００１８】図２はphase １を初期位相として信号生成
する場合の入力信号と制御信号との関係を示すタイミン
グ図であるが、以下、この図を参照して時系列的な動作
説明を行う。まず、時刻t1において、制御信号発生回路
１２から出力される制御信号Ａは信号Ｉ（kT）を選択す
ることを示し、制御信号Ｂは信号Ｑ（kT）を選択するこ
とを示している。よって、Ｉチャネル信号選択回路５は
信号Ｉ（kT）を選択し、Ｑチャネル信号選択回路７は信
号Ｑ（kT）を選択し、演算器８には、信号Ｉ（kT）およ
びＱ（kT）が入力する。信号Ｉ（kT）とＱ（kT）とは、
演算器８の加算器８１で加算され、さらに、係数器８２
で２-1/2倍される。また、制御信号発生回路１２は、第
１入力の選択を示す制御信号Ｃを出力する。よって、３
入力信号選択回路１０から、演算器８の出力である
（２）式に示す値、すなわちphase １における値が出力
される。
する場合の入力信号と制御信号との関係を示すタイミン
グ図であるが、以下、この図を参照して時系列的な動作
説明を行う。まず、時刻t1において、制御信号発生回路
１２から出力される制御信号Ａは信号Ｉ（kT）を選択す
ることを示し、制御信号Ｂは信号Ｑ（kT）を選択するこ
とを示している。よって、Ｉチャネル信号選択回路５は
信号Ｉ（kT）を選択し、Ｑチャネル信号選択回路７は信
号Ｑ（kT）を選択し、演算器８には、信号Ｉ（kT）およ
びＱ（kT）が入力する。信号Ｉ（kT）とＱ（kT）とは、
演算器８の加算器８１で加算され、さらに、係数器８２
で２-1/2倍される。また、制御信号発生回路１２は、第
１入力の選択を示す制御信号Ｃを出力する。よって、３
入力信号選択回路１０から、演算器８の出力である
（２）式に示す値、すなわちphase １における値が出力
される。
【００１９】次に、時刻t1から１クロック周期経過後の
時刻t2において、制御信号発生回路１２は、制御信号Ａ
による選択指示を切り替えておき、制御信号Ｂによる選
択指示をそのままとする。よって、Ｉチャネル信号選択
回路５は信号−Ｉ（kT）を出力し、Ｑチャネル信号選択
回路７は信号Ｑ（kT）を選択する。次いで、制御信号発
生回路１２は第２入力の選択を示す制御信号Ｃを出力す
るので、３入力信号選択回路１０から、Ｑチャネル信号
選択回路７の出力である（３）式に示す値、すなわち、
phase ２における値が出力される。
時刻t2において、制御信号発生回路１２は、制御信号Ａ
による選択指示を切り替えておき、制御信号Ｂによる選
択指示をそのままとする。よって、Ｉチャネル信号選択
回路５は信号−Ｉ（kT）を出力し、Ｑチャネル信号選択
回路７は信号Ｑ（kT）を選択する。次いで、制御信号発
生回路１２は第２入力の選択を示す制御信号Ｃを出力す
るので、３入力信号選択回路１０から、Ｑチャネル信号
選択回路７の出力である（３）式に示す値、すなわち、
phase ２における値が出力される。
【００２０】以下、同様にして、時刻t3〜t8において、
phase ３〜７，０における値を３入力信号選択回路１０
が選択するように制御信号発生回路１２は制御信号Ｃを
設定しそれを３入力信号選択回路１０に与える。よっ
て、３入力信号選択回路１０から、（４）〜（８）およ
び（１）式に示す値、すなわちphase ３〜７，０におけ
る値が順次出力される。このようにして、（１）〜
（８）式に示す演算結果が時間順に合成出力され直交変
調された信号が得られる。
phase ３〜７，０における値を３入力信号選択回路１０
が選択するように制御信号発生回路１２は制御信号Ｃを
設定しそれを３入力信号選択回路１０に与える。よっ
て、３入力信号選択回路１０から、（４）〜（８）およ
び（１）式に示す値、すなわちphase ３〜７，０におけ
る値が順次出力される。このようにして、（１）〜
（８）式に示す演算結果が時間順に合成出力され直交変
調された信号が得られる。
【００２１】図３は、請求項１記載の発明の第２の実施
例によるディジタル信号処理型直交変調器の構成を示す
ブロック図である。この構成において、入力端子３に
は、入力端子１，２に入力される入力信号に同期した周
波数１／Ｔのクロックが供給される。周波数１／Ｔのク
ロックが制御信号発生回路１３に供給されるので、制御
信号発生回路１３には、逓倍回路１３１が設けられる。
すなわち、入力されたクロックの周波数は、逓倍回路１
３１で８逓倍される。そして、周波数８／Ｔのクロック
が制御信号発生回路１３内の制御信号発生部１３２に供
給される。この制御信号発生部１３２は、第１の実施例
における制御信号発生回路１２と同様に動作するので、
詳しい動作説明は省略する。
例によるディジタル信号処理型直交変調器の構成を示す
ブロック図である。この構成において、入力端子３に
は、入力端子１，２に入力される入力信号に同期した周
波数１／Ｔのクロックが供給される。周波数１／Ｔのク
ロックが制御信号発生回路１３に供給されるので、制御
信号発生回路１３には、逓倍回路１３１が設けられる。
すなわち、入力されたクロックの周波数は、逓倍回路１
３１で８逓倍される。そして、周波数８／Ｔのクロック
が制御信号発生回路１３内の制御信号発生部１３２に供
給される。この制御信号発生部１３２は、第１の実施例
における制御信号発生回路１２と同様に動作するので、
詳しい動作説明は省略する。
【００２２】図４は、請求項２記載の発明の第１の実施
例によるディジタル信号処理型直交変調器の構成を示す
ブロック図である。この構成において、入力端子３に
は、制御信号発生回路１４が使用する周波数８／Ｔのク
ロックが供給される。第１の実施例の場合と同様に、入
力端子１に入力された信号Ｉ（kT）は２つに分配され、
一方はＩチャネル信号選択回路５に直接入力し、他方は
補数演算回路４を経由してＩチャネル信号選択回路５に
入力する。また、入力端子２に入力された信号Ｑ（kT）
は２つに分配され、一方はＱチャネル信号選択回路７に
直接入力し、他方は補数演算回路６を介してＱチャネル
信号選択回路７に入力する。
例によるディジタル信号処理型直交変調器の構成を示す
ブロック図である。この構成において、入力端子３に
は、制御信号発生回路１４が使用する周波数８／Ｔのク
ロックが供給される。第１の実施例の場合と同様に、入
力端子１に入力された信号Ｉ（kT）は２つに分配され、
一方はＩチャネル信号選択回路５に直接入力し、他方は
補数演算回路４を経由してＩチャネル信号選択回路５に
入力する。また、入力端子２に入力された信号Ｑ（kT）
は２つに分配され、一方はＱチャネル信号選択回路７に
直接入力し、他方は補数演算回路６を介してＱチャネル
信号選択回路７に入力する。
【００２３】ここで、各補数演算回路４，６は、入力に
対して×（−１）の演算を行い、それぞれ−Ｉ（kT），
−Ｑ（kT）を結果として出力する。そして、Ｉチャネル
信号選択回路５は、制御信号発生回路１２が発生した制
御信号Ｄに応じて入力信号Ｉ（kT）と補数演算回路４の
出力した信号−Ｉ（kT）とのいずれかを選択出力する。
Ｉチャネル信号選択回路５の出力は、４入力信号選択回
路１１の第０入力に入力するとともに、演算器８および
演算器９にも入力する。また、Ｑチャネル信号選択回路
７も、制御信号発生回路１２が発生した制御信号Ｄに応
じて入力信号Ｑ（kT）と補数演算回路６の出力した信号
−Ｑ（kT）とのいずれかを選択出力する。Ｑチャネル信
号選択回路７の出力は、４入力信号選択回路１１の第２
入力に入力するとともに、演算器８および演算器９にも
入力する。
対して×（−１）の演算を行い、それぞれ−Ｉ（kT），
−Ｑ（kT）を結果として出力する。そして、Ｉチャネル
信号選択回路５は、制御信号発生回路１２が発生した制
御信号Ｄに応じて入力信号Ｉ（kT）と補数演算回路４の
出力した信号−Ｉ（kT）とのいずれかを選択出力する。
Ｉチャネル信号選択回路５の出力は、４入力信号選択回
路１１の第０入力に入力するとともに、演算器８および
演算器９にも入力する。また、Ｑチャネル信号選択回路
７も、制御信号発生回路１２が発生した制御信号Ｄに応
じて入力信号Ｑ（kT）と補数演算回路６の出力した信号
−Ｑ（kT）とのいずれかを選択出力する。Ｑチャネル信
号選択回路７の出力は、４入力信号選択回路１１の第２
入力に入力するとともに、演算器８および演算器９にも
入力する。
【００２４】演算器８において、加算器８１は、Ｉチャ
ネル信号選択回路５の出力およびＱチャネル信号選択回
路７の出力を加算し、係数器８２は、加算器８１の出力
を２ -1/2倍する。そして、係数器８２の結果出力は、４
入力信号選択回路１１の第１入力に入力する。また、演
算器９において、減算器９１は、Ｑチャネル信号選択回
路７の出力からＩチャネル信号選択回路５の出力を減算
し、係数器９２は、減算器９１の出力を２-1/2倍する。
そして、係数器９２の結果出力は、４入力信号選択回路
１１の第２入力に入力する。
ネル信号選択回路５の出力およびＱチャネル信号選択回
路７の出力を加算し、係数器８２は、加算器８１の出力
を２ -1/2倍する。そして、係数器８２の結果出力は、４
入力信号選択回路１１の第１入力に入力する。また、演
算器９において、減算器９１は、Ｑチャネル信号選択回
路７の出力からＩチャネル信号選択回路５の出力を減算
し、係数器９２は、減算器９１の出力を２-1/2倍する。
そして、係数器９２の結果出力は、４入力信号選択回路
１１の第２入力に入力する。
【００２５】以上の動作によって、Ｉチャネル信号選択
回路５から、phase ０または４での演算結果が出力さ
れ、Ｑチャネル信号選択回路７から、phase ２または６
での演算結果が出力される。また、演算器８から、phas
e １または５での演算結果が出力され、演算器９から、
phase ３または７での演算結果が出力される。４入力信
号選択回路１１は、第０入力であるＩチャネル信号選択
回路５の出力、第１入力である演算器８の出力、第２入
力であるＱチャネル信号選択回路７の出力、および第３
入力である演算器９の出力のうちのいずれかを、制御信
号発生回路１４が発生した制御信号Ｅに応じて選択出力
する。
回路５から、phase ０または４での演算結果が出力さ
れ、Ｑチャネル信号選択回路７から、phase ２または６
での演算結果が出力される。また、演算器８から、phas
e １または５での演算結果が出力され、演算器９から、
phase ３または７での演算結果が出力される。４入力信
号選択回路１１は、第０入力であるＩチャネル信号選択
回路５の出力、第１入力である演算器８の出力、第２入
力であるＱチャネル信号選択回路７の出力、および第３
入力である演算器９の出力のうちのいずれかを、制御信
号発生回路１４が発生した制御信号Ｅに応じて選択出力
する。
【００２６】図５はphase １を初期位相として信号生成
する場合を示すタイミング図であるが、以下、この図を
参照して時系列的な動作説明を行う。まず、時刻t1にお
いて、制御信号発生回路１４から出力される制御信号Ｄ
は信号Ｉ（kT）およびＱ（kT）を選択することを示して
いる。よって、Ｉチャネル信号選択回路５は信号Ｉ（k
T）を選択し、Ｑチャネル信号選択回路７は信号Ｑ（k
T）を選択する。よって、演算器８および演算器９に
は、信号Ｉ（kT）およびＱ（kT）が入力する。信号Ｉ
（kT）とＱ（kT）とは、演算器８の加算器８１で加算さ
れ、さらに、係数器８２で２-1/2倍される。また、制御
信号発生回路１４は、第１入力の選択を示す制御信号Ｅ
を出力する。よって、４入力信号選択回路１１から、演
算器８の出力である（２）式に示す値、すなわちphase
１における値が出力される。
する場合を示すタイミング図であるが、以下、この図を
参照して時系列的な動作説明を行う。まず、時刻t1にお
いて、制御信号発生回路１４から出力される制御信号Ｄ
は信号Ｉ（kT）およびＱ（kT）を選択することを示して
いる。よって、Ｉチャネル信号選択回路５は信号Ｉ（k
T）を選択し、Ｑチャネル信号選択回路７は信号Ｑ（k
T）を選択する。よって、演算器８および演算器９に
は、信号Ｉ（kT）およびＱ（kT）が入力する。信号Ｉ
（kT）とＱ（kT）とは、演算器８の加算器８１で加算さ
れ、さらに、係数器８２で２-1/2倍される。また、制御
信号発生回路１４は、第１入力の選択を示す制御信号Ｅ
を出力する。よって、４入力信号選択回路１１から、演
算器８の出力である（２）式に示す値、すなわちphase
１における値が出力される。
【００２７】次に、時刻t1から１クロック周期経過後の
時刻t2において、制御信号発生回路１４は、制御信号Ｄ
を変化させず、かつ、４入力信号選択回路１１に対して
第２入力の選択を示す制御信号Ｅを出力する。よって、
４入力信号選択回路１１から、Ｑチャネル信号選択回路
７の出力である（３）式に示す値、すなわちphase ２に
おける値が出力される。
時刻t2において、制御信号発生回路１４は、制御信号Ｄ
を変化させず、かつ、４入力信号選択回路１１に対して
第２入力の選択を示す制御信号Ｅを出力する。よって、
４入力信号選択回路１１から、Ｑチャネル信号選択回路
７の出力である（３）式に示す値、すなわちphase ２に
おける値が出力される。
【００２８】次いで、時刻t3において、制御信号発生回
路１４は、制御信号Ｄを変化させず、かつ、４入力信号
選択回路１１に対して第３入力の選択を示す制御信号Ｅ
を出力するので、４入力信号選択回路１１から、演算器
９の出力である（４）式に示す値、すなわちphase ３に
おける値が出力される。
路１４は、制御信号Ｄを変化させず、かつ、４入力信号
選択回路１１に対して第３入力の選択を示す制御信号Ｅ
を出力するので、４入力信号選択回路１１から、演算器
９の出力である（４）式に示す値、すなわちphase ３に
おける値が出力される。
【００２９】以下、同様にして、時刻t4〜t8において、
phase ４〜７，０における値を４入力信号選択回路１１
が選択するように制御信号発生回路１４は制御信号Ｅを
設定しそれを４入力信号選択回路１１に与える。よっ
て、４入力信号選択回路１１から、（５）〜（８）およ
び（１）式に示す値、すなわち、phase ４〜７，０にお
ける値が順次出力される。このようにして、（１）〜
（８）式に示す演算結果が時間順に合成出力され直交変
調された信号が得られる。
phase ４〜７，０における値を４入力信号選択回路１１
が選択するように制御信号発生回路１４は制御信号Ｅを
設定しそれを４入力信号選択回路１１に与える。よっ
て、４入力信号選択回路１１から、（５）〜（８）およ
び（１）式に示す値、すなわち、phase ４〜７，０にお
ける値が順次出力される。このようにして、（１）〜
（８）式に示す演算結果が時間順に合成出力され直交変
調された信号が得られる。
【００３０】なお、この場合には加算器８１とともに減
算器９２が設けられているので、Ｉチャネル信号選択回
路５とＱチャネル信号選択回路７とは、１つの制御信号
Ｄで制御される。
算器９２が設けられているので、Ｉチャネル信号選択回
路５とＱチャネル信号選択回路７とは、１つの制御信号
Ｄで制御される。
【００３１】図４に示す構成において、phase ０〜３に
おける値は、順にＩチャネル信号選択回路５の出力、演
算器８の出力、Ｑチャネル信号選択回路７の出力、演算
器９の出力である。また、phase ４〜７における値も、
順にＩチャネル信号選択回路５の出力、演算器８の出
力、Ｑチャネル信号選択回路７の出力、演算器９の出力
である。そして、phase ４〜７における値は、phase ０
〜３における値を×（−１）したものである。よって、
図５のタイミング図からもわかるように、制御信号Ｄを
データ信号周期の２倍の周期の信号とすることができ、
制御信号Ｅを周波数８／Ｔのクロックを計数する４進カ
ウンタの出力とすることができる。
おける値は、順にＩチャネル信号選択回路５の出力、演
算器８の出力、Ｑチャネル信号選択回路７の出力、演算
器９の出力である。また、phase ４〜７における値も、
順にＩチャネル信号選択回路５の出力、演算器８の出
力、Ｑチャネル信号選択回路７の出力、演算器９の出力
である。そして、phase ４〜７における値は、phase ０
〜３における値を×（−１）したものである。よって、
図５のタイミング図からもわかるように、制御信号Ｄを
データ信号周期の２倍の周期の信号とすることができ、
制御信号Ｅを周波数８／Ｔのクロックを計数する４進カ
ウンタの出力とすることができる。
【００３２】図６は、そのような考え方にもとづく請求
項２記載の発明の第２の実施例によるディジタル信号処
理型直交変調器の構成を示すブロック図である。この構
成において、入力信号は図４に示した装置における処理
と同様に処理される。ここでは、入力端子３に与えられ
るクロックは入力信号と同期したクロック（周波数１／
Ｔ）である。制御信号発生回路１５において、クロック
周波数を２逓倍する２逓倍回路１５１と４逓倍回路１５
２とが直列に設けられ、さらに、４逓倍回路１５２の出
力は周波数８／Ｔのクロックとなって４進カウンタ１５
３に入力する。よって、２逓倍回路１５１の出力は制御
信号Ｄとして使用でき、４進カウンタ１５３の出力は制
御信号Ｅとして使用できる。
項２記載の発明の第２の実施例によるディジタル信号処
理型直交変調器の構成を示すブロック図である。この構
成において、入力信号は図４に示した装置における処理
と同様に処理される。ここでは、入力端子３に与えられ
るクロックは入力信号と同期したクロック（周波数１／
Ｔ）である。制御信号発生回路１５において、クロック
周波数を２逓倍する２逓倍回路１５１と４逓倍回路１５
２とが直列に設けられ、さらに、４逓倍回路１５２の出
力は周波数８／Ｔのクロックとなって４進カウンタ１５
３に入力する。よって、２逓倍回路１５１の出力は制御
信号Ｄとして使用でき、４進カウンタ１５３の出力は制
御信号Ｅとして使用できる。
【００３３】
【発明の効果】以上説明したように本発明によれば、デ
ィジタル信号処理型直交変調器を入力信号に対してまず
キャリア信号の振幅情報の極性に関する演算を行い演算
器が振幅値に関する演算を行う構成としたので、キャリ
ア信号の標本化の速度で動作する必要がある従来の乗算
器などのディジタルデバイスは不要になり、ディジタル
デバイスの動作限界にもとづくキャリア周波数の制限が
緩和される。すなわち、キャリア信号の標本化数が同程
度でも、従来の装置に比べてキャリア周波数を高くする
ことができ伝送容量を増加させることが可能になる。
ィジタル信号処理型直交変調器を入力信号に対してまず
キャリア信号の振幅情報の極性に関する演算を行い演算
器が振幅値に関する演算を行う構成としたので、キャリ
ア信号の標本化の速度で動作する必要がある従来の乗算
器などのディジタルデバイスは不要になり、ディジタル
デバイスの動作限界にもとづくキャリア周波数の制限が
緩和される。すなわち、キャリア信号の標本化数が同程
度でも、従来の装置に比べてキャリア周波数を高くする
ことができ伝送容量を増加させることが可能になる。
【００３４】また、演算器における演算係数は定数であ
るから、係数を乗ずる部分をＲＯＭて実現することもで
きる。その場合には乗算器を用いる場合に比べて消費電
力を低くおさえることもでき、本発明は低消費電力化に
も貢献する。
るから、係数を乗ずる部分をＲＯＭて実現することもで
きる。その場合には乗算器を用いる場合に比べて消費電
力を低くおさえることもでき、本発明は低消費電力化に
も貢献する。
【図面の簡単な説明】
【図１】請求項１に記載の発明の第１実施例構成を示す
ブロック図である。
ブロック図である。
【図２】請求項１に記載の発明の第１実施例における入
力信号と制御信号との関係を示すタイミング図である。
力信号と制御信号との関係を示すタイミング図である。
【図３】請求項１に記載の発明の第２実施例構成を示す
ブロック図である。
ブロック図である。
【図４】請求項２に記載の発明の第１実施例構成を示す
ブロック図である。
ブロック図である。
【図５】請求項２に記載の発明の第１実施例における入
力信号と制御信号との関係を示すタイミング図である。
力信号と制御信号との関係を示すタイミング図である。
【図６】請求項２に記載の発明の第２実施例構成を示す
ブロック図である。
ブロック図である。
【図７】従来の直交変調器の構成を示すブロック図であ
る。
る。
４，６ 補数演算回路 ５ Ｉチャネル信号選択回路 ７ Ｑチャネル信号選択回路 ８，９ 演算器 １０ ３入力信号選択回路 １１ ４入力信号選択回路 １２，１３ 制御信号発生回路 １４，１５ 制御信号発生回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 27/00 - 27/38
Claims (2)
- 【請求項１】 Ｉ，Ｑチャネルのベースバンド信号を入
力し、ディジタル信号処理によって直交変調を行うディ
ジタル信号処理型直交変調器において、 Ｉチャネルのベースバンド信号の補数を計算し出力する
Ｉチャネル補数演算回路と、 前記Ｉチャネルのベースバンド信号と前記Ｉチャネルの
ベースバンド信号の補数とを入力しそのいずれかを選択
出力するＩチャネル信号選択回路と、 前記Ｑチャネルのベースバンド信号の補数を計算し出力
するＱチャネル補数演算回路と、 前記Ｑチャネルのベースバンド信号と前記Ｑチャネルの
ベースバンド信号の補数とを入力しそのいずれかを選択
出力するＱチャネル信号選択回路と、 前記Ｉチャネル信号選択回路の出力信号と前記Ｑチャネ
ル信号選択回路の出力信号とを入力し、両信号を加算し
加算結果に所定の係数を掛けて出力する演算器と、 前記Ｉチャネル信号選択回路の出力信号、前記演算器の
出力信号および前記Ｑチャネル信号選択回路の出力信号
を入力し、それらのうちのいずれかを各位相における変
調波の演算値として出力する信号選択回路と、 直交変調のキャリア信号の標本化点に対応したタイミン
グで、その時点における変調波の演算に必要となるＩチ
ャネルのベースバンド信号の符号に応じた出力を選択さ
せる指示を前記Ｉチャネル信号選択回路に対して与え、
必要となるＱチャネルのベースバンド信号の符号に応じ
た出力を選択させる指示を前記Ｑチャネル信号選択回路
に対して与えるとともに、前記信号選択回路に対して時
間順に各標本化点における変調波の演算値を選択出力さ
せる指示を与える制御回路とを備えたことを特徴とする
ディジタル信号処理型直交変調器。 - 【請求項２】 Ｉ，Ｑチャネルのベースバンド信号を入
力し、ディジタル信号処理によって直交変調を行うディ
ジタル信号処理型直交変調器において、 Ｉチャネルのベースバンド信号の補数を計算し出力する
Ｉチャネル補数演算回路と、 前記Ｉチャネルのベースバンド信号と前記Ｉチャネルの
ベースバンド信号の補数とを入力しそのいずれかを選択
出力するＩチャネル信号選択回路と、 前記Ｑチャネルのベースバンド信号の補数を計算し出力
するＱチャネル補数演算回路と、 前記Ｑチャネルのベースバンド信号と前記Ｑチャネルの
ベースバンド信号の補数とを入力しそのいずれかを選択
出力するＱチャネル信号選択回路と、 前記Ｉチャネル信号選択回路の出力信号と前記Ｑチャネ
ル信号選択回路の出力信号とを入力し、両信号を加算し
加算結果に所定の係数を掛けて出力する演算器と、 前記Ｉチャネル信号選択回路の出力信号と前記Ｑチャネ
ル信号選択回路の出力信号とを入力し、一方の信号から
他方の信号を減算し減算結果に所定の係数を掛けて出力
する演算器と、 前記Ｉチャネル信号選択回路の出力信号、前記各演算器
の出力信号および前記Ｑチャネル信号選択回路の出力信
号を入力し、それらのうちのいずれかを各位相における
変調波の演算値として出力する信号選択回路と、 直交変調のキャリア信号の標本化点に対応したタイミン
グで、その時点における変調波の演算に必要となるＩチ
ャネルおよびＱチャネルのベースバンド信号の符号に応
じた出力を選択させる指示を前記Ｉチャネル信号選択回
路および前記Ｑチャネル信号選択回路に対して与えると
ともに、前記信号選択回路に対して時間順に各標本化点
における変調波の演算値を選択出力させる指示を与える
制御回路とを備えたことを特徴とするディジタル信号処
理型直交変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24519192A JP3206773B2 (ja) | 1992-09-14 | 1992-09-14 | ディジタル信号処理型直交変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24519192A JP3206773B2 (ja) | 1992-09-14 | 1992-09-14 | ディジタル信号処理型直交変調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697969A JPH0697969A (ja) | 1994-04-08 |
| JP3206773B2 true JP3206773B2 (ja) | 2001-09-10 |
Family
ID=17129974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24519192A Expired - Lifetime JP3206773B2 (ja) | 1992-09-14 | 1992-09-14 | ディジタル信号処理型直交変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3206773B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102244524B1 (ko) * | 2018-09-26 | 2021-04-26 | 애플 인크. | 통합된 안테나 구조물들을 갖는 컴퓨터 스타일러스 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434351B1 (ko) * | 2000-11-28 | 2004-06-04 | 엘지전자 주식회사 | 아이,큐 채널신호 보상회로 |
-
1992
- 1992-09-14 JP JP24519192A patent/JP3206773B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102244524B1 (ko) * | 2018-09-26 | 2021-04-26 | 애플 인크. | 통합된 안테나 구조물들을 갖는 컴퓨터 스타일러스 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0697969A (ja) | 1994-04-08 |
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