KR20030071285A - 곱셈기를 사용하지 않는 역방향 채널 변조 장치 및 방법 - Google Patents

곱셈기를 사용하지 않는 역방향 채널 변조 장치 및 방법 Download PDF

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KR20030071285A
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Abstract

본 발명은 채널 변조 장치 및 방법에 관한 것으로, 보다 상세하게는 곱셈기를 사용하지 않고 시프터와 가산기/감산기로 구성된 채널 변조기의 필터를 이용하여 처리 시간을 줄이고 하드웨어를 단순화시킨 곱셈기를 사용하지 않는 역방향 채널 변조 장치 및 방법에 관한 것이다. 곱셈기를 사용하지 않는 역방향 채널 변조 방법은 소정의 필터들을 구비하며, 입력 신호를 변조하여 출력하는 변조 방법에 있어서, (a) 입력 신호와 곱해져서 출력 신호를 발생하는 2의 보수로 변환된 상기 필터의 실 계수들을 자리 이동 및 가산 또는 감산하여 필터 계수를 생성하는 단계; 및 (b) 상기 자리 이동 및 가산된 상기 필터 계수들로부터 공통된 패턴을 찾아 상기 자리 이동 및 가산 또는 감산 횟수를 축소하는 단계를 포함한다. 본 발명에 따르면, 곱셈기를 사용하지 않고 시프터와 가산기/감산기로 구성된 채널 변조기의 필터를 이용하여 변조 처리 시간을 줄이고 하드웨어를 단순화시킬 수 있는 효과를 창출한다.

Description

곱셈기를 사용하지 않는 역방향 채널 변조 장치 및 방법{Multiplierless return channel modulator and method thereof}
본 발명은 채널 변조 장치 및 방법에 관한 것으로, 보다 상세하게는 곱셈기를 사용하지 않고 시프터와 가산기/감산기로 구성된 채널 변조기의 필터를 이용하여 처리 시간을 줄이고 하드웨어를 단순화시킨 곱셈기를 사용하지 않는 역방향 채널 변조 장치 및 방법에 관한 것이다.
채널 변조기에서 사용되는 디지털 필터는 디지털 신호 처리에 있어서 가장 중요하고도 빈번히 이용되는 구성요소이다. 이 디지털 필터는 지연기, 곱셈기와 덧셈기들로 이루어진다. 가장 간단한 디지털 필터의 형태는 지연이 '0'인 필터인 곱셈기이며 이와 같은 형태의 필터는 대부분의 이득 제어용 등의 신호처리에 이용된다.
디지털 필터의 복잡도는 우선적으로 필터의 길(Path)에 의존하며, 이것과 더불어 입력되는 신호의 비트수, 승산기의 계수(필터 계수)와 덧셈기의 비트 수 등에 따라 결정된다. 디지털 필터는 통상 다수의 곱셈기로 구성되는데, 이 곱셈기는 하드웨어적으로 복잡하고 오랜 처리 시간을 필요로 하여 집적회로(IC)로 구성할 경우 원칩화(One-chip solution) 등에 많은 제약을 가지게 된다.
본 발명이 이루고자 하는 기술적인 과제는 곱셈기를 사용하지 않고 시프터와 가산기/감산기로 구성된 채널 변조기의 필터를 이용하여 처리 시간을 줄이고 하드웨어를 단순화시킨 곱셈기를 사용하지 않는 역방향 채널 변조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적인 과제는 곱셈기를 사용하지 않고 시프터와 가산기/감산기로 구성된 채널 변조기의 필터를 이용하여 처리 시간을 줄이고 하드웨어를 단순화시킨 곱셈기를 사용하지 않는 역방향 채널 변조 장치를 제공하는데 있다.
도 1은 일반적인 디지털 셋 탑 박스 시스템에서 채널 변조기의 구성을 보이는 블록도 이다.
도 2a는 곱셈기를 사용한 종래의 채널 변조 장치 내부의 디지털 필터의 회로도를, 도 2b는 본 발명에 따른 곱셈기를 사용하지 않는 역방향 채널 변조 장치 내부의 디지털 필터의 회로도이다.
도 3은 CSD 변환된 필터 계수를 보이는 테이블이다.
도 4는 본 발명에 따른 곱셈기를 사용하지 않는 역방향 채널 변조 방법의 동작을 보이는 흐름도 이다.
본 발명이 이루고자 하는 기술적인 과제를 해결하기 위한 곱셈기를 사용하지 않는 역방향 채널 변조 방법은 소정의 필터들을 구비하며, 입력 신호를 변조하여 출력하는 변조 방법에 있어서, (a) 입력 신호와 곱해져서 출력 신호를 발생하는 2의 보수로 변환된 상기 필터의 실 계수들을 자리 이동 및 가산 또는 감산하여 필터 계수를 생성하는 단계; 및 (b) 상기 자리 이동 및 가산 또는 감산된 상기 필터 계수들로부터 공통된 패턴을 찾아 상기 자리 이동 및 가산 또는 감산 횟수를 축소하는 단계를 포함하는 것이 바람직하다.
본 발명에 있어서, (c) 상기 (b)단계에서 축소된 필터 계수의 최하위 비트를 변환시켜 상기 자리 이동 및 가산 또는 감산 횟수를 더 축소하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명이 이루고자 하는 다른 기술적인 과제를 해결하기 위한 곱셈기를 사용하지 않는 역방향 채널 변조 장치는 소정의 필터들을 구비하며, 입력 신호를 변조하여 출력하는 변조 장치에 있어서, 2의 보수로 변환된 상기 필터의 실 계수들을 자리 이동시키고, 가산 또는 감산 연산을 통하여 소정의 필터 계수를 생성하는 필터 계수 생성수단; 및 상기 필터 계수 생성수단에서 생성된 필터 계수를 상기 입력 신호와 곱하여 출력 신호를 발생하는 출력신호 발생수단을 포함하는 것이 바람직하다.
본 발명에 있어서, 상기 필터 계수 생성수단은 상기 2의 보수로 변환된 상기 필터의 실 계수들을 자리 이동시키는 자리이동수단; 및 상기 자리 이동된 필터 계수를 가산 또는 감산 연산하는 연산수단을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 필터 계수 생성수단은 공통의 패턴을 갖는 상기 자리이동 수단 및 연산수단을 찾아 축소된 필터 계수를 생성하는 것을 특징으로 한다.
본 발명에 있어서, 상기 필터 계수 생성수단은 상기 축소된 필터 계수의 최하위 비트를 변환시켜 공통의 패턴을 갖는 상기 자리이동 수단 및 연산수단을 찾아 더 축소된 필터 계수를 생성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 1은 일반적인 디지털 셋 탑 박스 시스템에서 채널 변조기의 구성을 보이는 블록도로서, 심볼 맵퍼(Symbol Mapper)(100), 이퀄라이저(101-1, 101-2), Nyquist 필터(102-1, 102-2), CIC(Cascaded Integrator Comb) 보간 필터(103-1, 103-2), DDFS(Direct Digital Frequency Synthesizer)(104), 곱셈기(105-1, 105-2), 가산기(106), DAC(Digital Analog Converter)(107)로 구성된다.
도 2a는 곱셈기를 사용한 종래의 채널 변조 장치 내부의 디지털 필터의 회로도로서 곱셈기 블록과 다수의 가산기로 구성된다. 도 2b는 본 발명에 따른 곱셈기를 사용하지 않는 역방향 채널 변조 장치 내부의 디지털 필터의 회로도로서, 필터 계수 발생부(200, 201, 202)와 가산기(감산기로도 구현 가능)(203)로 구성된다. 본 발명에서 필터 계수 발생부(200, 201, 202)는 시프터(200-1, 201-1, 202-1)와 가산기(200-2, 201-2, 203-2)로 구성된다.
도 3은 CSD 변환된 필터 계수를 보이는 테이블이다.
도 4는 본 발명에 따른 곱셈기를 사용하지 않는 역방향 채널 변조 방법의 동작을 보이는 흐름도로서, 입력 신호와 곱해져서 출력 신호를 발생하는 필터 계수에 대한 CSD 변환 단계(400), CSD 변환된 필터 계수로부터 공통된 패턴을 찾기 위해 CSE 맵핑하여 필터 계수를 축소하는 단계(401), CSE 맵핑된 필터 계수로부터 공통된 패턴을 다시 찾기 위해 MMSE를 통하여 필터 계수를 더 축소하는 단계(402)로 구성된다.
이어서, 도 1∼도 4를 참조하여 본 발명을 상세히 설명한다.
심볼 맵퍼(100)는 QPSK(Quadriphase Phase Shift Keying : 4위상 편이 변조) 또는 QAM(Quadrature Amplitude Modulation : 직교 진폭 변조) 스팩에 따라 입력되는 비디오 신호를 맵핑한다. 이퀄라이저(101-1, 101-2)는 맵핑된 신호를 완벽한 신호가 되도록 신호 처리한다. 신호를 변조해서 출력하게 되는 경우, 신호 출력 환경이 열악하게 되면 출력 신호가 망가진다. 망가진 정도를 수신하여 이퀄라이저(101-1, 101-2)로 피드백하면, 이퀄라이저(101-1, 101-2)는 망가진 부분의 역이 되는 파형을 필터 계수로 표현하여 원 신호에 곱해줌으로써 완벽한 신호가 출력되도록 한다. Nyquist 필터(102-1, 102-2)는 대역 제한 필터로써, 대역 이외의 신호 간섭을 막기 위해 이퀄라이징된 신호를 필터링 한다. Nyquist 필터링된 낮은 주파수 성분의 신호는 CIC 보간 필터(103-1, 103-2)를 통하여 고주파 성분의 신호로 만들어 주어 처리 속도가 빨라지게 한다. DDFS(104)는 CIC 보간 필터(103-1, 103-2)와 속도를 맞추기 위해 계수 값으로 정현파 신호인 Cos(wn), sin(wn)을 출력한다. 곱셈기(105-1)는 CIC 보간 필터(103-1)의 출력 신호와 DDFS(104)에서 출력되는 계수 Cos(wn)을 곱하여 출력한다. 곱셈기(105-2)는 CIC 보간 필터(103-2)의 출력 신호와 DDFS(104)에서 출력되는 계수 sin(wn)을 곱하여 출력한다. 가산기(106)는 곱셈기(105-1, 105-2)의 출력 신호를 가산하여 출력한다. DAC 보상 필터(107)는 가산기(106)의 출력 신호를 필터링 하여 완벽한 신호가 되도록 보상한다.
도 1에서 이퀄라이저(101-1, 101-2), Nyquist 필터(102-1, 102-2), DDFS(104)와 곱셈기(103-1, 103-2) 및 가산기(106)는 도 2a와 같은 형태로 구성된다. 도 2a는 곱셈기를 사용한 디지털 필터의 회로도로서 곱셈기 블록과 다수의 가산기로 구성된다. 입력되는 신호 x는 필터 계수 h와 곱해져서 출력 신호 y를 발생한다. 이와 같이 많은 디지털 필터들이 곱셈기로 구현되기 때문에 하드웨어가 복잡해지고, 처리 시간이 많이 걸린다.
도 2b는 곱셈기를 사용하지 않은 디지털 필터의 회로도로서, 역시 도 1의 이퀄라이저(101-1, 101-2), Nyquist 필터(102-1, 102-2), DDFS(104)와 곱셈기(103-1, 103-2) 및 가산기(106)를 도 2b와 같이 구현할 수 있다. 도 2b는 필터 계수 발생부(200, 201, 202)에서 발생된 필터계수를 입력 신호 x와 연산하여 출력 신호 y를 발생시키는 디지털 필터 회로도이다. 도 2b는 곱셈기를 사용하지 않고 시프터(200-1, 201-1, 202-1)와 가산기(200-2, 201-2, 203-2)로 구현하기 때문에 하드웨어가 단순해지고 처리 시간이 빨라진다.
도 2에 도시된 디지털 필터의 회로도의 동작은 도 4와 연계하여 설명한다.
입력 신호 x와 곱해져서 출력 신호 y를 발생하는 2의 보수로 변환된 필터 계수에 대해 CSD 코드 변환한다(400단계).
CSD 코드란 고정된 개수의 디지트(Digit)에서만 "-1" 또는 "1"이 할당되며 나머지는 "0"으로 할당되며, 이를 수식으로 표기하면 수학식 1과 같다.
[수학식 1]
여기서, k 번째 자리 값을 갖는 계수 Sk는 Sk={-1, 0, 1}, Pk={0, 1,..., M}이며, M은 전체 디지트 수를 나타낸다. L은 0이 아닌 디지트의 개수(이하 "넌 제로(Non zero) 디지트 수"라고 표기함)를 나타낸다. 즉, 전체 자리수 중 넌 제로 디지트 수(L) 이하만이 "-1" 또는 "1" 즉, "0"이 아닌 값을 가지게 된다. 그리고, CSD 표현은 영"0"이 아닌 계수{Sk} 두 개가 서로 인접하지 않게 하는 최소한의 표현으로 정의된다. 예를 들어, 127/128 = 0.9921875는 일반적인 2진수 표현에서는 "0.1111111"로서, 7개의 넌 제로 디지트를 가지게 되지만, 이를 "L=2"인 경우의 CSD 코드로 표현할 경우 "1.000000"로 표기된다. 여기서,은 "-1"를 나타낸다. 도 3에 2의 보수로 변환된 필터 계수를 CSD 코드로 변환한 값이 나타나 있다.
통상의 2를 밑으로 하는 이진 코드에 비해 CSD 코드가 갖는 이점은 음(Negative) 디지트들에 의해 추가된 융통성으로 인하여, 적은 개수의 "0"이 아닌 디지트들로 표현되어 질 수 있다는 점이다. 이렇게 CSD 코드로 표현되는 필터 계수를 사용하는 필터에서 넌 제로 디지트 수(L)의 값을 제한하여 곱셈에서 실제 필요한 가산/감산의 횟수를 줄일 수 있다. 즉, CSD 계수를 사용하는 필터에서는 CSD 계수가 고정된 개수의 디지트에서만 "-1" 또는 "1"의 수를 갖는 수로 표기되므로,도 2b에 도시된 바와 같이 필터 계수 발생부(200, 201, 202)를 시프터(200-1, 201-1, 202-1)들과 가산기(200-2, 201-2, 202-2)들을 사용하여 쉽게 구현할 수 있다.
CSD 변환된 필터 계수로부터 공통된 패턴을 찾기 위해 CSE 맵핑하여 필터 계수를 축소한다(401단계).
CSD 변환된 필터 계수로 구현된 필터 계수 발생부(200, 201, 202)를 최적화 하기 위해 CSE 맵핑을 통하여 공통된 패턴을 찾아 시프터(200-1, 201-1, 202-1)와 가산기(200-2, 201-2, 202-2)의 개수를 축소한다. 예를 들어, CSD 계수가 ab + ac로 구성되어 있다면, CSE 맵핑을 통하여 a(b +c)로 구현되며, 공통 패턴인 a로 인하여 필터 계수 발생부(200, 201, 202) 구현 시에 시프터(200-1, 201-1, 202-1)와 가산기(200-2, 201-2, 202-2)의 개수를 축소할 수 있게 된다.
CSE 맵핑된 필터 계수로부터 공통된 패턴을 다시 찾기 위해 MMSE를 통하여 필터 계수를 더 축소한다(402단계).
CSE 맵핑된 필터 계수의 최하위 비트를 변환시켜 인위적으로 공통 패턴을 만들어 필터 계수 발생부(200, 201, 202) 구현 시에 시프터(200-1, 201-1, 202-1)와 가산기(200-2, 201-2, 202-2)의 개수를 더욱 축소한다. 변조기에서 출력되는 신호를 약간 망가뜨려 하드웨어를 축소할 수 있는 경우에 본 단계를 수행한다. MMSE를 통하여 필터 계수를 더욱 축소할 수 있는 조건은 변조기에서 출력되는 신호가 완전하지 않더라도, 수신단에서 신호 수신 시에 이상이 없을 정도이어야 한다. 401단계의 예에서, CSD 계수가 ab + ac로 구성되어 있다면, CSE 맵핑을 통하여 a(b +c)로 구현된다. 이때 c의 최하위 비트를 변환시키면 b가 된다고 가정한다. c의 최하위 비트를 변환시켜도 수신단에서 신호 수신 시에 이상이 없다고 가정한다. CSE 맵핑된 a(b + c)는 MMSE를 통하여 2ab로 구현된다. 이에 따라 필터 계수 발생부(200, 201, 202) 구현 시에 시프터(200-1, 201-1, 202-1)와 가산기(200-2, 201-2, 202-2)의 개수를 더욱 축소할 수 있게 된다.
필터 계수 발생부(200, 201, 202)에서 더욱 축소된 필터 계수와 입력 신호 x를 연산하여 출력 신호 y0, y1, y2를 발생하고, 가산기(203)는 이들 출력 신호를 가산하여 최종 출력 y를 발생한다. 본 발명에서는 필터 계수 발생부를 세 개로 한정하였지만, 개수의 변환이 가능하다.
본 발명은 상술한 실시 예에 한정되지 않으며 본 발명의 사상 내에서 당업자에 의한 변형이 가능함은 물론이다.
상술한 바와 같이 본 발명에 따르면, 곱셈기를 사용하지 않고 시프터와 가산기/감산기로 구성된 채널 변조기의 필터를 이용하여 변조 처리 시간을 줄이고 하드웨어를 단순화시킬 수 있는 효과를 창출한다.

Claims (6)

  1. 소정의 필터들을 구비하며, 입력 신호를 변조하여 출력하는 변조 방법에 있어서,
    (a) 입력 신호와 곱해져서 출력 신호를 발생하는 2의 보수로 변환된 상기 필터의 실 계수들을 자리 이동 및 가산 또는 감산하여 필터 계수를 생성하는 단계;및
    (b) 상기 자리 이동 및 가산 또는 감산된 상기 필터 계수들로부터 공통된 패턴을 찾아 상기 자리 이동 및 가산 횟수를 축소하는 단계를 포함하는 변조 방법.
  2. 제 1항에 있어서,
    (c) 상기 (b)단계에서 축소된 필터 계수의 최하위 비트를 변환시켜 상기 자리 이동 및 가산 또는 감산 횟수를 더 축소하는 단계를 포함하는 변조 방법.
  3. 소정의 필터들을 구비하며, 입력 신호를 변조하여 출력하는 변조 장치에 있어서,
    2의 보수로 변환된 상기 필터의 실 계수들을 자리 이동시키고, 가산 또는 감산 연산을 통하여 소정의 필터 계수를 생성하는 필터 계수 생성수단; 및
    상기 필터 계수 생성수단에서 생성된 필터 계수를 상기 입력 신호와 곱하여 출력 신호를 발생하는 출력신호 발생수단을 포함하는 변조 장치.
  4. 제 3항에 있어서, 상기 필터 계수 생성수단은
    상기 2의 보수로 변환된 상기 필터의 실 계수들을 자리 이동시키는 자리이동수단; 및
    상기 자리 이동된 필터 계수를 가산 또는 감산 연산하는 연산수단을 포함하는 것을 특징으로 하는 변조 장치.
  5. 제 4항에 있어서, 상기 필터 계수 생성수단은
    공통의 패턴을 갖는 상기 자리이동 수단 및 연산 수단을 찾아 축소된 필터 계수를 생성하는 것을 특징으로 하는 채널 변조 장치.
  6. 제 4항에 있어서, 상기 필터 계수 생성수단은
    상기 축소된 필터 계수의 최하위 비트를 변환시켜 공통의 패턴을 갖는 상기 자리이동 수단 및 연산수단을 찾아 더 축소된 필터 계수를 생성하는 것을 특징으로 하는 채널 변조 장치.
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* Cited by examiner, † Cited by third party
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