JP4083862B2 - アパーチャー特性補正回路を備えた伝送装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、直交変調により2種のディジタル信号を伝送する伝送装置に係り、特にディジタル直交変調部の出力にアパーチャー特性補正回路を備えた伝送装置に関する。
【0002】
【従来の技術】
近年、移動体や地上系のディジタル無線通信では、伝送レートを上げるため、QPSK方式、或いはQAM方式などの直交変調方式の信号伝送装置が採用されているが、この直交変調方式とは、次の式、すなわち、
cos(2π×f'c×t)
sin(2π×f'c×t)
で表される2種の互いに直交する搬送波を用い、直交変調により2種の信号を伝送する方式のことである。
【0003】
ところで、従来の直交変調方式のディジタル信号伝送装置では、安価で回路規模も小さくて済むという理由により、主としてアナログ構成のミキサを用いた直交変復調回路が使われていた。
そこで、このアナログ方式の直交変復調回路を用いた信号伝送装置の従来技術について、図6により説明する。
【0004】
この図6は、従来技術における送信回路の一例で、入力端子1から入力された情報符号は、送信用信号処理回路2により、サンプリング周波数がfd のベースバンドの2種のディジタル信号Id(n)、Qd(n)に変換され、それぞれ直交変調部3に入力される。
直交変調部3に入力された信号Id(n)、Qd(n)は、それぞれD/A変換回路4i、4qによりアナログ信号に変換され、次いでアナログ構成のLPF(低域ろ波器)5i、5qにより伝送帯域幅が所定値に制限される。
【0005】
LPF5i、5qから出力された信号I(t)、Q(t)は、ミキサ6に入力され、次の(1)式に従った演算処理により、アナログ的に直交変調される。
D(t)=I(t)×cos(2π×fc×t)+Q(t)×sin(2π×fc×t)……(1)
【0006】
そして、この直交変調された信号D(t)がBPF(帯域ろ波器)7に入力され、ミキサ6で発生した不要成分が除去されてからアップコンバータ8に供給され、ここで更に高い周波数fc'の搬送波の信号に変換された上で、アンテナ9から送信されるのである。
【0007】
ところで、このとき、D/A変換回路4i、4qから出力される信号は、図7に示す通りのデューティ100%の矩形波の信号として出力される。
このため、これらD/A変換回路4i、4qに入力されるディジタル信号の周波数特性が、サンプリング周波数fd で決まる帯域内では、図8(a)に示すように平坦であったとしても、各D/A変換回路4i、4qから出力されるアナログ信号の周波数特性は平坦にならず、図8(b)に示すように、アパーチャー特性Aをもった信号になってしまう。
【0008】
ここで、このアパーチャー特性Aとは、次の(2)式で表される周波数特性のことである。
sin(π×f/fd)/(π×f/fd)…… ……(2)
【0009】
そこで、このような伝送系では、例えば次段に設けてあるLPF5i、5qとして、図8(a)に実線で示してある目標とする周波数特性に、アパーチャー特性の逆特性A ̄(記号 ̄は逆特性を表す)を掛けて得た、図8(c)に示す通りの周波数特性を持ったフィルタを使用し、これによりアパーチャー特性が補正されるようにしていた。
【0010】
なお、この逆特性を表す記号 ̄は、図では上線で示してある。
【0011】
【発明が解決しようとする課題】
上記従来技術は、直交変調処理のディジタル化に伴うアパーチャー特性の補正について配慮がされておらず、以下に説明するように、回路構成が複雑になってしまうという問題があった。
まず、直交変調処理のディジタル化について説明する。
【0012】
すなわち、近年、伝送レートを更に上げるため、従来のBPSK方式やQPSK方式から64QAM方式やOFDM方式など、更に多値数の高い方式が採用されるようになっているが、この場合は、上記直交性に要求される精度も更に上高くする必要があり、アナログ的な手法では対応が困難になってしまい、装置の高性能化に問題がしょうじてしまうのである。
【0013】
そこで、直交性について必要とする高精度が充分に確保できるように、ディジタル信号処理により直交変調と直交復調を行うようにした、いわゆるディジタル直交変調部が検討されつつあり、その一例について、図9により説明する。
【0014】
この図9に示したディジタル直交変調部は、図6のアナログ構成による直交変調部3をそのままディジタル回路に置き換えたものであり、従って、この直交変調部以外の回路部分は図6の回路と同様なので、以下の説明では直交変調部の構成と動作に重点をおいて説明する。
【0015】
まず、ここで、図6に示した送信用信号処理回路2から供給されるサンプリング周波数fd の第1のディジタル信号Id(n)と第2のディジタル信号Qd(n)の信号波形を模式的に表すと、図11(a)、(b)に示すようになっている。
【0016】
そして、これら図11(a)、(b)において、まず、実線の曲線はサンプリング前のI信号の信号波形を表し、次に、破線の曲線はサンプリング前のQ信号の信号波形を表している。また、サンプリング信号も、これに合わせて、それぞれ実線の矢印と破線の矢印で示してある。
【0017】
図9のディジタル直交変調部において、ここに入力された信号のうち、まず第1のディジタル信号Id(n)は第1の4倍サンプル変換回路19iに入力され、図11(c)に示すように、n番目のサンプリング値Id(n)とn+1番目のサンプリング値Id(n+1)の間に3個の零値を挿入し、これにより4倍のサンプリング周波数4×fd の信号I'd4(m)に変換される。
【0018】
しかして、この変換された信号I'd4(m)には、図12に模式的に示すように、不要な高調波成分20が含まれている。
そこでディジタルLPF21iにより、図6の従来技術におけるLPF5iと同様に、信号I'd4(m)の帯域幅を帯域幅Bに制限すると共に、この不要な高調波成分20を除去する。
その結果、ディジタルLPF21iの出力信号Id4(m)の信号波形は、図11(e)に示すように、信号間の零値が埋められたサンプリング波形になる。
【0019】
次に、第2の信号Qd(n)も同様で、まず第2の4倍サンプル変換回路19qにより、図11(d)に示すように、4倍のサンプリング周波数4×fdの信号Q'd4(m)に変換され、ディジタルLPF21qで帯域幅Bに制限され、図11(f)に示すように、信号間の零値が埋められた信号Qd4(m)に変換される。
【0020】
ところで、このように、直交変調信号の搬送波周波数fcを、周波数fd に設定すると、直交変調の演算式として示した上記の(1)式は、次の(3)式として表せる。
Dd4(m)=Id4(m)×cos(2π×m/4)+Qd4(m)×sin(2π×m/4)……(3)
【0021】
この(3)式において、まず、右辺のcosを含む項は、m=0を含む偶数のとき交互に1と−1になり、m=奇数のときは0になる。
また、右辺のsinを含む項は、m=奇数のとき交互に1と−1になり、m=0を含む偶数のときは0になる。
【0022】
そこで、(3)式は、mに応じて、順次、以下の通りになる。
m=0 → Dd4(0)=Id4(0)
m=1 → Dd4(1)=Qd4(1)
m=2 → Dd4(2)=−Id4(2)
m=3 → Dd4(3)=−Qd4(3)
m=4 → Dd4(4)=Id4(4)
m=5 → Dd4(5)=Qd4(5)
・ ・
・ ・
・ ・
【0023】
このことから、実際には、この(3)式による乗算を実行しないでも、単に信号Id4(m)及び信号Qd4(m)と、それらの極性を反転した信号−Id4(m)及び信号−Qd4(m)を順次切り換えてやれば直交変調処理が行われ、図11(g)の信号波形に示す通りの直交変調信号Dd4(m)が得られることになる。
【0024】
図9に示したディジタル直交変調部は、この方法により動作するディジタル直交変調回路22を用いたもので、図示のように、2個の極性反転回路22i、22qと、周波数fc (=4×fd)で動作する循環型のスイッチ22sを用い、信号Id4(m)と信号Qd4(m)を入力し、極性反転回路22iと極性反転回路22qにより極性反転信号−Id4(m)と極性反転信号−Qd4(m)を出力させた上で、スイッチ22sにより順次、周波数fc 毎に各信号を選択して取り出し、図11(g)の波形図に示す直交変調信号Dd4(m)を得るようにしてある。
【0025】
ディジタル直交変調回路22から出力された直交変調信号Dd4(m)は、次いでD/A変換回路24でアナログ信号に変換され、BPF25で不要な高調波成分を除去され、アナログの直交変調信号D(t)としてディジタル直交変調部から出力されることになる。
【0026】
しかして、このディジタル信号処理においても、D/A変換回路24から出力される信号は、デューティ100%の矩形波の信号として出力されるため、その信号は、次の(4)式で表されるアパーチャー特性Aを持つ。
F(f)=sin(π×f/(4×fd))/(π×f/(4×fd))…… ……(4)
(4×fd):D/A変換回路24のクロック周波数
【0027】
そこで、この場合でも、図6の回路と同様に、このアパーチャー特性を次段の回路で補正しようとすると、BPF25の周波数特性を、図10に示す通りの非対称な周波数特性A ̄になるように設計する必要がある。
しかし、既に説明したように、この図10に示すような周波数特性A ̄を有するBPFは、それを設計し、製造するのはかなり難しく、高価なものになってしまう。
【0028】
また、これも既に説明したように、アパーチャー補正用のフィルタを別に設けてもよいが、この場合でも高価なフィルタが必要になる点に変わりはなく、部品点数が増加することになるので、さらに高価になる上、回路規模の増加も招いてしまうことになる。
【0029】
本発明の目的は、製造が容易で回路規模が小さく、低価格の直交変調ディジタル信号のアパーチャー特性補正回路を提供することにある。
【0030】
【課題を解決するための手段】
上記目的は、ディジタル直交変調部から順次、所定のクロック期間で出力される信号をD0、該信号D0の前記所定のクロック期間前の信号をD1、該信号D1の前記所定のクロック期間前の信号をD2としたとき、演算式
Da=D1−D0/8−D2/8
を実行し、演算結果Daを出力するディジタル演算回路によりアパーチャー特性補正回路を構成することによって達成される。
【0031】
同じく、上記目的は、ディジタル直交変調部から順次、所定のクロック期間で出力される信号をD0、該信号D0の前記所定のクロック期間前の信号をD1、該信号D1の前記所定のクロック期間前の信号をD2、該信号D2の前記所定のクロック期間前の信号をD3、該信号D3の前記所定のクロック期間前の信号をD4としたとき、演算式
Da=D2−D1/8−D3/8+D0/2N+D4/2N
N:5以上の整数
を実行し、演算結果Daを出力するディジタル演算回路によりアパーチャー特性補正回路を構成することによって達成される。
【0032】
上記手段によれば、簡単な遅延回路とビットシフト回路、それに加減算回路だけで回路を構成することができ、無用な回路価格の高騰や回路規模の増大を招くことなく、アパーチャー特性を補正することができる。
【0033】
【発明の実施の形態】
以下、本発明による直交変調ディジタル信号のアパーチャー特性補正回路について、図示の実施形態により詳細に説明する。
図1は、本発明の一実施形態で、図9の回路におけるディジタル直交変調回路22の出力とA/D変換回路24の入力の間に接続して使用されるようになっている。
この図1において、26は入力端子、27は第1の遅延回路、28は第2の遅延回路、29は第1の3ビットシフト回路、30は第2の3ビットシフト回路、31は加算回路、32は減算回路、そして33は出力端子である。
【0034】
第1と第2の遅延回路27、28は、例えばフリップフロップ回路なとで構成され、それぞれ入力された信号に1クロック分の時間遅延を与えて出力する働きをする。
第1と第2の3ビットシフト回路29、30は、夫々入力された信号をLSB側に3ビットシフトさせて出力する働きをする。
【0035】
次に、この図1の実施形態の動作について説明する。
ディジタル直交変調回路22(図9)から出力されてくる直交変調信号Dd4(m)は、入力端子26から取り込まれる。なお、以下、説明を容易にするため、直交変調信号Dd4(m)をD0と記す。
この信号D0は、第1の遅延回路27と、第1の3ビットシフト回路29に入力される。
【0036】
この結果、まず、第1の遅延回路27からは、信号D0から1クロック時間遅れた信号D1が出力され、次いで第2の遅延回路28からは、更に1クロック時間分、遅れた信号D2として出力される。
また信号D0は、第1の3ビットシフト回路29に入力され、これにより、LSB側に3ビットシフトされることにより1/8倍され、信号D0/8として出力される。
同様に第2の遅延回路28の出力信号D2も第2の3ビットシフト回路30により1/8倍され、信号D2/8として出力される。
【0037】
そして、3ビットシフト回路29の出力信号D0/8と3ビットシフト回路30の出力信号D2/8が加算回路31で加算された後、減算回路32で第1の遅延回路27の出力信号D1から差し引かれ、信号Daとして出力される。
【0038】
従って、この出力端子33に得られる信号Daは、次式の通りになる。
そこで、この信号Daを出力端子33から出力し、これをアパーチャー特性が補正された信号として、図9のA/D変換回路24に供給するのである。
【0039】
そうすると、この減算回路32の出力である信号Daの周波数特性関数F(f)は、次の(5)式で表せる。
F(f)=1−2×1/8×cos(2π×f/(4×fd))…… ……(5)
(4×fd):D/A変換回路24のクロック周波数
そして、この(5)式の関数による周波数特性は、図2に示す特性A1 ̄になる。
【0040】
ところで、厳密に言えば、この(5)式による特性A1 ̄は、図2に示してある特性A ̄、つまり(4)式で表される本来のアパーチャー特性Aの逆特性とは僅かに異なっており、このため、この(5)式の関数によって補正した後の周波数特性C1は、図2に示してあるように、必ずしも平坦にはならない。
【0041】
しかしながら、このアパーチャー特性の補正が実際に必要になるのは、図10に破線で示してあるように、変調信号が存在する周波数fd を中心として、幅が大体±fd/2の範囲内の周波数帯、例えば±0.4×fd の周波数帯内でのことにすぎない。
【0042】
そして、この範囲内では、(5)式の周波数特性によっても、約0.5dB以内の精度でアパーチャー特性を補正することができ、実用上は充分である。
しかも、この図1の実施形態によれば、極めて簡単な回路構成でアパーチャー特性を補正することができるという利点が得られる。
【0043】
既に説明したように、アパーチャー特性をアナログ回路で補正するためには、図10に示す非対称な周波数特性を有する特殊なBPF25を用いるか、アパーチャー特性補正用のフィルタを別に設ける必要があり、この結果、回路が高価になったり、回路規模の増大を招いてしまう。
【0044】
また、通常のディジタルフィルタによりアパーチャー特性を補正しようとすると、乗算回路が多数必要になり、この場合、乗算回路は大きな回路規模を要することから、やはり回路規模が増大してしまう。
【0045】
これに対して、図1の実施形態では、主な回路要素は遅延回路とビットシフト回路であり、ここで、遅延回路は単なるフリップフロップ回路で実現でき、ビットシフト回路に至っては更に簡単で、図3に示すように、極性を表すMSB(最上位ビット)のデータを4ビット繰り返し、他のビットは全てLSB(最下位ビット)側に順次3ビットずらして結線するだけで実現できる。
【0046】
図1の実施形態の場合、むしろ加算回路と減算回路の方が大きな規模の回路になるが、これとても、1個の乗算回路よりはかなり小さい回路規模で済む。
従って、この図1の実施形態によれば、極めて小さな回路規模で、実用上、充分に高い精度を有するアパーチャー特性補正回路が容易に実現でき、無用な回路価格の高騰や回路規模の増大を招くことなく、実用的には問題のない約0.5dB以内の精度でアパーチャー特性を補正することができる。
【0047】
次に、本発明の他の実施形態について、図4により説明する。
この図4の実施形態では、図1の実施形態に、更に2個の遅延回路34、35と、同じく2個のNビットシフトシフト回路36、37、それに2個の加算回路38、39を付加したもので、これにより、更に補正精度の向上が得られるようにしたものである。ここで、Nは5以上の整数とする。
【0048】
この実施形態の場合、加算回路39の出力信号Daは、次式のようになり、この出力信号Daが、出力端子33から出力されることになる。
Da=D2−D1/8−D3/8+D0/2N+D4/2N
N:5以上の整数
【0049】
このとき、加算回路39から出力される信号Daの周波数特性関数F(f)は、次の(6)式で表される。
そして、この(6)式の関数F(f)により与えられる周波数特性も、(4)式で表されるアパーチャー特性Aの逆特性A ̄とは僅かに異なっている。
【0050】
しかし、この図4の実施形態において、Nビットシフトシフト回路36、37のシフト数値Nを6にした場合(2N=64)には、図5に示す特性A2 ̄となり、図1の実施形態による図2の特性A1 ̄よりも、更にアパーチャー特性の逆特性A ̄に近い特性が得られ、この結果、補正後の周波数特性C2 は、図5に実線で示すように、必要な周波数帯域内ではほとんど平坦になり、更に高い精度でアパーチャー特性を補正することができる。
【0051】
ただ、この図4の実施形態では、回路規模は、図1の実施形態の場合の約2倍になる。
しかしながら、本発明の場合、本質的に回路規模が小さい回路要素で構成できるため、ほとんど問題にならず、従来技術に比して充分に小さい回路規模に容易に収めることができる。
【0052】
なお、Nビットシフトシフト回路36、37のシフト数値Nについては、補正誤差の点からすれば、5以上の整数であれば良い。
しかして実用上からは、N=6、或いはN=7程度に設定するのが最も効果的であると言える。
【0053】
従って、この図4の実施形態においても、無用な回路価格の高騰や回路規模の増大を招くことなく、実用的には問題のない0.5dB以内の精度でアパーチャー特性を補正することができる。
【0054】
ところで、図1の実施形態では、まず信号D0と信号D2を、ビットシフトにより1/8倍した後、加算し、加算結果を信号D1から差し引くように構成している。
しかし、これに代えて、先に信号D0と信号D2を加算した後、1/8倍し、信号D1から差し引くように構成しても良いのは明らかである。
但し、この場合、加算回路の有効ビット数を、図1の加算回路の有効ビット数より増加しておく必要がある。
【0055】
また、図1の実施形態では、信号D0と信号D2を1/8倍した後、加算し、この後、一挙に信号D1から差し引いている。
しかし、信号D1から順番に差し引いて行くようにしても良いのは明らかである。
要するに、図1の実施形態では、最終的に、
Da=D1−D0/8−D2/8
の演算結果が得られるもので有れば、どのような演算順序で構成しても良いことは明らかである。
なお、このことは、図4の実施形態についても同様で、最終的に、
Da=D2−D1/8−D3/8+D0/2N+D4/2N
の演算結果が得られるもので有れば、どのような演算順序で構成しても良いことは明らかである。
【0056】
【発明の効果】
本発明によれば、簡単なディジタル回路の追加だけで、回路価格の高騰や回路規模の増大を招くことなく、実用的には問題のない約0.5dB以内の精度でアパーチャー特性が補正でき、この結果、ディジタル信号処理により直交変調するディジタル直交変調部を、無用な価格の増加や回路規模の増大を来すことなく構成することができる。
【図面の簡単な説明】
【図1】本発明による直交変調ディジタル信号のアパーチャー特性補正回路の一実施形態を示すブロック回路図である。
【図2】本発明の一実施形態の動作を説明するための特性曲線図である。
【図3】本発明の一実施形態におけるビットシフト回路の一例を示す回路図である。
【図4】本発明による直交変調ディジタル信号のアパーチャー特性補正回路の他の一実施形態を示すブロック回路図である。
【図5】本発明の他の一実施形態の動作を説明するための特性曲線図である。
【図6】従来技術による直交変調方式の送信装置の一例を示すブロック図である。
【図7】従来技術におけるD/A変換回路の出力波形の説明図である。
【図8】アパーチャー特性と補正方法を説明するための特性曲線図である。
【図9】ディジタル直交変調部の一例を示すブロック回路図である。
【図10】ディジタル直交変調部におけるアパーチャー特性の補正方法を説明するための特性曲線図である。
【図11】ディジタル直交変調部の一例による動作を説明するための波形図である。
【図12】ディジタル直交変調に伴う不要信号の発生を示す特性図である。
【符号の説明】
1 送信装置の入力端子
2 送信用信号処理回路
3 直交変調部
4i、4q、24 D/A変換回路
5i、5q アナログのLPF
6 ミキサ
7、25 BPF
8 アップコンバータ
9 送信用のアンテナ
19i、19q 4倍サンプル変換回路
21i、21q ディジタルLPF
22 ディジタル直交変調回路
26 アパーチャー特性補正回路の入力端子
27、28、34、35 遅延回路
29、30 3ビットシフト回路
31、38、39 加算回路
32 減算回路
33 アパーチャー特性補正回路の出力端子
36、37 Nビットシフト回路。
Claims (4)
- ディジタル直交変調部の出力にアパーチャー特性補正回路を備えた伝送装置において、
前記アパーチャー特性補正回路を、
前記ディジタル直交変調部から順次、所定のクロック期間で出力される信号をD0、該信号D0の前記所定のクロック期間前の信号をD1、該信号D1の前記所定のクロック期間前の信号をD2としたとき、演算式
Da=D1−D0/8−D2/8
を実行し、演算結果Daを出力するディジタル演算回路で構成したことを特徴とするアパーチャー特性補正回路を備えた伝送装置。 - 請求項1の発明において、
前記演算結果Daを出力するディジタル演算回路が、
前記信号D0を入力として、前記信号D1を出力する第1の遅延回路と、
前記信号D1を入力として、前記信号D2を出力する第2の遅延回路と、
前記信号D0のMSB(最上位ビット)のデータを4ビット繰り返し、他のビットは全てLSB(最下位ビット)側に順次3ビットずらす第1のビットシフト回路と、
前記信号D2のMSB(最上位ビット)のデータを4ビット繰り返し、他のビットは全てLSB(最下位ビット)側に順次3ビットずらす第2のビットシフト回路と、
前記第1のビットシフト回路の出力と、前記第2のビットシフト回路の出力を加算する加算回路と、
前記信号D0から、前記加算回路の出力を減算して前記演算結果Daを出力する減算回路とで構成されていることを特徴とするアパーチャー特性補正回路を備えた伝送装置。 - ディジタル直交変調部の出力にアパーチャー特性補正回路を備えた伝送装置において、
前記アパーチャー特性補正回路を、
前記ディジタル直交変調部から順次、所定のクロック期間で出力される信号をD0、該信号D0の前記所定のクロック期間前の信号をD1、該信号D1の前記所定のクロック期間前の信号をD2、該信号D2の前記所定のクロック期間前の信号をD3、該信号D3の前記所定のクロック期間前の信号をD4としたとき、演算式
Da=D2−D1/8−D3/8+D0/2N+D4/2N
N:5以上の整数
を実行し、演算結果Daを出力するディジタル演算回路で構成したことを特徴とするアパーチャー特性補正回路を備えた伝送装置。 - 請求項3の発明において、
前記演算結果Daを出力するディジタル演算回路が、
前記信号D0を入力として、前記信号D1を出力する第1の遅延回路と、
前記信号D1を入力として、前記信号D2を出力する第2の遅延回路と、
前記信号D2を入力として、前記信号D3を出力する第3の遅延回路と、
前記信号D3を入力として、前記信号D4を出力する第4の遅延回路と、
前記信号D0のMSB(最上位ビット)のデータをN+1ビット繰り返し、他のビットは全てLSB(最下位ビット)側に順次Nビットずらす第1のビットシフト回路と、
前記信号D1のMSB(最上位ビット)のデータを4ビット繰り返し、他のビットは全てLSB(最下位ビット)側に順次3ビットずらす第2のビットシフト回路と、
前記信号D3のMSB(最上位ビット)のデータを4ビット繰り返し、他のビットは全てLSB(最下位ビット)側に順次3ビットずらす第3のビットシフト回路と、
前記信号D4のMSB(最上位ビット)のデータをN+1ビット繰り返し、他のビットは全てLSB(最下位ビット)側に順次Nビットずらす第4のビットシフト回路と、
前記第2のビットシフト回路の出力と、前記第3のビットシフト回路の出力を加算する第1の加算回路と、
前記信号D2から、前記第1の加算回路の出力を減算する減算回路と、
前記第1のビットシフト回路の出力と、前記第4のビットシフト回路の出力を加算する第2の加算回路と、
前記減算回路の出力と、前記第2の加算回路の出力を加算して前記演算結果Daを出力する第3の加算回路とで構成されていることを特徴とするアパーチャー特性補正回路を備えた伝送装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05498598A JP4083862B2 (ja) | 1998-03-06 | 1998-03-06 | アパーチャー特性補正回路を備えた伝送装置 |
Applications Claiming Priority (1)
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