JPH11261660A - アパーチャー特性補正回路を備えた伝送装置 - Google Patents
アパーチャー特性補正回路を備えた伝送装置Info
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- JPH11261660A JPH11261660A JP10054985A JP5498598A JPH11261660A JP H11261660 A JPH11261660 A JP H11261660A JP 10054985 A JP10054985 A JP 10054985A JP 5498598 A JP5498598 A JP 5498598A JP H11261660 A JPH11261660 A JP H11261660A
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Abstract
(57)【要約】
【課題】 ディジタル直交変調部で用いる回路規模が小
さいアパーチャー特性製造が容易で回路規模が小さく、
低価格の直交変調ディジタル信号のアパーチャー特性補
正回路を提供すること。 【解決手段】 ディジタル直交変調部から供給される信
号Ｄ０を第１の遅延回路２７と、第１の３ビットシフト
回路２９に入力し、第１の遅延回路２７の出力である遅
延信号Ｄ１を第２の遅延回路２８に入力して遅延信号Ｄ
２を出力させ、第２の３ビットシフト回路３０に入力す
る。そして、加算回路３１により、第１の３ビットシフ
ト回路２９と第２の３ビットシフト回路３０の出力を加
算してから、減算回路３２により、信号Ｄ１から、加算
回路３１の出力を減算して、アパーチャー特性が補正さ
れた出力Ｄａを得るようにしたもの。 【効果】 アパーチャー特性の補正に必要な複雑で製造
が困難なＢＰＦを用いる必要がなく、簡単な回路要素で
アパーチャー特性が補正できる。
さいアパーチャー特性製造が容易で回路規模が小さく、
低価格の直交変調ディジタル信号のアパーチャー特性補
正回路を提供すること。 【解決手段】 ディジタル直交変調部から供給される信
号Ｄ０を第１の遅延回路２７と、第１の３ビットシフト
回路２９に入力し、第１の遅延回路２７の出力である遅
延信号Ｄ１を第２の遅延回路２８に入力して遅延信号Ｄ
２を出力させ、第２の３ビットシフト回路３０に入力す
る。そして、加算回路３１により、第１の３ビットシフ
ト回路２９と第２の３ビットシフト回路３０の出力を加
算してから、減算回路３２により、信号Ｄ１から、加算
回路３１の出力を減算して、アパーチャー特性が補正さ
れた出力Ｄａを得るようにしたもの。 【効果】 アパーチャー特性の補正に必要な複雑で製造
が困難なＢＰＦを用いる必要がなく、簡単な回路要素で
アパーチャー特性が補正できる。
Description
【０００１】
【発明の属する技術分野】本発明は、直交変調により２
種のディジタル信号を伝送する伝送装置に係り、特にデ
ィジタル直交変調部の出力にアパーチャー特性補正回路
を備えた伝送装置に関する。
種のディジタル信号を伝送する伝送装置に係り、特にデ
ィジタル直交変調部の出力にアパーチャー特性補正回路
を備えた伝送装置に関する。
【０００２】
【従来の技術】近年、移動体や地上系のディジタル無線
通信では、伝送レートを上げるため、ＱＰＳＫ方式、或
いはＱＡＭ方式などの直交変調方式の信号伝送装置が採
用されているが、この直交変調方式とは、次の式、すな
わち、 cos(２π×ｆ'c×t) sin(２π×ｆ'c×t) で表される２種の互いに直交する搬送波を用い、直交変
調により２種の信号を伝送する方式のことである。
通信では、伝送レートを上げるため、ＱＰＳＫ方式、或
いはＱＡＭ方式などの直交変調方式の信号伝送装置が採
用されているが、この直交変調方式とは、次の式、すな
わち、 cos(２π×ｆ'c×t) sin(２π×ｆ'c×t) で表される２種の互いに直交する搬送波を用い、直交変
調により２種の信号を伝送する方式のことである。
【０００３】ところで、従来の直交変調方式のディジタ
ル信号伝送装置では、安価で回路規模も小さくて済むと
いう理由により、主としてアナログ構成のミキサを用い
た直交変復調回路が使われていた。そこで、このアナロ
グ方式の直交変復調回路を用いた信号伝送装置の従来技
術について、図６により説明する。
ル信号伝送装置では、安価で回路規模も小さくて済むと
いう理由により、主としてアナログ構成のミキサを用い
た直交変復調回路が使われていた。そこで、このアナロ
グ方式の直交変復調回路を用いた信号伝送装置の従来技
術について、図６により説明する。
【０００４】この図６は、従来技術における送信回路の
一例で、入力端子１から入力された情報符号は、送信用
信号処理回路２により、サンプリング周波数がｆd のベ
ースバンドの２種のディジタル信号Ｉｄ(n)、Ｑｄ(n)に
変換され、それぞれ直交変調部３に入力される。直交変
調部３に入力された信号Ｉｄ(n)、Ｑｄ(n)は、それぞれ
Ｄ／Ａ変換回路４ｉ、４ｑによりアナログ信号に変換さ
れ、次いでアナログ構成のＬＰＦ(低域ろ波器)５ｉ、５
ｑにより伝送帯域幅が所定値に制限される。
一例で、入力端子１から入力された情報符号は、送信用
信号処理回路２により、サンプリング周波数がｆd のベ
ースバンドの２種のディジタル信号Ｉｄ(n)、Ｑｄ(n)に
変換され、それぞれ直交変調部３に入力される。直交変
調部３に入力された信号Ｉｄ(n)、Ｑｄ(n)は、それぞれ
Ｄ／Ａ変換回路４ｉ、４ｑによりアナログ信号に変換さ
れ、次いでアナログ構成のＬＰＦ(低域ろ波器)５ｉ、５
ｑにより伝送帯域幅が所定値に制限される。
【０００５】ＬＰＦ５ｉ、５ｑから出力された信号Ｉ
(t)、Ｑ(t)は、ミキサ６に入力され、次の(1)式に従っ
た演算処理により、アナログ的に直交変調される。 Ｄ(t)＝Ｉ(t)×cos(２π×ｆc×ｔ)＋ Ｑ(t)×sin(２π×ｆc×ｔ)……(1)
(t)、Ｑ(t)は、ミキサ６に入力され、次の(1)式に従っ
た演算処理により、アナログ的に直交変調される。 Ｄ(t)＝Ｉ(t)×cos(２π×ｆc×ｔ)＋ Ｑ(t)×sin(２π×ｆc×ｔ)……(1)
【０００６】そして、この直交変調された信号Ｄ(t)が
ＢＰＦ(帯域ろ波器)７に入力され、ミキサ６で発生した
不要成分が除去されてからアップコンバータ８に供給さ
れ、ここで更に高い周波数ｆc'の搬送波の信号に変換さ
れた上で、アンテナ９から送信されるのである。
ＢＰＦ(帯域ろ波器)７に入力され、ミキサ６で発生した
不要成分が除去されてからアップコンバータ８に供給さ
れ、ここで更に高い周波数ｆc'の搬送波の信号に変換さ
れた上で、アンテナ９から送信されるのである。
【０００７】ところで、このとき、Ｄ／Ａ変換回路４
ｉ、４ｑから出力される信号は、図７に示す通りのデュ
ーティ１００％の矩形波の信号として出力される。この
ため、これらＤ／Ａ変換回路４ｉ、４ｑに入力されるデ
ィジタル信号の周波数特性が、サンプリング周波数ｆd
で決まる帯域内では、図８(a)に示すように平坦であっ
たとしても、各Ｄ／Ａ変換回路４ｉ、４ｑから出力され
るアナログ信号の周波数特性は平坦にならず、図８(b)
に示すように、アパーチャー特性Ａをもった信号になっ
てしまう。
ｉ、４ｑから出力される信号は、図７に示す通りのデュ
ーティ１００％の矩形波の信号として出力される。この
ため、これらＤ／Ａ変換回路４ｉ、４ｑに入力されるデ
ィジタル信号の周波数特性が、サンプリング周波数ｆd
で決まる帯域内では、図８(a)に示すように平坦であっ
たとしても、各Ｄ／Ａ変換回路４ｉ、４ｑから出力され
るアナログ信号の周波数特性は平坦にならず、図８(b)
に示すように、アパーチャー特性Ａをもった信号になっ
てしまう。
【０００８】ここで、このアパーチャー特性Ａとは、次
の(2)式で表される周波数特性のことである。 sin(π×ｆ／ｆd)／(π×ｆ／ｆd)…… ……(2)
の(2)式で表される周波数特性のことである。 sin(π×ｆ／ｆd)／(π×ｆ／ｆd)…… ……(2)
【０００９】そこで、このような伝送系では、例えば次
段に設けてあるＬＰＦ５ｉ、５ｑとして、図８(a)に実
線で示してある目標とする周波数特性に、アパーチャー
特性の逆特性Ａ￣(記号￣は逆特性を表す)を掛けて得
た、図８(c)に示す通りの周波数特性を持ったフィルタ
を使用し、これによりアパーチャー特性が補正されるよ
うにしていた。
段に設けてあるＬＰＦ５ｉ、５ｑとして、図８(a)に実
線で示してある目標とする周波数特性に、アパーチャー
特性の逆特性Ａ￣(記号￣は逆特性を表す)を掛けて得
た、図８(c)に示す通りの周波数特性を持ったフィルタ
を使用し、これによりアパーチャー特性が補正されるよ
うにしていた。
【００１０】なお、この逆特性を表す記号￣は、図では
上線で示してある。
上線で示してある。
【００１１】
【発明が解決しようとする課題】上記従来技術は、直交
変調処理のディジタル化に伴うアパーチャー特性の補正
について配慮がされておらず、以下に説明するように、
回路構成が複雑になってしまうという問題があった。ま
ず、直交変調処理のディジタル化について説明する。
変調処理のディジタル化に伴うアパーチャー特性の補正
について配慮がされておらず、以下に説明するように、
回路構成が複雑になってしまうという問題があった。ま
ず、直交変調処理のディジタル化について説明する。
【００１２】すなわち、近年、伝送レートを更に上げる
ため、従来のＢＰＳＫ方式やＱＰＳＫ方式から６４ＱＡ
Ｍ方式やＯＦＤＭ方式など、更に多値数の高い方式が採
用されるようになっているが、この場合は、上記直交性
に要求される精度も更に上高くする必要があり、アナロ
グ的な手法では対応が困難になってしまい、装置の高性
能化に問題がしょうじてしまうのである。
ため、従来のＢＰＳＫ方式やＱＰＳＫ方式から６４ＱＡ
Ｍ方式やＯＦＤＭ方式など、更に多値数の高い方式が採
用されるようになっているが、この場合は、上記直交性
に要求される精度も更に上高くする必要があり、アナロ
グ的な手法では対応が困難になってしまい、装置の高性
能化に問題がしょうじてしまうのである。
【００１３】そこで、直交性について必要とする高精度
が充分に確保できるように、ディジタル信号処理により
直交変調と直交復調を行うようにした、いわゆるディジ
タル直交変調部が検討されつつあり、その一例につい
て、図９により説明する。
が充分に確保できるように、ディジタル信号処理により
直交変調と直交復調を行うようにした、いわゆるディジ
タル直交変調部が検討されつつあり、その一例につい
て、図９により説明する。
【００１４】この図９に示したディジタル直交変調部
は、図６のアナログ構成による直交変調部３をそのまま
ディジタル回路に置き換えたものであり、従って、この
直交変調部以外の回路部分は図６の回路と同様なので、
以下の説明では直交変調部の構成と動作に重点をおいて
説明する。
は、図６のアナログ構成による直交変調部３をそのまま
ディジタル回路に置き換えたものであり、従って、この
直交変調部以外の回路部分は図６の回路と同様なので、
以下の説明では直交変調部の構成と動作に重点をおいて
説明する。
【００１５】まず、ここで、図６に示した送信用信号処
理回路２から供給されるサンプリング周波数ｆd の第１
のディジタル信号Ｉｄ(n)と第２のディジタル信号Ｑｄ
(n)の信号波形を模式的に表すと、図１１(a)、(b)に示
すようになっている。
理回路２から供給されるサンプリング周波数ｆd の第１
のディジタル信号Ｉｄ(n)と第２のディジタル信号Ｑｄ
(n)の信号波形を模式的に表すと、図１１(a)、(b)に示
すようになっている。
【００１６】そして、これら図１１(a)、(b)において、
まず、実線の曲線はサンプリング前のＩ信号の信号波形
を表し、次に、破線の曲線はサンプリング前のＱ信号の
信号波形を表している。また、サンプリング信号も、こ
れに合わせて、それぞれ実線の矢印と破線の矢印で示し
てある。
まず、実線の曲線はサンプリング前のＩ信号の信号波形
を表し、次に、破線の曲線はサンプリング前のＱ信号の
信号波形を表している。また、サンプリング信号も、こ
れに合わせて、それぞれ実線の矢印と破線の矢印で示し
てある。
【００１７】図９のディジタル直交変調部において、こ
こに入力された信号のうち、まず第１のディジタル信号
Ｉｄ(n)は第１の４倍サンプル変換回路１９ｉに入力さ
れ、図１１(c)に示すように、ｎ番目のサンプリング値
Ｉｄ(n)とｎ＋１番目のサンプリング値Ｉｄ(n+1)の間に
３個の零値を挿入し、これにより４倍のサンプリング周
波数４×ｆd の信号Ｉ'd4(m)に変換される。
こに入力された信号のうち、まず第１のディジタル信号
Ｉｄ(n)は第１の４倍サンプル変換回路１９ｉに入力さ
れ、図１１(c)に示すように、ｎ番目のサンプリング値
Ｉｄ(n)とｎ＋１番目のサンプリング値Ｉｄ(n+1)の間に
３個の零値を挿入し、これにより４倍のサンプリング周
波数４×ｆd の信号Ｉ'd4(m)に変換される。
【００１８】しかして、この変換された信号Ｉ'd4(m)に
は、図１２に模式的に示すように、不要な高調波成分２
０が含まれている。そこでディジタルＬＰＦ２１ｉによ
り、図６の従来技術におけるＬＰＦ５ｉと同様に、信号
Ｉ'd4(ｍ)の帯域幅を帯域幅Ｂに制限すると共に、この
不要な高調波成分２０を除去する。その結果、ディジタ
ルＬＰＦ２１ｉの出力信号Ｉd4(m)の信号波形は、図１
１(e)に示すように、信号間の零値が埋められたサンプ
リング波形になる。
は、図１２に模式的に示すように、不要な高調波成分２
０が含まれている。そこでディジタルＬＰＦ２１ｉによ
り、図６の従来技術におけるＬＰＦ５ｉと同様に、信号
Ｉ'd4(ｍ)の帯域幅を帯域幅Ｂに制限すると共に、この
不要な高調波成分２０を除去する。その結果、ディジタ
ルＬＰＦ２１ｉの出力信号Ｉd4(m)の信号波形は、図１
１(e)に示すように、信号間の零値が埋められたサンプ
リング波形になる。
【００１９】次に、第２の信号Ｑd(n)も同様で、まず第
２の４倍サンプル変換回路１９ｑにより、図１１(d)に
示すように、４倍のサンプリング周波数４×ｆdの信号
Ｑ'd4(ｍ)に変換され、ディジタルＬＰＦ２１ｑで帯域
幅Ｂに制限され、図１１(f)に示すように、信号間の零
値が埋められた信号Ｑd4(m)に変換される。
２の４倍サンプル変換回路１９ｑにより、図１１(d)に
示すように、４倍のサンプリング周波数４×ｆdの信号
Ｑ'd4(ｍ)に変換され、ディジタルＬＰＦ２１ｑで帯域
幅Ｂに制限され、図１１(f)に示すように、信号間の零
値が埋められた信号Ｑd4(m)に変換される。
【００２０】ところで、このように、直交変調信号の搬
送波周波数ｆcを、周波数ｆd に設定すると、直交変調
の演算式として示した上記の(1)式は、次の(3)式として
表せる。 Ｄd4(m)＝Ｉd4(m)×cos(２π×ｍ／４)＋ Ｑd4(m)×sin(２π×ｍ／４)……(3)
送波周波数ｆcを、周波数ｆd に設定すると、直交変調
の演算式として示した上記の(1)式は、次の(3)式として
表せる。 Ｄd4(m)＝Ｉd4(m)×cos(２π×ｍ／４)＋ Ｑd4(m)×sin(２π×ｍ／４)……(3)
【００２１】この(3)式において、まず、右辺のcosを含
む項は、ｍ＝０を含む偶数のとき交互に１と−１にな
り、ｍ＝奇数のときは０になる。また、右辺のsinを含
む項は、ｍ＝奇数のとき交互に１と−１になり、ｍ＝０
を含む偶数のときは０になる。
む項は、ｍ＝０を含む偶数のとき交互に１と−１にな
り、ｍ＝奇数のときは０になる。また、右辺のsinを含
む項は、ｍ＝奇数のとき交互に１と−１になり、ｍ＝０
を含む偶数のときは０になる。
【００２２】そこで、(3)式は、ｍに応じて、順次、以
下の通りになる。 ｍ＝０ → Ｄd4(0)＝Ｉd4(0) ｍ＝１ → Ｄd4(1)＝Ｑd4(1) ｍ＝２ → Ｄd4(2)＝−Ｉd4(2) ｍ＝３ → Ｄd4(3)＝−Ｑd4(3) ｍ＝４ → Ｄd4(4)＝Ｉd4(4) ｍ＝５ → Ｄd4(5)＝Ｑd4(5) ・ ・ ・ ・ ・ ・
下の通りになる。 ｍ＝０ → Ｄd4(0)＝Ｉd4(0) ｍ＝１ → Ｄd4(1)＝Ｑd4(1) ｍ＝２ → Ｄd4(2)＝−Ｉd4(2) ｍ＝３ → Ｄd4(3)＝−Ｑd4(3) ｍ＝４ → Ｄd4(4)＝Ｉd4(4) ｍ＝５ → Ｄd4(5)＝Ｑd4(5) ・ ・ ・ ・ ・ ・
【００２３】このことから、実際には、この(3)式によ
る乗算を実行しないでも、単に信号Ｉd4(m)及び信号Ｑd
4(m)と、それらの極性を反転した信号−Ｉd4(m)及び信
号−Ｑd4(m)を順次切り換えてやれば直交変調処理が行
われ、図１１(g)の信号波形に示す通りの直交変調信号
Ｄd4(m)が得られることになる。
る乗算を実行しないでも、単に信号Ｉd4(m)及び信号Ｑd
4(m)と、それらの極性を反転した信号−Ｉd4(m)及び信
号−Ｑd4(m)を順次切り換えてやれば直交変調処理が行
われ、図１１(g)の信号波形に示す通りの直交変調信号
Ｄd4(m)が得られることになる。
【００２４】図９に示したディジタル直交変調部は、こ
の方法により動作するディジタル直交変調回路２２を用
いたもので、図示のように、２個の極性反転回路２２
ｉ、２２ｑと、周波数ｆc （＝４×ｆd）で動作する循
環型のスイッチ２２ｓを用い、信号Ｉd4(m)と信号Ｑd4
(m)を入力し、極性反転回路２２ｉと極性反転回路２２
ｑにより極性反転信号−Ｉd4(m)と極性反転信号−Ｑd4
(m)を出力させた上で、スイッチ２２ｓにより順次、周
波数ｆc 毎に各信号を選択して取り出し、図１１(g)の
波形図に示す直交変調信号Ｄd4(m)を得るようにしてあ
る。
の方法により動作するディジタル直交変調回路２２を用
いたもので、図示のように、２個の極性反転回路２２
ｉ、２２ｑと、周波数ｆc （＝４×ｆd）で動作する循
環型のスイッチ２２ｓを用い、信号Ｉd4(m)と信号Ｑd4
(m)を入力し、極性反転回路２２ｉと極性反転回路２２
ｑにより極性反転信号−Ｉd4(m)と極性反転信号−Ｑd4
(m)を出力させた上で、スイッチ２２ｓにより順次、周
波数ｆc 毎に各信号を選択して取り出し、図１１(g)の
波形図に示す直交変調信号Ｄd4(m)を得るようにしてあ
る。
【００２５】ディジタル直交変調回路２２から出力され
た直交変調信号Ｄd4(m)は、次いでＤ／Ａ変換回路２４
でアナログ信号に変換され、ＢＰＦ２５で不要な高調波
成分を除去され、アナログの直交変調信号Ｄ(t)として
ディジタル直交変調部から出力されることになる。
た直交変調信号Ｄd4(m)は、次いでＤ／Ａ変換回路２４
でアナログ信号に変換され、ＢＰＦ２５で不要な高調波
成分を除去され、アナログの直交変調信号Ｄ(t)として
ディジタル直交変調部から出力されることになる。
【００２６】しかして、このディジタル信号処理におい
ても、Ｄ／Ａ変換回路２４から出力される信号は、デュ
ーティ１００％の矩形波の信号として出力されるため、
その信号は、次の(4)式で表されるアパーチャー特性Ａ
を持つ。 Ｆ(f)＝sin(π×ｆ／(４×ｆd))／(π×ｆ／(４×ｆd))…… ……(4) (４×ｆd)：Ｄ／Ａ変換回路２４のクロック周波数
ても、Ｄ／Ａ変換回路２４から出力される信号は、デュ
ーティ１００％の矩形波の信号として出力されるため、
その信号は、次の(4)式で表されるアパーチャー特性Ａ
を持つ。 Ｆ(f)＝sin(π×ｆ／(４×ｆd))／(π×ｆ／(４×ｆd))…… ……(4) (４×ｆd)：Ｄ／Ａ変換回路２４のクロック周波数
【００２７】そこで、この場合でも、図６の回路と同様
に、このアパーチャー特性を次段の回路で補正しようと
すると、ＢＰＦ２５の周波数特性を、図１０に示す通り
の非対称な周波数特性Ａ￣になるように設計する必要が
ある。しかし、既に説明したように、この図１０に示す
ような周波数特性Ａ￣を有するＢＰＦは、それを設計
し、製造するのはかなり難しく、高価なものになってし
まう。
に、このアパーチャー特性を次段の回路で補正しようと
すると、ＢＰＦ２５の周波数特性を、図１０に示す通り
の非対称な周波数特性Ａ￣になるように設計する必要が
ある。しかし、既に説明したように、この図１０に示す
ような周波数特性Ａ￣を有するＢＰＦは、それを設計
し、製造するのはかなり難しく、高価なものになってし
まう。
【００２８】また、これも既に説明したように、アパー
チャー補正用のフィルタを別に設けてもよいが、この場
合でも高価なフィルタが必要になる点に変わりはなく、
部品点数が増加することになるので、さらに高価になる
上、回路規模の増加も招いてしまうことになる。
チャー補正用のフィルタを別に設けてもよいが、この場
合でも高価なフィルタが必要になる点に変わりはなく、
部品点数が増加することになるので、さらに高価になる
上、回路規模の増加も招いてしまうことになる。
【００２９】本発明の目的は、製造が容易で回路規模が
小さく、低価格の直交変調ディジタル信号のアパーチャ
ー特性補正回路を提供することにある。
小さく、低価格の直交変調ディジタル信号のアパーチャ
ー特性補正回路を提供することにある。
【００３０】
【課題を解決するための手段】上記目的は、ディジタル
直交変調部から順次、所定のクロック期間で出力される
信号をＤ０、該信号Ｄ０の前記所定のクロック期間前の
信号をＤ１、該信号Ｄ１の前記所定のクロック期間前の
信号をＤ２としたとき、演算式 Ｄａ＝Ｄ1−Ｄ０／８−Ｄ２／８ を実行し、演算結果Ｄａを出力するディジタル演算回路
によりアパーチャー特性補正回路を構成することによっ
て達成される。
直交変調部から順次、所定のクロック期間で出力される
信号をＤ０、該信号Ｄ０の前記所定のクロック期間前の
信号をＤ１、該信号Ｄ１の前記所定のクロック期間前の
信号をＤ２としたとき、演算式 Ｄａ＝Ｄ1−Ｄ０／８−Ｄ２／８ を実行し、演算結果Ｄａを出力するディジタル演算回路
によりアパーチャー特性補正回路を構成することによっ
て達成される。
【００３１】同じく、上記目的は、ディジタル直交変調
部から順次、所定のクロック期間で出力される信号をＤ
０、該信号Ｄ０の前記所定のクロック期間前の信号をＤ
１、該信号Ｄ１の前記所定のクロック期間前の信号をＤ
２、該信号Ｄ２の前記所定のクロック期間前の信号をＤ
３、該信号Ｄ３の前記所定のクロック期間前の信号をＤ
４としたとき、演算式 Ｄａ＝Ｄ２−Ｄ１／８−Ｄ３／８＋Ｄ０／２N＋Ｄ４／
２N Ｎ：５以上の整数 を実行し、演算結果Ｄａを出力するディジタル演算回路
によりアパーチャー特性補正回路を構成することによっ
て達成される。
部から順次、所定のクロック期間で出力される信号をＤ
０、該信号Ｄ０の前記所定のクロック期間前の信号をＤ
１、該信号Ｄ１の前記所定のクロック期間前の信号をＤ
２、該信号Ｄ２の前記所定のクロック期間前の信号をＤ
３、該信号Ｄ３の前記所定のクロック期間前の信号をＤ
４としたとき、演算式 Ｄａ＝Ｄ２−Ｄ１／８−Ｄ３／８＋Ｄ０／２N＋Ｄ４／
２N Ｎ：５以上の整数 を実行し、演算結果Ｄａを出力するディジタル演算回路
によりアパーチャー特性補正回路を構成することによっ
て達成される。
【００３２】上記手段によれば、簡単な遅延回路とビッ
トシフト回路、それに加減算回路だけで回路を構成する
ことができ、無用な回路価格の高騰や回路規模の増大を
招くことなく、アパーチャー特性を補正することができ
る。
トシフト回路、それに加減算回路だけで回路を構成する
ことができ、無用な回路価格の高騰や回路規模の増大を
招くことなく、アパーチャー特性を補正することができ
る。
【００３３】
【発明の実施の形態】以下、本発明による直交変調ディ
ジタル信号のアパーチャー特性補正回路について、図示
の実施形態により詳細に説明する。図１は、本発明の一
実施形態で、図９の回路におけるディジタル直交変調回
路２２の出力とＡ／Ｄ変換回路２４の入力の間に接続し
て使用されるようになっている。この図１において、２
６は入力端子、２７は第１の遅延回路、２８は第２の遅
延回路、２９は第１の３ビットシフト回路、３０は第２
の３ビットシフト回路、３１は加算回路、３２は減算回
路、そして３３は出力端子である。
ジタル信号のアパーチャー特性補正回路について、図示
の実施形態により詳細に説明する。図１は、本発明の一
実施形態で、図９の回路におけるディジタル直交変調回
路２２の出力とＡ／Ｄ変換回路２４の入力の間に接続し
て使用されるようになっている。この図１において、２
６は入力端子、２７は第１の遅延回路、２８は第２の遅
延回路、２９は第１の３ビットシフト回路、３０は第２
の３ビットシフト回路、３１は加算回路、３２は減算回
路、そして３３は出力端子である。
【００３４】第１と第２の遅延回路２７、２８は、例え
ばフリップフロップ回路なとで構成され、それぞれ入力
された信号に１クロック分の時間遅延を与えて出力する
働きをする。第１と第２の３ビットシフト回路２９、３
０は、夫々入力された信号をＬＳＢ側に３ビットシフト
させて出力する働きをする。
ばフリップフロップ回路なとで構成され、それぞれ入力
された信号に１クロック分の時間遅延を与えて出力する
働きをする。第１と第２の３ビットシフト回路２９、３
０は、夫々入力された信号をＬＳＢ側に３ビットシフト
させて出力する働きをする。
【００３５】次に、この図１の実施形態の動作について
説明する。ディジタル直交変調回路２２(図９)から出力
されてくる直交変調信号Ｄd4(m)は、入力端子２６から
取り込まれる。なお、以下、説明を容易にするため、直
交変調信号Ｄd4(m)をＤ０と記す。この信号Ｄ０は、第
１の遅延回路２７と、第１の３ビットシフト回路２９に
入力される。
説明する。ディジタル直交変調回路２２(図９)から出力
されてくる直交変調信号Ｄd4(m)は、入力端子２６から
取り込まれる。なお、以下、説明を容易にするため、直
交変調信号Ｄd4(m)をＤ０と記す。この信号Ｄ０は、第
１の遅延回路２７と、第１の３ビットシフト回路２９に
入力される。
【００３６】この結果、まず、第１の遅延回路２７から
は、信号Ｄ０から１クロック時間遅れた信号Ｄ１が出力
され、次いで第２の遅延回路２８からは、更に１クロッ
ク時間分、遅れた信号Ｄ２として出力される。また信号
Ｄ０は、第１の３ビットシフト回路２９に入力され、こ
れにより、ＬＳＢ側に３ビットシフトされることにより
１／８倍され、信号Ｄ０／８として出力される。同様に
第２の遅延回路２８の出力信号Ｄ２も第２の３ビットシ
フト回路３０により１／８倍され、信号Ｄ２／８として
出力される。
は、信号Ｄ０から１クロック時間遅れた信号Ｄ１が出力
され、次いで第２の遅延回路２８からは、更に１クロッ
ク時間分、遅れた信号Ｄ２として出力される。また信号
Ｄ０は、第１の３ビットシフト回路２９に入力され、こ
れにより、ＬＳＢ側に３ビットシフトされることにより
１／８倍され、信号Ｄ０／８として出力される。同様に
第２の遅延回路２８の出力信号Ｄ２も第２の３ビットシ
フト回路３０により１／８倍され、信号Ｄ２／８として
出力される。
【００３７】そして、３ビットシフト回路２９の出力信
号Ｄ０／８と３ビットシフト回路３０の出力信号Ｄ２／
８が加算回路３１で加算された後、減算回路３２で第１
の遅延回路２７の出力信号Ｄ１から差し引かれ、信号Ｄ
ａとして出力される。
号Ｄ０／８と３ビットシフト回路３０の出力信号Ｄ２／
８が加算回路３１で加算された後、減算回路３２で第１
の遅延回路２７の出力信号Ｄ１から差し引かれ、信号Ｄ
ａとして出力される。
【００３８】従って、この出力端子３３に得られる信号
Ｄａは、次式の通りになる。 Ｄａ＝Ｄ１−(Ｄ０／８＋Ｄ２／８) ＝Ｄ１−Ｄ０／８−Ｄ２／８ そこで、この信号Ｄａを出力端子３３から出力し、これ
をアパーチャー特性が補正された信号として、図９のＡ
／Ｄ変換回路２４に供給するのである。
Ｄａは、次式の通りになる。 Ｄａ＝Ｄ１−(Ｄ０／８＋Ｄ２／８) ＝Ｄ１−Ｄ０／８−Ｄ２／８ そこで、この信号Ｄａを出力端子３３から出力し、これ
をアパーチャー特性が補正された信号として、図９のＡ
／Ｄ変換回路２４に供給するのである。
【００３９】そうすると、この減算回路３２の出力であ
る信号Ｄａの周波数特性関数Ｆ(f)は、次の(5)式で表せ
る。 Ｆ(f)＝１−２×１／８×cos(２π×ｆ／(４×ｆd))…… ……(5) (４×ｆd)：Ｄ／Ａ変換回路２４のクロック周波数 そして、この(5)式の関数による周波数特性は、図２に
示す特性Ａ1￣になる。
る信号Ｄａの周波数特性関数Ｆ(f)は、次の(5)式で表せ
る。 Ｆ(f)＝１−２×１／８×cos(２π×ｆ／(４×ｆd))…… ……(5) (４×ｆd)：Ｄ／Ａ変換回路２４のクロック周波数 そして、この(5)式の関数による周波数特性は、図２に
示す特性Ａ1￣になる。
【００４０】ところで、厳密に言えば、この(5)式によ
る特性Ａ1￣は、図２に示してある特性Ａ￣、つまり(4)
式で表される本来のアパーチャー特性Ａの逆特性とは僅
かに異なっており、このため、この(5)式の関数によっ
て補正した後の周波数特性Ｃ1は、図２に示してあるよ
うに、必ずしも平坦にはならない。
る特性Ａ1￣は、図２に示してある特性Ａ￣、つまり(4)
式で表される本来のアパーチャー特性Ａの逆特性とは僅
かに異なっており、このため、この(5)式の関数によっ
て補正した後の周波数特性Ｃ1は、図２に示してあるよ
うに、必ずしも平坦にはならない。
【００４１】しかしながら、このアパーチャー特性の補
正が実際に必要になるのは、図１０に破線で示してある
ように、変調信号が存在する周波数ｆd を中心として、
幅が大体±ｆd／２の範囲内の周波数帯、例えば±０.４
×ｆd の周波数帯内でのことにすぎない。
正が実際に必要になるのは、図１０に破線で示してある
ように、変調信号が存在する周波数ｆd を中心として、
幅が大体±ｆd／２の範囲内の周波数帯、例えば±０.４
×ｆd の周波数帯内でのことにすぎない。
【００４２】そして、この範囲内では、(5)式の周波数
特性によっても、約０.５ｄＢ以内の精度でアパーチャ
ー特性を補正することができ、実用上は充分である。し
かも、この図１の実施形態によれば、極めて簡単な回路
構成でアパーチャー特性を補正することができるという
利点が得られる。
特性によっても、約０.５ｄＢ以内の精度でアパーチャ
ー特性を補正することができ、実用上は充分である。し
かも、この図１の実施形態によれば、極めて簡単な回路
構成でアパーチャー特性を補正することができるという
利点が得られる。
【００４３】既に説明したように、アパーチャー特性を
アナログ回路で補正するためには、図１０に示す非対称
な周波数特性を有する特殊なＢＰＦ２５を用いるか、ア
パーチャー特性補正用のフィルタを別に設ける必要があ
り、この結果、回路が高価になったり、回路規模の増大
を招いてしまう。
アナログ回路で補正するためには、図１０に示す非対称
な周波数特性を有する特殊なＢＰＦ２５を用いるか、ア
パーチャー特性補正用のフィルタを別に設ける必要があ
り、この結果、回路が高価になったり、回路規模の増大
を招いてしまう。
【００４４】また、通常のディジタルフィルタによりア
パーチャー特性を補正しようとすると、乗算回路が多数
必要になり、この場合、乗算回路は大きな回路規模を要
することから、やはり回路規模が増大してしまう。
パーチャー特性を補正しようとすると、乗算回路が多数
必要になり、この場合、乗算回路は大きな回路規模を要
することから、やはり回路規模が増大してしまう。
【００４５】これに対して、図１の実施形態では、主な
回路要素は遅延回路とビットシフト回路であり、ここ
で、遅延回路は単なるフリップフロップ回路で実現で
き、ビットシフト回路に至っては更に簡単で、図３に示
すように、極性を表すＭＳＢ(最上位ビット)のデータを
４ビット繰り返し、他のビットは全てＬＳＢ(最下位ビ
ット)側に順次３ビットずらして結線するだけで実現で
きる。
回路要素は遅延回路とビットシフト回路であり、ここ
で、遅延回路は単なるフリップフロップ回路で実現で
き、ビットシフト回路に至っては更に簡単で、図３に示
すように、極性を表すＭＳＢ(最上位ビット)のデータを
４ビット繰り返し、他のビットは全てＬＳＢ(最下位ビ
ット)側に順次３ビットずらして結線するだけで実現で
きる。
【００４６】図１の実施形態の場合、むしろ加算回路と
減算回路の方が大きな規模の回路になるが、これとて
も、１個の乗算回路よりはかなり小さい回路規模で済
む。従って、この図１の実施形態によれば、極めて小さ
な回路規模で、実用上、充分に高い精度を有するアパー
チャー特性補正回路が容易に実現でき、無用な回路価格
の高騰や回路規模の増大を招くことなく、実用的には問
題のない約０.５ｄＢ以内の精度でアパーチャー特性を
補正することができる。
減算回路の方が大きな規模の回路になるが、これとて
も、１個の乗算回路よりはかなり小さい回路規模で済
む。従って、この図１の実施形態によれば、極めて小さ
な回路規模で、実用上、充分に高い精度を有するアパー
チャー特性補正回路が容易に実現でき、無用な回路価格
の高騰や回路規模の増大を招くことなく、実用的には問
題のない約０.５ｄＢ以内の精度でアパーチャー特性を
補正することができる。
【００４７】次に、本発明の他の実施形態について、図
４により説明する。この図４の実施形態では、図１の実
施形態に、更に２個の遅延回路３４、３５と、同じく２
個のＮビットシフトシフト回路３６、３７、それに２個
の加算回路３８、３９を付加したもので、これにより、
更に補正精度の向上が得られるようにしたものである。
ここで、Ｎは５以上の整数とする。
４により説明する。この図４の実施形態では、図１の実
施形態に、更に２個の遅延回路３４、３５と、同じく２
個のＮビットシフトシフト回路３６、３７、それに２個
の加算回路３８、３９を付加したもので、これにより、
更に補正精度の向上が得られるようにしたものである。
ここで、Ｎは５以上の整数とする。
【００４８】この実施形態の場合、加算回路３９の出力
信号Ｄａは、次式のようになり、この出力信号Ｄａが、
出力端子３３から出力されることになる。 Ｄａ＝Ｄ２−Ｄ１／８−Ｄ３／８＋Ｄ０／２N＋Ｄ４／
２N Ｎ：５以上の整数
信号Ｄａは、次式のようになり、この出力信号Ｄａが、
出力端子３３から出力されることになる。 Ｄａ＝Ｄ２−Ｄ１／８−Ｄ３／８＋Ｄ０／２N＋Ｄ４／
２N Ｎ：５以上の整数
【００４９】このとき、加算回路３９から出力される信
号Ｄａの周波数特性関数Ｆ(f)は、次の(6)式で表され
る。 Ｆ(f)＝１−２×１／８×cos(２π×ｆ／(４×ｆd))＋ ２×１／２N×cos(２π×２×ｆ／(４×ｆd)）…… ……(6) そして、この(6)式の関数Ｆ(f)により与えられる周波数
特性も、(4)式で表されるアパーチャー特性Ａの逆特性
Ａ￣とは僅かに異なっている。
号Ｄａの周波数特性関数Ｆ(f)は、次の(6)式で表され
る。 Ｆ(f)＝１−２×１／８×cos(２π×ｆ／(４×ｆd))＋ ２×１／２N×cos(２π×２×ｆ／(４×ｆd)）…… ……(6) そして、この(6)式の関数Ｆ(f)により与えられる周波数
特性も、(4)式で表されるアパーチャー特性Ａの逆特性
Ａ￣とは僅かに異なっている。
【００５０】しかし、この図４の実施形態において、Ｎ
ビットシフトシフト回路３６、３７のシフト数値Ｎを６
にした場合(２N＝６４)には、図５に示す特性Ａ2￣とな
り、図１の実施形態による図２の特性Ａ1￣よりも、更
にアパーチャー特性の逆特性Ａ￣に近い特性が得られ、
この結果、補正後の周波数特性Ｃ2 は、図５に実線で示
すように、必要な周波数帯域内ではほとんど平坦にな
り、更に高い精度でアパーチャー特性を補正することが
できる。
ビットシフトシフト回路３６、３７のシフト数値Ｎを６
にした場合(２N＝６４)には、図５に示す特性Ａ2￣とな
り、図１の実施形態による図２の特性Ａ1￣よりも、更
にアパーチャー特性の逆特性Ａ￣に近い特性が得られ、
この結果、補正後の周波数特性Ｃ2 は、図５に実線で示
すように、必要な周波数帯域内ではほとんど平坦にな
り、更に高い精度でアパーチャー特性を補正することが
できる。
【００５１】ただ、この図４の実施形態では、回路規模
は、図１の実施形態の場合の約２倍になる。しかしなが
ら、本発明の場合、本質的に回路規模が小さい回路要素
で構成できるため、ほとんど問題にならず、従来技術に
比して充分に小さい回路規模に容易に収めることができ
る。
は、図１の実施形態の場合の約２倍になる。しかしなが
ら、本発明の場合、本質的に回路規模が小さい回路要素
で構成できるため、ほとんど問題にならず、従来技術に
比して充分に小さい回路規模に容易に収めることができ
る。
【００５２】なお、Ｎビットシフトシフト回路３６、３
７のシフト数値Ｎについては、補正誤差の点からすれ
ば、５以上の整数であれば良い。しかして実用上から
は、Ｎ＝６、或いはＮ＝７程度に設定するのが最も効果
的であると言える。
７のシフト数値Ｎについては、補正誤差の点からすれ
ば、５以上の整数であれば良い。しかして実用上から
は、Ｎ＝６、或いはＮ＝７程度に設定するのが最も効果
的であると言える。
【００５３】従って、この図４の実施形態においても、
無用な回路価格の高騰や回路規模の増大を招くことな
く、実用的には問題のない０.５ｄＢ以内の精度でアパ
ーチャー特性を補正することができる。
無用な回路価格の高騰や回路規模の増大を招くことな
く、実用的には問題のない０.５ｄＢ以内の精度でアパ
ーチャー特性を補正することができる。
【００５４】ところで、図１の実施形態では、まず信号
Ｄ０と信号Ｄ２を、ビットシフトにより１／８倍した
後、加算し、加算結果を信号Ｄ１から差し引くように構
成している。しかし、これに代えて、先に信号Ｄ０と信
号Ｄ２を加算した後、１／８倍し、信号Ｄ１から差し引
くように構成しても良いのは明らかである。但し、この
場合、加算回路の有効ビット数を、図１の加算回路の有
効ビット数より増加しておく必要がある。
Ｄ０と信号Ｄ２を、ビットシフトにより１／８倍した
後、加算し、加算結果を信号Ｄ１から差し引くように構
成している。しかし、これに代えて、先に信号Ｄ０と信
号Ｄ２を加算した後、１／８倍し、信号Ｄ１から差し引
くように構成しても良いのは明らかである。但し、この
場合、加算回路の有効ビット数を、図１の加算回路の有
効ビット数より増加しておく必要がある。
【００５５】また、図１の実施形態では、信号Ｄ０と信
号Ｄ２を１／８倍した後、加算し、この後、一挙に信号
Ｄ１から差し引いている。しかし、信号Ｄ1から順番に
差し引いて行くようにしても良いのは明らかである。要
するに、図１の実施形態では、最終的に、 Ｄａ＝Ｄ１−Ｄ０／８−Ｄ２／８ の演算結果が得られるもので有れば、どのような演算順
序で構成しても良いことは明らかである。なお、このこ
とは、図４の実施形態についても同様で、最終的に、 Ｄａ＝Ｄ２−Ｄ１／８−Ｄ３／８＋Ｄ０／２N＋Ｄ４／
２N の演算結果が得られるもので有れば、どのような演算順
序で構成しても良いことは明らかである。
号Ｄ２を１／８倍した後、加算し、この後、一挙に信号
Ｄ１から差し引いている。しかし、信号Ｄ1から順番に
差し引いて行くようにしても良いのは明らかである。要
するに、図１の実施形態では、最終的に、 Ｄａ＝Ｄ１−Ｄ０／８−Ｄ２／８ の演算結果が得られるもので有れば、どのような演算順
序で構成しても良いことは明らかである。なお、このこ
とは、図４の実施形態についても同様で、最終的に、 Ｄａ＝Ｄ２−Ｄ１／８−Ｄ３／８＋Ｄ０／２N＋Ｄ４／
２N の演算結果が得られるもので有れば、どのような演算順
序で構成しても良いことは明らかである。
【００５６】
【発明の効果】本発明によれば、簡単なディジタル回路
の追加だけで、回路価格の高騰や回路規模の増大を招く
ことなく、実用的には問題のない約０．５ｄＢ以内の精
度でアパーチャー特性が補正でき、この結果、ディジタ
ル信号処理により直交変調するディジタル直交変調部
を、無用な価格の増加や回路規模の増大を来すことなく
構成することができる。
の追加だけで、回路価格の高騰や回路規模の増大を招く
ことなく、実用的には問題のない約０．５ｄＢ以内の精
度でアパーチャー特性が補正でき、この結果、ディジタ
ル信号処理により直交変調するディジタル直交変調部
を、無用な価格の増加や回路規模の増大を来すことなく
構成することができる。
【図１】本発明による直交変調ディジタル信号のアパー
チャー特性補正回路の一実施形態を示すブロック回路図
である。
チャー特性補正回路の一実施形態を示すブロック回路図
である。
【図２】本発明の一実施形態の動作を説明するための特
性曲線図である。
性曲線図である。
【図３】本発明の一実施形態におけるビットシフト回路
の一例を示す回路図である。
の一例を示す回路図である。
【図４】本発明による直交変調ディジタル信号のアパー
チャー特性補正回路の他の一実施形態を示すブロック回
路図である。
チャー特性補正回路の他の一実施形態を示すブロック回
路図である。
【図５】本発明の他の一実施形態の動作を説明するため
の特性曲線図である。
の特性曲線図である。
【図６】従来技術による直交変調方式の送信装置の一例
を示すブロック図である。
を示すブロック図である。
【図７】従来技術におけるＤ／Ａ変換回路の出力波形の
説明図である。
説明図である。
【図８】アパーチャー特性と補正方法を説明するための
特性曲線図である。
特性曲線図である。
【図９】ディジタル直交変調部の一例を示すブロック回
路図である。
路図である。
【図１０】ディジタル直交変調部におけるアパーチャー
特性の補正方法を説明するための特性曲線図である。
特性の補正方法を説明するための特性曲線図である。
【図１１】ディジタル直交変調部の一例による動作を説
明するための波形図である。
明するための波形図である。
【図１２】ディジタル直交変調に伴う不要信号の発生を
示す特性図である。
示す特性図である。
１ 送信装置の入力端子 ２ 送信用信号処理回路 ３ 直交変調部 ４ｉ、４ｑ、２４ Ｄ／Ａ変換回路 ５ｉ、５ｑ アナログのＬＰＦ ６ ミキサ ７、２５ ＢＰＦ ８ アップコンバータ ９ 送信用のアンテナ １９ｉ、１９ｑ ４倍サンプル変換回路 ２１ｉ、２１ｑ ディジタルＬＰＦ ２２ ディジタル直交変調回路 ２６ アパーチャー特性補正回路の入力端子 ２７、２８、３４、３５ 遅延回路 ２９、３０ ３ビットシフト回路 ３１、３８、３９ 加算回路 ３２ 減算回路 ３３ アパーチャー特性補正回路の出力端子 ３６、３７ Ｎビットシフト回路。
Claims (4)
- 【請求項１】 ディジタル直交変調部の出力にアパーチ
ャー特性補正回路を備えた伝送装置において、 前記アパーチャー特性補正回路を、 前記ディジタル直交変調部から順次、所定のクロック期
間で出力される信号をＤ０、該信号Ｄ０の前記所定のク
ロック期間前の信号をＤ１、該信号Ｄ１の前記所定のク
ロック期間前の信号をＤ２としたとき、演算式 Ｄａ＝Ｄ1−Ｄ０／８−Ｄ２／８ を実行し、演算結果Ｄａを出力するディジタル演算回路
で構成したことを特徴とするアパーチャー特性補正回路
を備えた伝送装置。 - 【請求項２】 請求項１の発明において、 前記演算結果Ｄａを出力するディジタル演算回路が、 前記信号Ｄ０を入力として、前記信号Ｄ１を出力する第
１の遅延回路と、 前記信号Ｄ１を入力として、前記信号Ｄ２を出力する第
２の遅延回路と、 前記信号Ｄ０のＭＳＢ(最上位ビット)のデータを４ビッ
ト繰り返し、他のビットは全てＬＳＢ(最下位ビット)側
に順次３ビットずらす第１のビットシフト回路と、 前記信号Ｄ２のＭＳＢ(最上位ビット)のデータを４ビッ
ト繰り返し、他のビットは全てＬＳＢ(最下位ビット)側
に順次３ビットずらす第２のビットシフト回路と、 前記第１のビットシフト回路の出力と、前記第２のビッ
トシフト回路の出力を加算する加算回路と、 前記信号Ｄ０から、前記加算回路の出力を減算して前記
演算結果Ｄａを出力する減算回路とで構成されているこ
とを特徴とするアパーチャー特性補正回路を備えた伝送
装置。 - 【請求項３】 ディジタル直交変調部の出力にアパーチ
ャー特性補正回路を備えた伝送装置において、 前記アパーチャー特性補正回路を、 前記ディジタル直交変調部から順次、所定のクロック期
間で出力される信号をＤ０、該信号Ｄ０の前記所定のク
ロック期間前の信号をＤ１、該信号Ｄ１の前記所定のク
ロック期間前の信号をＤ２、該信号Ｄ２の前記所定のク
ロック期間前の信号をＤ３、該信号Ｄ３の前記所定のク
ロック期間前の信号をＤ４としたとき、演算式 Ｄａ＝Ｄ２−Ｄ１／８−Ｄ３／８＋Ｄ０／２N＋Ｄ４／
２N Ｎ：５以上の整数 を実行し、演算結果Ｄａを出力するディジタル演算回路
で構成したことを特徴とするアパーチャー特性補正回路
を備えた伝送装置。 - 【請求項４】 請求項３の発明において、 前記演算結果Ｄａを出力するディジタル演算回路が、 前記信号Ｄ０を入力として、前記信号Ｄ１を出力する第
１の遅延回路と、 前記信号Ｄ１を入力として、前記信号Ｄ２を出力する第
２の遅延回路と、 前記信号Ｄ２を入力として、前記信号Ｄ３を出力する第
３の遅延回路と、 前記信号Ｄ３を入力として、前記信号Ｄ４を出力する第
４の遅延回路と、 前記信号Ｄ０のＭＳＢ(最上位ビット)のデータをＮ＋１
ビット繰り返し、他のビットは全てＬＳＢ(最下位ビッ
ト)側に順次Ｎビットずらす第１のビットシフト回路
と、 前記信号Ｄ１のＭＳＢ(最上位ビット)のデータを４ビッ
ト繰り返し、他のビットは全てＬＳＢ(最下位ビット)側
に順次３ビットずらす第２のビットシフト回路と、 前記信号Ｄ３のＭＳＢ(最上位ビット)のデータを４ビッ
ト繰り返し、他のビットは全てＬＳＢ(最下位ビット)側
に順次３ビットずらす第３のビットシフト回路と、 前記信号Ｄ４のＭＳＢ(最上位ビット)のデータをＮ＋１
ビット繰り返し、他のビットは全てＬＳＢ(最下位ビッ
ト)側に順次Ｎビットずらす第４のビットシフト回路
と、 前記第２のビットシフト回路の出力と、前記第３のビッ
トシフト回路の出力を加算する第１の加算回路と、 前記信号Ｄ２から、前記第１の加算回路の出力を減算す
る減算回路と、 前記第１のビットシフト回路の出力と、前記第４のビッ
トシフト回路の出力を加算する第２の加算回路と、 前記減算回路の出力と、前記第２の加算回路の出力を加
算して前記演算結果Ｄａを出力する第３の加算回路とで
構成されていることを特徴とするアパーチャー特性補正
回路を備えた伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05498598A JP4083862B2 (ja) | 1998-03-06 | 1998-03-06 | アパーチャー特性補正回路を備えた伝送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05498598A JP4083862B2 (ja) | 1998-03-06 | 1998-03-06 | アパーチャー特性補正回路を備えた伝送装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH11261660A true JPH11261660A (ja) | 1999-09-24 |
| JP4083862B2 JP4083862B2 (ja) | 2008-04-30 |
Family
ID=12985955
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05498598A Expired - Fee Related JP4083862B2 (ja) | 1998-03-06 | 1998-03-06 | アパーチャー特性補正回路を備えた伝送装置 |
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|---|---|
| JP (1) | JP4083862B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002047304A1 (fr) * | 2000-12-05 | 2002-06-13 | Fujitsu Limited | Appareil et procede de transmission de donnees |
| JP2009135999A (ja) * | 2009-03-18 | 2009-06-18 | Victor Co Of Japan Ltd | 直交周波数多重分割装置および直交周波数多重分割方法 |
| JP2010034873A (ja) * | 2008-07-29 | 2010-02-12 | Sony Corp | 送信装置、信号処理方法、および通信システム |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04109668U (ja) * | 1991-03-12 | 1992-09-22 | 株式会社東海理化電機製作所 | エアバツグ装置用の安全装置 |
| ES2393517B1 (es) | 2010-07-28 | 2013-11-21 | Universidad Del Pais Vasco-Euskal Herriko Unibersitatea | Procedimiento para la aportación de materiales metálicos. |
-
1998
- 1998-03-06 JP JP05498598A patent/JP4083862B2/ja not_active Expired - Fee Related
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