JP2928522B2 - 変調信号の供給装置及び予備変調フィルタ及び変調装置 - Google Patents

Description

【発明の詳細な説明】 （発明の技術分野） 本発明は一般に角度変調信号を送信する送信機に関す
るものであり、更に詳細には、RF搬送波信号を周波数
（または位相）変調する前に直列ビット流れを調節する
ディジタル予備変調フィルタに関するものである。

（従来技術とその問題点） 無線通信では現存するシステムに電力経済上制約があ
ることと高効率増幅が非線形増幅器で得られることとの
ため定エンベロープ周波数変調信号が好まれる。周波数
変調（FM）の欠点はしかしながら、スペクトルがかなり
広いことである。解決法はスペクトル的に効率の良い変
調を利用して、ビット／秒/Hzで測った帯域幅効率を最
大にすることである。スペクトル的に効率の良い変調を
行う方法は周波数変調器の入力点で予備変調フィルタを
用いてデータを整形することである。このような予備変
調フィルタは「IEEE Transactions on Communication
s」vol.Com26 No.5,May,1972に発表されたF.de Jagerと
C.B.Dekkerの論文「Tamed Frequncy Modulation,A Nove
l Method to Achieve Spectrum Economy in Digital Tr
ansmission」テイムドに記されている。この論文に述べ
られている変調は一般にテイムド（Tamed）周波数変調
（TFM）と言われているものに関係している。

1984年10月16日Kah−Seng Chungに対して与えられた
「Transmitter for Angle−Modulated Sig−nals用」と
題する米国特許第4,477,916号は入力データを所定の方
法で整形する予備変調フィルタを備えたFM送信機を開示
している。変調フィルタはガウス形低域フィルタと補償
フィルタとから構成されている。補償フィルタは2n個の
遲延部を継続接続したものから成り、各遲延部はＴ秒の
時間遲れを有している。予備変調フィルタの出力は周波
数変調回路の信号入力に接続され、所望の変調出力を発
生する。

1985年７月23日にKah−Seng ChungとLeo E.Ze−gers
に対して与えられた「Premodulation Filter For Gener
ating A generalized Tamed Frequency Modulated Sign
al」と題する米国特許第4,531,221号はサンプリングの
瞬間ｔ＝（2m−１）T/2に実質的に３レベルの信号を発
生するように構成された予備変調フィルタを備えている
送信機を開示している。ここでＴはデータ信号の記号持
続時間であり、ｍは整数である。予備変調フィルタは、
その二つが互いに等しい三つの重み付け係数を有する非
巡回型２次ディジタル・フィルタと「二乗余弦」フィル
タにより実現される低減フィルタとの直列構成から成
り、これによるナイキストの第１の判定基準を満たして
いる。相互に等しくない重み付け係数の値はＡとＢであ
り、重み付け係数Ａの値と、非巡回型２次フィルタの値
はそれぞれ1/4未満と1/2以上であり、2A＋Ｂは１に等し
く、「二乗余弦」フィルタのロールオフ係数は０に等し
くない。

上記従来技術の送信機はアナログ・フィルタまたはデ
ィジタル・フィルタとアナログ・フィルタとを組み合わ
せたものを備えた予備変調フィルタ回路を利用して単一
の変調形式、たとえばTFM、に専用の搬送波変調を行っ
ている。

（発明の目的） 従って本発明の目的は、各種形態の連続位相変調（CP
M）を発生するディジタル予備変調回路を提供すること
である。このようなCPMの例は最小シフト・キーイング
（MSK）、ガウス型最小シフト・キーイング（GMSK）、
テイムド周波数変調（TFM）、および４レベルFM（４−F
M）であり、又別の変調方法をユーザが規定することが
できる。本発明の予備変調フィルタは所望の形式の変調
を行うようにユーザが電子的に構成できるので、代表的
には単一変調形式に専用される従来の方式よりも多能な
装置が得られる。

（発明の概要） 本発明によれば、予備変調フィルタは入力直列ビット
・データ流れをディジタル的にろ波するのに有限インパ
ルス応答フィルタ（FIR）法を利用している。TFMなどの
各変調形式は、単一インパルス関数で表される単一入力
データ・ビットに対する応答である固有のインパルス応
答関数ｇ（ｔ）を備えている。予備変調フィルタは一連
の２モード（himode）インパルス関数で表される入力デ
ータ流から得られる一連の応答ｇ（ｔ）を線形結合する
動作を行う。FIRディジタル・フィルタの並列ディジタ
ル語の形態を成す出力はディジタル・アナログ変換器
（DAC）に結合されている。DACの出力はアナログ・フィ
ルタを通過して、変調器になめらかなアナログ電圧入力
を供給し、たとえば、電圧制御発振器（VCO）のような
発振器の周波数または位相を変化させてディジタル的に
変調された搬送波出力を発生する。

上に記した従来技術の予備変調フィルタは代表的には
単一ディジタル変調形式に専用され、ユーザが容易に構
成できるものではない。本発明の予備変調フィルタでは
多数の周波数または位相パルス整形関数ｇ（ｔ）のアレ
イがROM（またはRAM）に格納されていてユーザは所望の
変調形態を容易に選択することができる。ユーザは動作
パラメータを調節して更に性能を最適化し、あるいはユ
ーザの特定のディジタル通信システムに使用するカスタ
ム変調形式を設計することができる。更に、従来技術の
ディジタル前置変調FIRフィルタはたたみ込みプロセス
において典型的には乗算を行っているが、本発明は加算
器を使用しており、したがって従来技術に比べて速度的
に有利である。

（好ましい実施例の詳細な説明） ここに述べる方法と装置は入力データ信号をディジタ
ル的にろ波するのに有限インパルス応答（FIR）法を利
用している。FIRディジタル予備変調フィルタは数種類
の異なる周波数変調（FM）および位相変調（PM）に対応
する各種変調信号を発生するようにユーザがプログラム
することができる。各変調形式あるいはフォーマットは
単一入力データ・インパルスに対する応答である固有の
インパルス応答関数ｇ（ｔ）を備えている。FIRディジ
タル予備変調フィルタは入力データ流れから生ずるｇ
（ｔ）応答を線形に組合せてたたみこみを行う。FIRデ
ィジタル予備変調フィルタへの入力は入力データを表す
２モード・インパルス流れの形をしている。

第2A図と第2B図に周波数変調RF搬送波信号と位相変調
RF搬送波信号とを発生する信号発生器の一部10を示すブ
ロック図が示されている。これはデータ信号を受ける入
力線17を備えたディジタル予備変調フィルタ11と、周波
数変調器13に結合しているRF搬送波発生器15とから構成
されている。ディジタル予備変調フィルタ11により（こ
れについては一層詳細に説明することにするが）アナロ
グ変調信号が発生する。この変調信号は変調器13と結合
してRF搬送波発生器15により供給されるRF搬送波信号を
周波数変調する。変調器13によりこのように形成された
FM・RF出力信号は線路19に出力される。

第2A図は周波数変調システムを示すもので、ディジタ
ル予備変調フィルタ11が使用するFIR関数ｇ（ｔ）は単
一インパルス関数から生ずる、線路19のRF搬送波出力信
号の瞬時周波数偏移を表し、「周波数パルス整形関数」
と呼ぶことができる。同様に、第2B図は位相変調システ
ムを示すもので、ディジタル前置変調フィルタ11が使用
するFIR数ｇ（ｔ）は単一インパルス関数から生ずる線
路19のRF搬送波出力信号の瞬時位相偏移を示し、「位相
パルス整形関数」と呼ぶことができる。

第３図を参照すると、同相（Ｉ）チャンネルと直角位
相（Ｑ）チャンネルとを備えた多重位相変調システム20
（Ｉ−Ｑ変調器）が示されている。第2A図および第2B図
について記したように、FIR予備変調フィルタ23は、ｇ
（ｔ）が、FM動作を行うかPM動作を行うかによって、単
一インパルス関数から生ずるRF出力信号の瞬時周波数偏
移か瞬時位相偏移かを表す所要の変調形式を発生するよ
うにプログラムすることができる。線路21による入力デ
ータ流れはｇ（ｔ）応答を線形に組合せて合成を行い並
列ディジタル語の形の信号を出力するFIRディジタル予
備変調フィルタ23に結合されている。

FM動作の場合には、FIRディジタル予備変調フィルタ2
3の出力はスイッチ25を経てモジュロ（MOD）２π変換回
路網及びアキュムレータ27（以下アキュムレータ27と呼
称）とに結合して瞬時周波数偏移を瞬時位相偏移に変換
する。アキュムレータ27の出力はスイッチ31を経て余弦
加重されたDAC33とアナログ再構成フィルタ35とに結合
してアナログ信号をＩチャンネル変調器45に供給する。
同様に、アキュムレータ27の出力信号は正弦重み付けさ
れたDAC37とアナログ再構成フィルタ39とに結合してア
ナログ信号をＱチャンネル変調器47に供給する。

PM動作の場合には、FIRディジタル予備変調フィルタ2
3の出力はモジュロ２π変換回路網29と結合して瞬時位
相偏移を表す変調信号を発生する。上に述べたように、
変換回路網29の出力信号はスイッチ31を経てＩチャンネ
ル変調器45とＱチャンネル変調器47とに結合している。
RF周波数源41から発生したRF搬送波信号はＩチャンネル
変調器45とＱチャンネル変調器47との双方に結合して従
来どおりの方法で変調され、RF出力信号を加算器53の出
力点で線路55に送出する。

第１図を参照すると、第２図および第３図のFIRディ
ジタル予備変調フィルタの古典的合成動作を概念的に表
示する概要図が示されている。線路61の直列論理レベル
の入力データ流れはコンバータ63とコンバータ64とによ
り２進数に変換される。各２進数の値は対応する２モー
ド・データ・インパルスの大きさと符号とを表す。

コンバータ63はMSK、GMSK、およびTFMのような２レベ
ル変調フォーマットの変換を行う。２レベル変調では、
第１表に示すように、論理１の入力データ・ビットは値
＋１の２モード・データ・インパルスに対応する値１
（ベース10）の２進数で表すことができる。論理０のデ
ータ・ビットは値−１の２モード・データ・インパルス
に対応する−１（ベース10）の２進数により表すことが
できる。

コンバータ64は、４−FMのような４レベル変調フォー
マットの変換を行う。４レベル変調では、直列データ・
ビットの各対は値−１、−1/3、1/3および１の２モード
・データ・インパルスのそれぞれ対応する値−１、−1/
3、1/3、または１（ベース10）の２進数で表される。こ
のような変換図式の一例を第２表に示す。

スイッチ65は２レベル動作または４レベル動作のいず
れかを選択する。例示のため４レベルの位置に示してあ
り、４レベル２進数がシフト・レジスタ67に示される。

曲線74はディジタル２進アレイとしてROMまたはRAM71
に格納されている異なる変調フォーマットに対応する数
個のｇ（ｔ）インパルス応答関数の所定の一つを図示し
たものである。所要の変調フォーマットをアドレス・ブ
ロック72に結合された外部制御線75によりユーザが選択
することができる。ｇ（ｔ）アレイの値はT/q期間ごと
に格納される。ただしＴはデータ・クロックの周期であ
り、ｑは整数の乗数、すなわちｑ＝１、２、３、４、…
…である。

Xqデータ・クロック77はデータ・クロック73の周波数
のｑ倍でデータ・クロック73に位相ロックされる。

入力データ流れ（２モード・インパルス・フォーマッ
トに変換されている）を表す２進数は所定のインパルス
応答関数ｇ（ｔ）を表す、格納されている２進数とたた
みこまれる。たたみこみはこれら２進数を乗算器69で乗
算することおよびアキュムレータ81で累積することから
成る。

たたみこみサイクルは×ｑクロック・サイクルごとに
発生する。各たたみこみサイクル中、各シフト・レジス
タ67のセルと対応する格納されたｇ（ｔ）進数とに対し
て１積和動作が行われる。たたみこみサイクルごとに選
択されるｇ（ｔ）アレイの値はアドレス機構により時間
間隔Ｔに対応する量だけ離される。積和動作は内部クロ
ック（INTCLK）82の各サイクルごとに行われる。INT CL
Kは×ｑデータ・クロック77よりかなり速い速さで×ｑ
データ・クロック77と非同期で動作する。

ラッチ83は×ｑデータ・クロック77の各サイクルでク
ロックされアキュムレータ81の内容をDAC85か並列ディ
ジタル出力84かに映す。DACはアナログ再構成フィルタ8
7を経て出力89でアナログ出力信号を発生する。ラッリ8
3がクロックされてから、ROMまたはRAM71の所定のｇ
（ｔ）２進数アレイの所定のアナログがすべて１時間間
隔T/qに対応する量だけ増加し、次の積和サイクルが始
まる。この繰返し動作によりたたみこみが行われる。

つぎに第４図と第５図をも参照する。所定のｇ（ｔ）
インパルス応答関数がROMまたはRAM71に２進数のアレイ
として格納されており、これは連続ｇ（ｔ）インパルス
応答関数91のサンプルを表している。Ｙ軸93は連続ｇ
（ｔ）関数91の大きさと符号およびROMまたはRAM71に２
進数として格納されているｇ（ｔ）関数91のサンプル
（第４図および第５図に不連続のデータ点105として示
されている）の大きさと符号とを表す。

Ｘ軸95は時間（ｔ）を表しており、データ・クロック
間隔（Ｔ）の単位に分割されている。１データ・インパ
ルスはデータ・クロック間隔T107ごとに発生する。各デ
ータ・クロック間隔は更にデータ・クロック間隔Ｔにつ
きｑ個の等しい大きさのデータ・クロック細分間隔109
に細分されている。パラメータｑは１、２、３、４、…
…（データ・クロック細分間隔／データ・クロック間
隔）の値に取ることができる。前に述べたとおり、パラ
メータｑは×ｑデータ・クロック77の速さをも決定す
る。

２進数はROMまたはRAM71に格納されていてパラメー
タ:L（データ・クロック間隔）に含まれている各データ
・クロック細分間隔に対するｇ（ｔ）関数のサンプル値
を表す。パラメータＬは１、２、３、……（データ・ク
ロック間隔）の値を取ることができる。ｇ（ｔ）関数は
対称に分割することができるのでＬ^＊q/2個の２進数を
ｇ（ｔ）関数の各上辺および下辺を連続ｇ（ｔ）関数の
最大の大きさに対して表すのに使用することができる。
したがって、ｇ（ｔ）関数のサンプル値を表す全部でLq
個の２進数が各２レベルｇ（ｔ）変調フォーマットに対
してROMまたはRAM71に格納され、2Lq個の２進数が各４
レベル・フォーマットに対して格納される。最大から±
L/2データ・クロック間隔の外側で、ｇ（ｔ）の値は０
と考える。たたみこみアルゴリズムはこれら０値では動
作せず、実行の速度が上昇する。第３表、第４表、第５
表、第６表、と第４図および第５図に示す例について、
下記パラメータは表示した値を取る。

ｑ＝４（データ・クロック細分間隔／データ・クロック
間隔） Ｌ＝７（データ・クロック間隔） したがって、ｇ（ｔ）91のサンプルを表すＬ^＊ｑ＝28
の全２進アレイ数が第４図に示すようにROMまたはRAM71
に格納され（２レベル変調フォーマット）、ｇ（ｔ）の
サンプル105を表す２^＊Ｌ^＊ｑ＝56の全２進アレイ数が
第５図に示すようにROMまたはRAM71に格納される（４レ
ベル変調フォーマット）。ｇ（ｔ）91の最大値から±L/
2＝±3.5（データ・クロック間隔上または下では、ｇ
（ｔ）の値とｇ（ｔ）のサンプルを表す２進数は０にセ
ットされる。第４図および第５図で、ｇ（ｔ）91の最大
値は7.5Tで生ずる。

第４図に示す２レベル変調フォーマットでは、２進数
はROMまたはRAM71にアレイ状に格納され、ｇ（ｔ）関数
91のサンプル105を表す。このアレイの組織を第３表に
示す。

（ここでｔは時間である） 第３表 格納数＝０、OT＜ｔ＜4T（データ・クロック間隔）の場
合。

格納数＝ｇ（ｔ）、4T＜ｔ＜11T（データ・クロック間
隔）の場合。

格納数＝０、11T＜ｔ＜15T（データ・クロック間隔）の
場合。

第５図に示す４レベル変調フォーマットの場合は、２
個の２進数アレイがROMまたはRAMに格納される。最初の
２進数アレイは丁度２レベル変調フォーマットと同じｇ
（ｔ）関数91のサンプル105の組を示す。このアレイの
この組織を第３表に示す。第２の２進数アレイｇ′
（ｔ）92は13に縮小したサンプル105の組を示す。ｇ′
（ｔ）92アレイの組織を第４表に示す。

選択可能な２レベルまたは４レベルの変調フォーマッ
トを表す幾つかのアレイRAMまたはROM71に格納すること
ができる。各アレイはそれぞれの格納アレイ値を取るＬ
およびｑの個別値を備えている。また、1/3以外の量だ
け拡大または縮小されたｇ′（ｔ）の値を選択すること
が可能である。たとえば、ｇ′（ｔ）のアレイ数をすべ
て０と規定することができ、この場合、４レベル変調は
３レベル変調に縮退する。

本発明において、サンプルしたｇ（ｔ）値を表すROM
またはRAM71に格納されている２進数の乗算はたたみこ
みアルゴリズムに使用されない。その代わり、ROMまた
はRAM71に格納されている２進数であってサンプルされ
たｇ（ｔ）値105からｇ′（ｔ）値92として表されてい
るｇ（ｔ）の縮小されたサンプル値かを表しているもの
の加算あるいは減算が使用される。

２レベル変調フォーマットでは、サンプルされたｇ
（ｔ）値105の加算および減算は、変換された入力２モ
ード・データ・インパルスの値が＋１または−１である
から、＋１または−１を掛けたことと同じ結果を生ず
る。同様に、４レベル変調フォーマットでは、サンプル
されたｇ（ｔ）値を1/3に縮小したもの（ｇ′（ｔ）ア
レイ92）の加算または減算はｇ（ｔ）サンプル値にそれ
ぞれ値が＋1/3または−1/3の変換ずみ２モード・データ
・インパルスを掛けることと同じ結果を与える。

第５表は第４図に示すｇ（ｔ）インパルス関数サンプ
ル105で動作する２レベル変調フォーマットたたみこみ
アルゴリズムの一例を示す。対応するハードウェアのブ
ロック図を第６図に示す。第６表は第５図に示すｇ
（ｔ）およびｇ′（ｔ）インパルス・サンプル（それぞ
れ105および92）で動作する４レベル変調フォーマット
たたみこみアルゴリズムを示す。対応するハードウェア
のブロック図を第７図に示す。第５表および第６表は乗
算と累積とを行う従来のたたみこみ法と、加算と減算と
を行う本発明に使用する同等のたたみこみ法とに対する
たたみこみプロセス方程式とを含んでいる。Acc−um
（ｔ）は各たたみこみサイクル（ｔ＝t1、t2、t3……）
の後アキュムレータ165に存在する各たたみこみサイク
ルの数値結果を表す。

第５表と第６表および第４図と第５図において、たた
みこみサイクル（データ・クロック細分時間期間）はｔ
＝t1、t2、t3などで与えられる。Ｄ（ｍ＋ｎ）は直列２
モード・インパルス・データ流れ中の一つのたたみこみ
データ・インパルス関数の値を表す。Ｄ（ｍ＋ｎ）の可
能な値は２レベル変調フォーマットの場合＋１または−
１であり、４レベル変調フォーマットの場合、＋１、＋
1/3、−1/3、−１である。パラメータ（ｍ＋ｎ）は直列
入力データ流れの中の各個別の２モード・データ・イン
パルスの時間的な順序位置を表す指標である。指標（ｍ
＋ｎ）の値が大きくなるにしたがって一層最近のデータ
・インパルスを示す。パラメータｍは参照指標であり、
パラメータｎは参照指標ｍに対する個別２モード・デー
タ・インパルスの順序位置を示す。

次に、t6、t7、およびt8に対してプロセスを繰り返
す。データ・インパルス流れの指標（ｍ＋ｎ）は再び１
だけ増加し、プロセスをt9、t10、t11、およびt1に対し
て再び繰返す。このプロセスを連続して繰返す。

次にプロセスをt6、t7、およびt8に対して繰返す。デ
ータ流れ指標（ｍ＋ｎ）は再び１だけ増加し、プロセス
はt9、t10、t11、およびt12に対して再び繰返される。
このプロセスを連続して繰返す。

第４図および第５図は４たたみこみサイクル（データ
・クロック細分間隔ｔ＝t1、t2、t3、t4）に対するたた
みこみアルゴリズムを図的に示している。各データ・イ
ンパルス関数Ｄ（ｍ＋ｎ）の値は、Ｄ（ｍ＋ｎ）対時間
軸（97、99、101、103）によりインパルス記号111で示
してある。上を指すインパルス記号は正の値を示し、下
を指すインパルス記号は負の値を示す。各インパルス記
号の長さはその大きさを示す。Ｄ（ｍ＋ｎ）インパルス
・データ流れは４たたみこみサイクルのそれぞれごとに
データ・クロック細分間隔109に相当する量だけ順次右
に動く。破線は各（ｍ＋ｎ）インパルス111を対応する
ｇ（ｔ）またはｇ′（ｔ）サンプル・アレイ値105、92
に結び付けているが、この105または92の値は各たたみ
こみサイクル中に１回（第６図および第７図に示すよう
に）Accum（ｔ）165の中の値に対して加算または減算さ
れる。加算はＤ（ｍ＋ｎ）の値が正のとき行われ、減算
はＤ（ｍ＋ｎ）の値が負のとき行われる。

従来の合成アルゴリズムにおいては、ｇ（ｔ）のサン
プルを表わす数値は、Ｄ（ｍ＋ｎ）の対応する値が掛け
られ、次いで累積Accum（ｔ）に加えられる。しかし、
本発明に使用するアルゴリズムにおいては、各Ｄ（ｍ＋
ｎ）の符号（＋１または−１）によりｇ（ｔ）インパル
ス応答105またはｇ′（ｔ）縮小インパルス応答92の離
散的値を表わす数値がAccum（ｔ）に対して加算される
が減算されるかが決まる。４レベル・フォーマットの場
合、Ｄ（ｍ＋ｎ）の絶対値（１または1/3）により前の
加算または減算に使用された数値がｇ（ｔ）105の離散
的値を表わすアレイからアドレスされるかあるいはｇ′
（ｔ）92の離散的値を表わすアレイからアドレスされる
かが決まる。

第６図は第５図および第４図に示した２レベル変調ア
ルゴリズムを実現する第２図の予備変調フィルタ11の詳
細なブロック図を示している。同様に、第７図は第６表
および第５図に示した４レベル変調アルゴリズムを実現
する第２図の予備変調フィルタ11の詳細なブロック図を
示している。

各変調フォーマットのアレイ要素はROM（またはRAM）
155に格納されている。ｇ（ｔ）アレイの要素はデータ
・バス184を経由してRAM155にロードされる。RAM155は
異なる変調形式に対する幾つかのｇ（ｔ）アレイを格納
する充分な容量を備えている。数種類の連続位相変調デ
ィジタル変調フォーマットをコンピュータ（図示せず）
でプログラムすることができ、パラメータＬおよびｇを
与えれば、対応するｇ（ｔ）アレイを発生することがで
きる。ユーザは望みのどんな手段によってでも自分自身
のｇ（ｔ）アレイを作ることができる。使用する特定の
変調フォーマットはユーザが所要変調フォーマットに対
応するｇ（ｔ）アレイ要素が入っているROM（またはRA
M）155の部分に対して線路182に関連アレイ・アドレス
を設定することにより選択する。４レベル変調フォーマ
ットの場合ｇ′（ｔ）アレイもｇ（ｔ）アレイと同様RO
M（またはRAM）155にロードしなければならない。

予備変調フィルタ特性（すなわち、変調フォーマット
の形式）はROM（またはRAM）155に格納されている異な
るｇ（ｔ）アレイを切換えることにより非常に迅速に変
更することができる。ROMを使用する場合には、アセン
ブリに先立ちこれを外部からロードしなければならな
い。好ましい実施例では、ROMよりはRAMを利用してあら
かじめロードしたｇ（ｔ）アレイを切換えることができ
るようにするばかりでなく、ｇ（ｔ）アレイを動的にロ
ードしたり、ｇ（ｔ）アレイを特性に従って調整するこ
とができる。ｇ（ｔ）アレイ間の切換えは制御器185で
アレイ・アドレス線182を動的に制御することにより、
あるいは外部の制御器（図示せず）により行うことがで
きる。

第４図と第６図および第５表を参照すれば、２レベル
変調を行う装置は次のように動作する。直列の非ゼロ復
帰（NRZ）データ流れは線路154により入力する。データ
・コンバータ158はNRZデータ流れを２モード・インパル
ス流れを表わす２進数字に変換する。論理１は値が＋１
の２モード・データ・インパルスに対応し、論理０は値
が−１の２モード・データ・インパルスに対応する。シ
フトレジスタ162は長さ15セル（ビット）、幅１セル
（ビット）の直列入力、並列出力のシフトレジスタであ
って線路156のデータ・クロックによりクロックされ
る。データ・クロック・パルスごとに、シフトレジスタ
162に存在するNRZ入力データ流れは右に１セル（データ
・クロック周期Ｔに対応する）移行し、指標（ｍ＋ｎ）
が１だけ増加する。シフトレジスタ162の15本の並列出
力線160はマルチプレクサ161の入力である。数学状態機
械153からの４本のアドレス線157は15本の出力線160の
内のどれを±選択線164に選択するかを制御する。±選
択線164の論理値、したがって所定のシフトレジスタ162
のセルに存在するNRZデータ・ビットの論理値（第５表
でＤ（ｍ＋ｎ）と記してある）は加算器163が線路170に
存在する所定のｇ（ｔ）アレイ要素の値を線路166に存
在するアキュムレータ165の現在の値に対して加算する
か減算するかを決定する。データ・クロック細分間隔期
間（周期）に１回、アキュムレータ165が更新される。
線路170の組と166との組は共に幅16ビットの２進データ
・バスである。

数学状態機械153は線路152の非同期INT・CLKによりク
ロックされるが、INT・CLKは×q159よりはるかに速い割
合で動作し、所定のｇ（ｔ）変調フォーマット・アレイ
のｇ（ｔ）アレイ要素ごとに線路157にROM（またはRA
M）155のアドレスの一部を発生する。ROM（またはRAM）
155のアドレスのこの部分はｇ（ｔ）がアレイ要素を選
択する特定のデータ・クロック・セル（Ｔ）を選択す
る。たとえば、第５表および第４図において、NRZデー
タ・ビットＤ（ｍ＋ｎ）は、連続するたたみこみ細分時
間間隔t1、t2、t3、およびt4の期間中のそれぞれｇ
（ｔ）要素ｇ（１）、ｇ（２）、ｇ（３）、およびｇ
（４）に対応し、すべて線路157の単一アドレスにより
選択される。任意の１たたみこみサイクル中に、アドレ
ス線157は増進してｇ（ｔ）要素をROM（またはRAM）155
から、NRZデータ・ビットをシフトレジスタ162から選択
する。先に記したとおり、ｇ（ｔ）は線路157に存在す
ることになる最大アドレスに対応するパラメータＬデー
タ・クロック間隔に分割される（アドレス線路のため最
大15）。

サンプル・アドレス状態機械151は×ｑクロック159に
よりクロックされ、所定のｇ（ｔ）変調フォーマット・
アレイｇ（ｔ）アレイ要素ごとに線路150にROM（または
RAM）155のアドレスの別の部分を発生する。ROM（また
はRAM）155のアドレスのこの部分は各データ・クロック
・セルＴの内部に同じ相対位置を持つｇ（ｔ）アレイ要
素を選択する。たとえば、第４図において、ｇ（１）、
ｇ（５）、ｇ（９）、ｇ（13）、ｇ（17）、ｇ（21）、
およびｇ（25）はすべてアドレス線150の上で同じ値で
選択される。任意の１たたみこみ期間中、このアドレス
は細分時間間隔ｔ＝t1の期間中第５表に示すように一定
に保たれ、次のたたみこみサイクルに対し細分間隔期間
t2、t3、およびt4で増加する。線路150に存在すること
になる最大アドレスはｑに対応し、これはデータ・クロ
ック細分時間間隔期間／データ・クロック期間の数であ
る。

たたみこみアルゴリズムは先に第５表に記したプロセ
スに従う。Accum（ｔ）に入っている初期値は初期バイ
アス値クロック172によりセットされる。好ましい実施
例では、これはアキュムレータ165のダイナミック・レ
ンジの中間の値に相当する値にセットされる。アキュム
レータ165は数学状態機械153からの制御により各たたみ
こみサイクルに先がけてこの初期バイアス値にセットさ
れる。

アキュムレータ165の出力は各たたみこみサイクルの
後×ｑクロック159によりラッチされるラッチ167に結合
している。ラッチ167の出力はDAC168に結合され、ここ
でアナログ再構成フィルタ169により平滑化されるアナ
ログ信号に変換されてスプリアス信号を減少させる。線
路171に乗っているアナログ再構成フィルタ169の出力は
システムで使用される特定の変調器13（第２図に示す）
に結合されている。アナログ出力とは別にラッチ167か
ら並列ディジタル出力データ・バス173が出ている。こ
のデータ・バスは第３図に示すようなシステムで使用さ
れるが、これにはディジタル入力が必要である。

好ましい実施例では、実現されたとおり、たたみこみ
プロセスに16ビット分解能を利用し、12ビットをラッチ
167とDAC168に送出している。再構成フィルタ169はディ
ジタル量子化雑音とサンプリング・エイリアシングによ
るDAC168からのスプリアス周波数出力を減少させる。好
ましい実施例では、再構成フィルタ169は×ｑデータ・
クロック159の速さで行われる広い範囲のデータ速さに
わたり遮断周波数を選択できる線形位相（一定群遲延）
アナログ・フィルタである。

今度は第５図と第７図および第６表を参照すると、４
レベル変調を行う装置が、次のような変更を施してまさ
に２レベル変調で述べたと全く同じように動作する。そ
の変更とは、スイッチ178と179とにより第７図の装置に
４レベル動作あるいは２レベル動作を行わせることであ
る。スイッチ178と179とが２レベル・モードのとき、第
７図の装置は第６図の装置に帰着する。

直列NRZデータ流れはスイッチ178と２ビット４ビット
符号変換器に入り、ここで直列入力データ・ビットの各
組がデータ線190および192で２個並列ビットに符号化さ
れる。データ線192はシフトレジスタ162のデータ入力で
ある。シフトレジスタ162とマルチプレクサ161とは２レ
ベル変調動作の場合のように動作し、±制御線164が加
算器163が加算するか減算するかを決める。データ線190
はシフトレジスタ175とマルチプレクサ173とのデータ入
力であり、これらはシフトレジスタ162およびマルチプ
レクサ161と同様に動作する。すなわち、制御線176がRO
M（またはROM）155のアドレス線である。

ｇ（ｔ）とｇ′（ｔ）とのアレイROM（またはRAM）15
5に格納されている。アドレス線176はどのアレイをアド
レスするかを制御する。残りのアドレス線182、150、お
よび157が不変であれば、アドレス線176は同じデータ・
クロック細分時間間隔t1、t2、t3などに対応するｇ
（ｔ）またはｇ′（ｔ）のアレイ要素を選択することに
なる。

第２表および第７図を参照すると、道列論理入力ビッ
ト二つの内の最初のものがデータ線192に実現されてい
る。データ線192の論理レベルは対応する２モード・デ
ータ・インパルスを表わす２進数の符号を表わす。直列
論理入力ビット二つの内の二番目のものはデータ線190
に実現されている。データ線190の論理レベルは対応す
る２モードデータ・インパルスを表わす２進数の大きさ
を表わす。たたみこみアルゴリズムは先に第６表に記し
たプロセスに従う。

（発明の効果） 以上詳述したように、本発明の実施により、各種変調
が容易に得られる。また、その動的切り換えも容易であ
る。さらに、予備変調におけるたたみこみが乗算を必要
としないので、高速でもある。

従って実用に供して有益である。

【図面の簡単な説明】

第１図は本発明の原理によるFIRディジタル予備変調フ
ィルタの概念を示すブロック図、第2A図と第2B図はFM変
調を用いたRF送信機と位相変調を用いるRF送信機のブロ
ック図、第３図はＩ−Ｑ変調を用いるRF送信機のブロッ
ク図、第４図は２レベル・ディジタル変調インパルス応
答関数ｇ（ｔ）の例と第６図に示す装置で用いるアルゴ
リズムを示す図表、第５図は４レベル・ディジタル変調
インパルス応答関数ｇ（ｔ）の例と第７図に示す装置で
用いるアルゴリズムを示す図表、第６図は２レベル・デ
ィジタル変調に対し第４図のFIR予備変調フィルタ・ア
ルゴリズムのインプリメントを示すブロック図、第７図
は４レベル・ディジタル変調に対し第５図に示すFIR予
備変調フィルタ・アルゴリズムのインプリメントを示す
ブロック図である。 11、23:ディジタル予備変調フィルタ 13:変調器 15:搬送波発生器 27、29:モジュロ２大アキュムレータ 33:余弦加重DAC 37:正弦加重DAC 35、39、69:アナログ再構成フィルタ 49、51:RF帯域フィルタ 63、64:コンバータ 67、162:シフトレジスタ 81、165:アキュムレータ 83、167:ラッチ 151:アドレス状態機械 152:数学状態機械 155:ROM（RAM） 158:データ・コンバータ 161:マルチプレクサ 163:加算器 168:DAC 178:スイッチ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−207720（ＪＰ，Ａ) 特開 昭62−179211（ＪＰ，Ａ) 特開 昭51−71767（ＪＰ，Ａ) 米国特許4477916（ＵＳ，Ａ) ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＣＯＭＭＵＮＩＣＡＴＩＯＮ Ｓ，ＣＯＭ35，Ｎｏ．４，1989，ｐ458 〜462 (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 27/12 H04L 27/20

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】つぎの（イ）〜（ハ）を含む変調信号の供
   給装置。 （イ）ディジタル・データ入力信号に応答し、所望の変
   調形式に対するインパルス応答関数ｇ（ｔ）によって決
   定される有限インパルス応答を有する前記変調信号を発
   生するためのプログラマブル・ディジタル・フィルタ。 （ロ）前記プログラマブル・ディジタル・フィルタに結
   合され、複数の選択可能な前記変調方式のそれぞれに対
   応する前記インパルス応答関数ｇ（ｔ）を決定するそれ
   ぞれのフィルタ係数のアレーを選択可能に格納する記憶
   手段。 （ハ）複数の前記アレーから前記所望の変調形式に対応
   する所望の一つを選択し、該所望のアレーに対応する前
   記インパルス応答関数ｇ（ｔ）で決定される有限インパ
   ルス応答を持つように、前記プログラマブル・ディジタ
   ル・フィルタをプログラムするため、前記プログラマブ
   ル・ディジタル・フィルタと前記記憶手段とに結合され
   た制御手段。
2. 【請求項２】前記変調信号を対応するアナログ信号に変
   換するために前記プログラマブル・ディジタル・フィル
   タに結合されたディジタル・アナログ変換器と、前記ア
   ナログ信号をろ波するため、前記ディジタル・アナログ
   変換器に結合されたアナログ・フィルタとを有する請求
   項１記載の変調信号の供給装置。
3. 【請求項３】ディジタル・データ信号から搬送波を変調
   するための変調信号を与えるインパルス応答を有し、つ
   ぎの（イ）〜（ホ）を含むプログラマブル・ディジタル
   予備変調フィルタ。 （イ）複数の選択可能な変調形式のそれぞれに対応する
   インパルス応答関数ｇ（ｔ）を決定するそれぞれのフィ
   ルタ係数のアレーを選択可能に格納する記憶手段。 （ロ）前記記憶手段に結合し、前記ディジタル・データ
   信号に応答して、選択された前記変調形式に対応する前
   記アレーのフィルタ係数を加算する加算手段。 （ハ）前記加算手段に結合し、第１クロック信号に応答
   して各第１クロック周期毎に内容を更新して前記フィル
   タ係数の和を累積するアキュムレータ手段。 （ニ）前記アキュムレータ手段に結合し、前記第１クロ
   ック信号の周波数より低い周波数を備える第２クロック
   信号に応答して前記和をラッチし各第２クロック周期毎
   に該和を出力するラッチ手段。 （ホ）前記記憶手段と前記加算手段に結合し、選択され
   た前記変調形式に応じて前記複数のフィルタ係数のアレ
   ーから所望の一つを選択し、前記予備変調フィルタが前
   記選択されたフィルタ係数のアレーに対応するインパル
   ス応答関数ｇ（ｔ）で定められる応答を有するように、
   前記加算手段をプログラムするための制御手段。
4. 【請求項４】前記ラッチ手段に結合し、前記和を前記変
   調信号に相当するアナログ信号に変換するディジタル・
   アナログ変換器と、該ディジタル・アナログ変換器に結
   合し、前記アナログ信号をろ波するアナログ・フィルタ
   を含む請求項３記載の予備変調フィルタ。
5. 【請求項５】つぎに（イ）〜（チ）を含むディジタル・
   データ信号によって搬送波を変調する変調装置。 （イ）前記ディジタル・データ信号を受信して、該ディ
   ジタル・データ信号を正及び負の振幅を有する２モード
   ・インパルス列に相当するディジタル信号に変換する入
   力手段。 （ロ）変調形式に固有のインパルス応答関数ｇ（ｔ）を
   決定する数値のアレーを複数記憶する記憶手段。 （ハ）前記記憶手段と前記入力手段とに結合し、前記デ
   ィジタル信号に応答して、選択された変調形式に対応す
   る前記数値を加算する加算手段。 （ニ）前記加算手段に結合し、前記数値の累積をおこな
   うアキュムレータ手段。該アキュムレータ手段は第１ク
   ロック信号に応答して各第１クロック周期毎に一回該ア
   キュムレータ手段の内容を更新する。 （ホ）前記アキュムレータ手段に結合し第２クロック信
   号に応答して、各第２クロック周期毎に前記和をラッチ
   して変調信号を出力する出力手段。第１クロック信号の
   周波数は該第２クロック信号の周波数より高く、該変調
   信号は前記和の関数である。 （ヘ）搬送波を発生する搬送波発生手段。 （ト）前記出力手段と前記搬送波発生手段とに結合し、
   前記変調信号に応答して変調された搬送波を与える変調
   手段。 （チ）前記記憶手段と前記加算手段と前記入力手段とに
   結合し前記複数の数値のアレーから所望の一つを選択
   し、該選択された数値のアレーに対応するインパルス応
   答関数ｇ（ｔ）によって定められたインパルス応答を有
   するように前記加算手段をプログラムする制御手段。