JPH01105647A - 変調信号の供給装置及び予備変調フィルタ及び変調装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （′発明の技術分野） 本発明は一般に角度変調信号を送信する送信機に関す・
るものであり、更に詳細には、ＲＦＩＩ送波信号を周波
数（または位相）変調する前に直列ビット流れを調節す
るディジタル予備変調フィルタに関するものである。

（従来技術とその問題点） 無線通信では現存するシステムに電力経済上制約がある
ことと高効率増幅が非線形増幅器で得られることとのた
め定エンベロープ周波数変調信号が好まれる。周波数変
調（ＦＭ）の欠点はしかしながら、スペクトルがかなり
広いことである。解決法はスペクトル的に効率の良い変
調を利用して、ビット／秒／　Ｈｚで測った帯域幅効率
を最大にすることである。スペクトル的に効率の良い変
調を行う方法は周波数変調器の入力点で予備変調フィル
タを用いてデータを整形することである。このような予
備変調フィルタはｒ　Ｉ　Ｅ　Ｅ　Ｅ　　Ｔｒａｎｓａ
ｃ−ｔｉｏｎｓ　ｏｎ　Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ
　Ｊ　ｖａｔ、Ｃｏｍ２６　Ｎａ　５　、Ｍａ３１゜１
９７２に発表されたＦ、　ｄｅ　Ｊａｇｅｒと　Ｃ０Ｂ
、０ｅｋｋａｒの論文ｒＴａｍｅｄ　Ｆｒｅｑｕｎｃｙ
　Ｍｏｄｕｌａｔｉｏｎ、Ａ　Ｎｏｖｅｌ　Ｍ−ｅｔｈ
ｏｄ　ｔｏ　Ａｃｈｉｅｖｅ　Ｓｐｅｃｔｒｕｍ　Ｂｃ
ｏｎｏｍｙ　ｉｎ　ＤｉｇｉｔａｌＴｒａｎｓｍｉｓｓ
ｉｏｎ　Ｊテイムドに記されている。この論文に述べら
れている変調は一般にテイムド（Ｔａｍｅｄ）周波数変
調（ＴＦＭ）と言われているものに関係している。

１９８４年１０月１６日　Ｋａｈ−３ｅｎｇ　Ｃｈｕｎ
ｇに対して与えられたｒＴｒａｎｓｍｉｔｔｅｒ　ｆｏ
ｒ　Ａｎｇｌｅ−Ｍｏｄｕｌａｔｅｄ　Ｓｉｇ−ｎａｌ
ｓ用」と題する米国特許第４，４７７．９１６号は入力
データを所定の方法で整形する予備変調フィルタを備え
たＦＭ送信機を開示している。゛変調フィルタはガウス
形低域フィルタと補償フィルタとから構成されている。

補償フィルタは２ｎ個の遅延部を継続接続したものから
成り、各遅延部。

はＴ秒の時間遅れを有している。予備変調フィルタの出
力は周波数変調回路の信号入力に接続され、所望の変調
出力を発生する。

１９８５年７月２３日にＫａｈ−３ｅｎｇ　Ｃｈｕｎｇ
ハ！：Ｌｅｏ　ｌｌ！、　　Ｚｅ−ｇｅｒｓに対して与
えられたｒ　Ｐｒｅｍｏｄｕｌａｔｉｏｎ　Ｆｉｌｔｅ
ｒＦｏｒ　Ｇｅｎｅｒａｔｉｎｇ　Ａ　ｇｅｎｅｒａｌ
ｉｚｅｄ　Ｔａｍｅｄ　Ｆｒｅｑｕｅｎ−ｃｙ　Ｍｏｄ
ｕｌａｔｅｄ　Ｓｉｇｎａｌ　Ｊと題する米国特許第４
．５３１，２２°１号はサンプリングの瞬間ｔ＝（２＋
’ｎ−１）Ｔ／２に実質的に３レベルの信号を発生する
ように構成された予備変調フィルタを備えている送信機
を開示している。ここでＴはデータ信号の記号持続時間
であり、ｍは整数である。

予備変調フィルタは、その二つが互いに等しい三つの重
み付は係数を有する非巡回型２次ディジタル・フィルタ
と「二乗余弦」フィルタにより実現される低域フィルタ
との直列構成から成り、これ　゛によりナイキストの第
１の判定基準を満たしている。相互に等しくない重み付
は係数の値はＡとＢであり、重み付は係数への値と、非
巡回型２次フィルタの値はそれぞれ１７４未満と　１７
２以上であり、２Ａ＋Ｂは１に等しく、「二乗余弦」フ
ィルタのロールオフ係数は０に等しくない。

上記従来技術の送信機はアナログ・フィルタまたはディ
ジタル・フィルタとアナログ・フィルタとを組合せたも
のを備えた予備変調フィルタ回路を利用して単一の変調
形式、たとえばＴＦＭ、に専用の搬送波変調を行ってい
る。

（発明の目的） 従って本発明の目的は、各種形態の連続位相変調（ＣＰ
Ｍ）を発生するディジタル予備変調回路を提供するのが
本発明の目的である。このようなＣＰＭの例は最小シフ
ト・キーイング（ＭＳＫ）、ガウス型最小シフト・キー
イング（ＧＭＳＫ）、テイムド周波数変ＩＩ　（ＴＦＭ
）　、および４レベルＦＭ　（４−ＦＭ）であり、又別
の変調方法をユーザが規定する己とができる。本発明の
予備変調フィルタは所望の形式の変調を行うようにユー
ザが電子的に構成できるので、代表的には単一変調形式
に専用される従来の方法よりも多能な装置が得られる。

（発明の概要） 本発明によれば、予備変調フィルタは入力直列ビット・
データ流れをディジタル的にろ波するのに有限パルス応
答フィルタ（ＦＩＲ）法を利用している。ＴＦＭのよう
な、各変調形態は単一インパルス関数により表される単
一入力データ・ビットに対する応答である特有なインパ
ルス応答関数ｇ　（ｔ）を備えている。予備変調フィル
タは一連の２モード・　（ｔ）　ｉｍｏｄａ　１）イン
パルス関数で表される入力データ流れから得られるｇ（
ｔ）応答を線形に組合せた応答を行う。ＦＩＲディジタ
ル・フィルタの並列ディジタル語の形態を成す出力はデ
ィジタル・アナログ変換器（ＤＡＣ）に結合されている
。ＤＡＣの出力はアナログ・フィルタを通過して、変調
器になめらかなアナログ電圧入力を供給し、たとえば、
電圧制御発振器（ＶＣＯ）のような発振器の周波数また
は位相を変化させてディジタル的に変調された搬送波出
力を発生する。

上に記した従来技術の予備変調フィルタは代表的には単
一ディジタル変調形式に専用され、ユーザが容易に構成
できるものではない。本発明の予備変調フィルタでは多
数の周波数または位相パルス形状関数ｇ（ｔ）のアレイ
がＲＯＭ　（またはＲＡＭ）に格納されていてユーザは
所望の変調形態を容易に選択することができる。ユーザ
は動作パラメータを調節して更に性能を最適化し、ある
いはユーザの特定のディジタル通信システムに使用する
カスタム変調形式を設計することができる。更に、従来
技術のディジタル前置°変’ＪＦＩＲフィルタはたたみ
込みプロセスにおいて典型的には乗算を行っているが、
本発明は加算器を使用しており、したがって従来技術に
比べて速度的に有利である。

（好ましい実施例の詳細な説明） ここに述べる方法と装置は入力データ信号をディジタル
的にろ波するのに有限インパルス応答”　　（ＦＩＲ）
法を利用している。ＦＩＲディジタル予備変調フィルタ
は数種類の異なる周波数変調（ＦＭ）および位相変ＩＩ
　（ＰＭ）に対応する各種変調信号を発生するようにユ
ーザがプログラムすることができる。各変調形式あるい
はフォーマットは単一入力データ・インパルスに対する
応答である特有なインパルス応答関数ｇ（ｔ）を備えて
いる。

ＦＩＲディジタル予備変調フィルタは入力データ流れか
ら生ずるｇ（ｔ）応答を線形に組合せてただみこみを行
う。ＦＩＲディジタル予備変調フィルタへの入力は入力
データを表す２モード・インパルス流れの形をしている
。

第２Ａ図と第２Ｂ図に周波数変調ＲＦ搬送波信号と位相
変調ＲＦ搬送波信号とを発生する信号発生器の一部１０
を示すブロック図が示されている。

これはデータ信号を受ける入力線１７を備えたディジタ
ル予備変調フィルタハと、周波数変調器１３に結合して
いるＲＦ搬送波発生器１５とから構成されている。ディ
ジタル予備変調フィルタハにより（これについては−層
詳細に説明することにするが）アナログ変調信号が発生
する。この変調信号は変調器１３と結合してＲＦＩ送波
発生器１５により供給されるＲＦ搬送波信号を周波数変
調する。変調器１３によりこのように形成されたＦＭ−
ＲＦ出力信号は線路１９に出力される。

第２Ａ図は周波数変調システムを示すもので、ディジタ
ル予備変調フィルタハが使用するＦＩＲ関数ｇ（ｔ）は
単一インパルス関数から生ずる、線路１９のＲＦ搬送波
出力信号の瞬時周波数偏移を表し、「周波数パルス形状
関数」と呼ぶことができる。

同様に、第２Ｂ図は位相変調システムを示すもので、デ
ィジタル前置変調フィルタハが使用するＦＩＲ関数ｇ（
ｔ）は単一インパルス関数から生ずる線路１９のＲＦ搬
送波出力償号の瞬時位相偏移を示し、「位相パルス形状
関数」と呼ぶことができる。

第３図を参照すると、同相（Ｉ）チャンネルと直角位相
（Ｑ）チャンネルとを備えた多重位相変調システム２０
（Ｉ−Ｑ変調器）が示されている。

第２Ａ図および第２Ｂ図について記したように、ＦＩＲ
予備変調フィルタ２３は、ｇ（ｔ）が、ＦＭ動作を行う
かＰＭ動作を行うかによって、単一インパルス関数から
生ずるＲＦ出力信号の瞬時周波数偏移か瞬時位相偏移か
を表す所要の変調形式を発生するようにプログラムする
ことができる。線路２１による入力データ流れはｇ（ｔ
）応答を線形に組合せて合成を行い並列ディジタル語の
形の信号を出力するＦＩＲディジタル予備変調フィルタ
２３に結合されている。

ＦＭ動作の場合には、ＦＩＲディジタル予備変調フィル
タ２３の出力はスイッチ２５を経てモジュロ（ＭＯＤ）
２π変換回路網及びアキュムレータ２７（以下アキュム
レータ２７と呼称）とに結合して瞬時周波数偏移を瞬時
位相偏移に変換する。アキュムレータ２７の出力はスイ
ッチ３１を経て余弦加重されたＤ　Ａ　Ｃ３３とアナロ
グ再構成フィルタ３５とに結合してアナログ信号をＩチ
ャンネル変調器４５に供給する。同様に、アキュムレー
タ２７の出力信号は正弦重み付けされたＤ　Ａ　Ｃ３７
とアナログ再構成フィルタ３９とに結合してアナログ信
号をＱチャンネル変調器４７に供給する。

ＰＭ動作の場合には、ＦＩＲディジタル予備変調フィル
タ２３の出力はモジュロ２π変換回路網２９と結合して
瞬時位相偏移を表す変調信号を発生する。上に述べたよ
うに、変換回路網２９の出力信号はスイッチ３１を経て
１チヤンネル変調器４５とＱチャンネル変調器４７とに
結合している。ＲＦ周波数源４１から発生したＲＦ搬送
波信号はＩチャンネル変調器４５とＱチャンネル変調器
４７との双方に結合して従来どおりの方法で変調され、
ＲＦ出力信号を加算器５３の出力点で線路５５に送出す
る。

第１図を参照すると、第２図および第３図のＦＩＲディ
ジタル予備変調フィルタの古典的合成動作を概念的に表
示する概要図が示されている。線路６１の直列論理レベ
ルの入力データ流れは０ンバータ６３とコンバータ６４
とにより２進数に変換される。各２進数の値は対応する
２モード・データ・インパルスの大きさと符号とを表す
。

コンバータ６３はＭＳＫＳＧＭＳＫ、およびＴＦＭのよ
うな２レベル変調フオーマツトの変換を行う。２レベル
変調では、第１表に示すように、論理１の入力データ・
ビットは値＋１の２モード・データ・インパルスに対応
する値１　（ベース１０）の２進数で表すことができ−
る。論理Ｏのデータ・ビットは値−１の２モード・デー
タ・インパルスに対応する値−１（ベース１０）の２進
数により表すことができる。

第１表　　　２レベル変換 論理レベル　　　　２進数の値 入力データビット　　（ベース１０） コンバータ６４は、４−ＦＭのような４レベル変調フオ
ーマツトの変換を行う。４レベル変調では、直列データ
・ビットの多対は値−１、−１／３．１／３および１の
２モード・データ・イン／＜ルスのそれぞれ対応する値
−１、−１／３．１／３、または１　（ベース１０）の
２進数で表される。このような変換図式の一例を第２表
に示す。

第２表　　　　４レベル変換 直列論理レベル対　　　　　２進数の値０１　　　　　
　　　　　　１／３ ハ　　　　　　　　　　−１／３ スイッチ６５は２レベル動作または４レベル動作のいず
れかを選択する。例示のため４レベルの位置に示してあ
り、４レベル２進数がシフト・レジスタ６７に示される
。

曲線７４はディジタル２進アレイとしてＲＯＭまたはＲ
ＡＭ７１に格納されている異なる変調フォーマットに対
応する数個のｇ（ｔ）インパルス応答関数の所定の一つ
を図示したものである。所要の変調フォーマットをアド
レス・ブロック７２に結合された外部制御線７５により
ユーザが選択することができる。ｇ　’（ｔ　）アレイ
の値はＴ／ｑ期間ごとに格納される。ただしＴはデータ
・クロックの周期であり、ｑは整数の乗数、すなわちｑ
＝１，２．３．４、・・・・・・である。

ｘｑデータ・クロック７７はデータ・クロック７３の周
波数のｑ゛倍でデータ・クロック７３に位相ロックされ
る。

入力データ流れ（２モード・インパルス・フォーマット
に変換されている）を表す２進数は所定のインパルス応
答関数ｇ（ｔ）を表す、格納されている２進数とたたみ
こまれる。たたみこみはこれら２進数を乗算器６９で乗
算することおよびアキュムレータ８１で累積するととか
ら成る。

たたみこみサイクルはｘｑクロック・サイクルごとに発
生する。各たたみこみサイクル中、各シフト・レジスタ
６７のセルと対応する格納されたｇ（ｔ）進数とに対し
て１積和動作が行われる。たたみこみサイクルごとに選
択されるｇ（ｔ）アレイの値はアドレス機構により時間
間隔Ｔに対応する量だけ離される。積和動作は内部クロ
ック（ＩＮＴＣＬＫ）８２の各サイクルごとに行われる
。ＩＮＴ　　ＣＬＫはＸｑデータ・クロック７７よりか
なり速い速さで×ｑデータ・クロック７７と非同期で動
作する。

ラッチ８３は×ｑデータ・クロック７７の各サイクルで
クロックされアキユムレータ８１の内容ヲＤＡＣ８５か
並列ディジタル出力８４かに移す。ＤＡＣはアナログ再
構成フィルタ８７を経て出力８９でアナログ出力信号を
発生する。ラッチ８３がクロックされてから、ＲＯＭま
たはＲＡＭ？１の所定のｇ（ｔ）２進数アレイの所定の
アドレスがすべて１時間間隔Ｔ／ｑに対応する量だけ増
加し、次の積和サイクルが始まる。この繰返し動作によ
りたたみこみが行われる。

つぎに第４図と第５図をも参照する。所定のｇ（ｔ）イ
ンパルス応答関数がＲＯＭまたはＲＡＭ７１に２進数の
アレイとして格納されており、これは連続ｇ（ｔ）イン
パルス応答関数９１のサンプルを表している。Ｙ軸９３
は連続ｇ（ｔ）関数９１の大きさと符号およびＲＯＭま
たはＲＡＭ７１に２進数として格納されているｇ（ｔ）
関数９１のサンプル（第４図および第５図に不連続のデ
ータ点１０５として示されている）の大きさと符号とを
表す。

Ｘ軸９５は時間（ｔ）を表しており、データ・クロック
間隔（Ｔ）の単位に分割されている。１データ・インパ
ルスはデータ・クロック間隔Ｔ１０７ごとに発生する。

各データ・クロック間隔は更にデータ・クロック間隔Ｔ
につきｑ個の等しい大きさのデータ・クロック細分間隔
１０９に細分されている。パラメータｑば１．２．３．
４、・・・・・・（データ・クロック細分間隔／データ
・クロック間隔）の値に取ることができる。前に述べた
とおり、パラメータｑは×ｑデータ・クロック７７の速
さをも決定する。

２進数はＲＯＭまたはＲＡＭ７１に格納されていてパラ
メータ：Ｌ（データ・クロック間隔）に含まれている各
データ・クロック細分間隔に対するｇ（ｔ）関数のサン
プル値を表す。パラメータＬは１．２．３、・・・・・
・（データ・クロック間隔）の値を取ることができる。

ｇ（ｔ）関数は対称に分割することができるのでＬ　　
”Ｑ／２個の２進数をｇ（ｔ）関数の各上辺および下辺
を連続ｇ　（ｔ）関数の最大の大きさに対して表すのに
使用することができる。したがって、ｇ（ｔ）関数のサ
ンプル値を表す全部でＬｑ個の２進数が各２レベルｇ（
ｔ）変調フォーマットに対してＲＯＭまたはＲＡＭ７１
に格納され、２Ｌｑ個の２進数が各４レベル・フォーマ
ットに対して格納される。最大から士−シ／２データ・
クロック間隔の外側で、ｇ（ｔ）の値はＯと考える。た
たみこみアルゴリズムはこれら０値では動作せず、実行
の速度が上昇する。　第３表、第４表、第５表、第６表
、と第４図および第５図に示す例について、下記パラメ
ータは表示した値を取る。

ｑ＝４　（データ・クロック細分間隔／データ・クロッ
ク間隔） Ｌ＝７　（データ・クロック間隔） したがって、ｇ（ｔ）９１のサンプルを表すＬ　＊　ｑ
　：＝＝２８の全２進アレイ数が第４図に示すようにＲ
ＯＭまたはＲＡＭ７１に格納され（２レベル変調フオー
マツト）　、ｇ（ｔ）のサンプル１０５を表す２　ＩＬ
　＊ｑ＝５６の全２進アレイ数が第５図に示すようにＲ
ＯＭまたはＲＡＭ７１に格納される（４レベル変調フオ
ーマツト）。ｇ（ｔ）９１の最大値から±Ｌ／２＝±３
．５（データ・クロック間隔上または下では、ｇ（ｔ）
の値とｇ（ｔ）のサンプルを表す２進数は０にセットさ
れる。第４図および第５図で、ｇ（ｔ）９１の最大値は
７．５Ｔで生ずる。

第４図に示す２レベル変調フオーマツトでは、２進数は
ＲＯＭまたはＲＡＭ７１にアレイ状に格納され、ｇ（ｔ
）関数９１のサンプル１０５を表す。このアレイの組織
を第３表に示す。

（ここでｔは時間である） 第３表 格納数＝０、ＯＴ＜ｔ＜４Ｔ（データ・クロック間隔）
の場合。

格納数＝ｇ（ｔ）、４Ｔ＜ｔ＜ＩＩＴ（データ・クロッ
ク間隔）の場合。

格納数＝０、ＬＩＴ＜　ｔ　＜１５Ｔ　（データ・クロ
ック間隔）の場合。

第５図に示す４レベル変調フオーマツトの場合は、２個
の２進数アレイがＲＯＭまたはＲＡＭに格納される。最
初の２進数アレイは丁度２レベル変調フオーマツトと同
じｇ　（ｔ）関数９１のサンプル１０５０組を示す。こ
のアレイのこの組織を第３表に示す。第２の２進数アレ
イｇ’　（ｔ）９２は１３に縮小したサンプル１０５の
組を示す。ｇ’　（ｔ）９２アレイの組織を第４表に示
す。

第４表 格納数＝ＯＳＯＴ＜ｔ＜４Ｔ　（データ・クロック間隔
）の場合。

格納数＝０、ＩＩＴ＜　ｔ　＜１５Ｔ　（データ・クロ
ック間隔）の場合。

選択可能な２レベルまたは４レベルの変調フォーマット
を表す幾つかのアレイはＲＡＭまたはＲＯＭ７１に格納
することができる。各アレイはそれぞれの格納アレイ値
を取るしおよびｑの個別値を備えている。また、１／３
以外の量だけ拡大または縮小されたｇ“（ｔ）の値を選
択することが可能である。たとえば、ｇ’　（ｔ）のア
レイ数をすべて０と規定することができ、この場合、４
レベル変調は３レベル変調に縮退する。

本発明においては、サンプルしたｇ　（ｔ）値を表すＲ
ＯＭまたはＲＡＭ７１に格納されている２進数の乗算は
たたみこみアルゴリズムに使用されない。

その代わり、ＲＯＭまたはＲＡＭ７１に格納されている
２進数であってサンプルされたｇ（ｔ）値１０５かｇ’
　（ｔ）値９２として表されているｇ（ｔ）の縮小され
たサンプル値かを表しているものの加算あるいは減算が
使用される。

２レベル変調フオーマツトでは、サンプルされたｇ　（
ｔ）値１０５の加算および減算は、変換された入力２モ
ード・データ・インパルスの値が＋１または−１である
から、＋１または−１を掛けたことと同じ結果を生ずる
。同様に、４レベル変調フオーマツトでは、サンプルさ
れたｇ（ｔ）値を１７３に縮小したもの（ｇ’　（ｔ）
アレイ９２）の加算または減算はｇ（ｔ）サンプル値に
それぞれ値が＋１７３または−１／３の変換ずみ２モー
ド・データ・インパルスを掛けることと同じ結果を与え
る。

第５表は第４図に示すｇ（ｔ）インパルス関数サンプル
１０５で動作する２レベル変調フオーマツトたたみこみ
アルゴリズムの一例を示す。対応するハードウェアのブ
ロック図を第６図に示す。第６表は第５図に示すｇ（ｔ
）およびｇ’　（ｔ）インパルス・サンプル（それぞれ
１０５および９２）で動作する４レベル変調フオーマツ
トたたみこみアルゴリズムを示す。対応するハードウェ
アのブロック図を第７図に示す。第５表および第６表は
乗算と累積とを行う従来のたたみこみ法と、加算と減算
とを行う本発明に使用する同等のたたみこみ法とに対す
るたたみこみプロセス方程式とを含んでいる。八ｃｃ−
’ｕｍ（ｔ）は各たたみこみサイクル（ｔ＝ｔｌ、ｔ２
、ｔ３・・・・・・）の後アキュムレータ１６５に存在
する各たたみこみサイクルの数値結果を表す。

第５表と第６表および第４図と第５図において、たたみ
こみサイクル（データ・クロック細分時間期間）はｔ＝
ｔｌ、ｔ２、ｔ３などで与えられる。Ｄ（ｍ＋ｎ）は直
列２モード・インパルス・データ流れ中の一つのたたみ
こみデータ・インパルス関数の値を表す。Ｄ（ｍ＋ｎ）
の可能な値は２レベル変調フオーマツトの場合＋１また
は−１であり、４レベル変調フオーマツトの場合、＋１
、＋１７３、−１／３、−１である。パラメータ（ｍ＋
ｎ）は直列入力データ流れの中の各個別の２モード・デ
ータ・インパルスの時間的な順序位置を表す指標である
。指標（ｍ＋ｎ）の値が大きくなるにしたがって一層最
近のデータ・インパルスを示す。パラメータｍは参照指
標であり、パラメータｎは参照相ａｍに対する個別２モ
ード・データ・インパルスの順序位置を示す。

第５表 ２レベルフオーマツトたたみこみアルゴリズムの例 第４図から、２モード・データ・インパルス流れの部分
の値は： Ｄ（ｍ）＝−１ Ｄ　　（ｍ＋１）ｍ＋１ Ｄ　　（ｍ＋２）＝−１ Ｄ（ｍ＋３）＝−１ Ｄ　　（ｍ＋４）ｍ＋１ Ｄ（ｍ＋５）＝−１ Ｄ　　（ｍ＋６）ｍ＋１ Ｄ　　（ｍ＋７）　　ｍ＋１ Ｄ　　（ｍ＋８）ｍ＋１ Ｄ　　（ｒｎ＋９）＝−１ Ｄ　　（ｍ＋１０）　　ｍ＋１ Ｄ　　（ｍ＋ハ）ｍ＋１ Ｄ　　（ｍ＋１２）＝−１ Ｄ　　（ｍ＋１３）＝−１ Ｄ　　（ｍ＋１４）ｍ＋１ 細分時間期間（周期）　　アキュムレータの値ｔ　Ｉ　
　　　Ａｃｃｕｍ　（ｔｌ）　＝　　Ｄ（ｍ＋４）　　
１ｇ（ｔ）＋　Ｄ　（ｍ＋５）　　＊　ｇ　（５）＋　
Ｄ　（ｍ＋６）　　＊　ｇ　（９）＋Ｄ　（ｍ＋７）　
　＊　ｇ　（ｔ３）＋　Ｄ　（ｍ＋８）　　＊　ｇ　（
ｔ７）＋Ｄ　（ｍ＋９）　　　＊　ｇ　（２１）十Ｄ　
（ｍ＋　１０）　＊　ｇ　（２５＞＝ｇ　（ｔ）　　−
ｇ　（５）　　＋ｇ　（９）　　＋ｇ　（ｔ３）＋ｇ　
（ｔ７）−ｇ　（２１）　＋　ｇ　（２５） ｔ　２　　　　　Ａｃｃｕｍ　　（ｔ２）　　＝　　　
Ｄ（ｍ＋４）　　’ｋｇ（２）＋　Ｄ　（ｍ＋５）　　
　＊　ｇ　（６）＋Ｄ　（ｍ＋６）　　＊　ｇ　（ｔ０
）十Ｄ　（ｍ＋７）　　＊　ｇ　（ｔ４）＋Ｄ　（ｍ＋
８）　　＊　ｇ　（ｔ８）＋　Ｄ　（ｍ＋９）　　＊　
ｇ　（２２）＋　Ｄ　（ｍ＋１０）＊　ｇ　（２６）＝
ｇ　（２）　　−ｇ　（６）　　＋ｇ　（ｔ０）＋ｇ　
（ｔ４）＋ｇ　（ｔ８）−ｇ　（２２）　＋　ｇ　（２
６） ｔ　３　　　　Ａｃｃｕｍ　　（ｔ３）　　＝　　Ｄ（
ｍ＋４）　　１ｇ（３）＋・Ｄ　（ｍ＋５）　　　＊　
ｇ　（７）＋　Ｄ　（ｍ＋６）　　　＊　ｇ　（ｔ１）
＋　Ｄ　（ｍ＋７）　　＊　ｇ　（ｔ５）＋　Ｄ　（ｍ
＋８）　　　＊　ｇ　（ｔ９）＋　Ｄ　（ｍ＋９）　　
＊　ｇ　（２３）＋　Ｄ　（ｍ＋　１０）＊　ｇ　（２
７）＝ｇ　（３）　−ｇ　（７）　＋ｇ（ｔ１）＋ｇ　
（ｔ５）＋ｇ　（ｔ９）−ｇ　（２３）　＋　ｇ　（２
７） ｔ４　　　　　Ａｃｃｕｍ　　（ｔ４）＝　　　Ｄ（ｍ
＋４）　　　１ｇ（４）＋Ｄ　（ｍ＋５）　　　＊　ｇ
　（８）＋Ｄ（ｍ＋６）　　　＊　ｇ　（ｔ２）＋Ｄ（
ｍ＋７）　　　１ｇ（ｔ６） ＋Ｄ（ｍ＋８）　　　１ｇ（２０） ＋　Ｄ　（ｍ＋９）　　　＊　ｇ　（２４＞＋　Ｄ　（
ｍ＋　１０）　　＊　ｇ　（２８）＝ｇ　（４）　　−
ｇ　（８）　　＋ｇ　（ｔ２）＋ｇ　（ｔ６）＋ｇ　（
２０）−ｇ　（２４）　＋　ｇ　（２８） 上記のステップの後、データ・インパルス流れ指標（ｍ
＋ｎ）は１インクリメントされ、プロセスは繰り返され
て： ｔ　５　　　　Ａｃｃｕｍ　（ｔ５）　＝　　Ｄ（ｍ＋
５）　　１ｇ（ｔ）＋Ｄ（ｍ＋６）　　１ｇ（５） ＋Ｄ（ｍ＋７）　　１ｇ（９） ＋　Ｄ　（ｍ＋８）　　＊　ｇ　（ｔ３）＋Ｄ（ｎ＋＋
９）　　＊　ｇ　（ｔ７）＋　Ｄ　（ｍ＋　１０）　＊
　ｇ　（２１）次にｔ６、ｔ７、およびｔ８に対してプ
ロセスを繰り返す。データ・インパルス流れの指標（ｍ
　＋　ｎ　）は再びＩだけ増加し、プロセスをｔ９、ｔ
ｌＯ，ｔｌｌ、およびｔｌに対して再び繰返す。このプ
ロセスを運第　　６表 ４レベル変調フオーマツトたたみこみアルゴリズムの例 第５図から、２モードデータ・インパルス流れの部分の
値は： Ｄ（ｍ）＝−１ Ｄ　（ｍ＋１）　ｍ＋１ Ｄ　（ｍ＋２）−＋１／３ Ｄ　（ｍ＋３）　ｍ＋１ Ｄ　（ｍ＋４）＝−１／３ Ｄ（ｍ＋５）＝−１ Ｄ　（ｍ＋６）ｍ＋１／３ Ｄ　（ｍ＋７）　ｍ＋１ Ｄ　（ｍ＋８）＝−１／３ Ｄ（ｍ＋９）＝−１ Ｄ　（ｍ＋１０）　＝−１ Ｄ　（ｍ＋ハ）　＝＋　１　／　３ Ｄ　（ｍ＋１２）　＝　−１／　３ Ｄ　（ｍ＋ｉ３）　ｍ＋１．　／　３ Ｄ　（ｍ＋１４）　ｍ＋１ 細分時間期間　　アキュムレータの値 Ｉ Ａｃｃｕｍ（ｔｌ）＝　　Ｄ（ｍ＋４）＊　　ｇ（ｔ）
＋Ｄ　（ｍ＋５）＊　　ｇ（５） ＋Ｄ　（ｍ＋６）＊　　ｇ（９） ＋Ｄ　（ｍ＋７）　１ｇ（ｔ３） ＋Ｄ　（ｍ＋８）　１ｇ（ｔ７） ＋Ｄ　（ｍ＋　９　）　＊　ｇ　（２１）＋Ｄ　（ｍ＋
１０）　＊　ｇ　（２５）＝−ｇ’　（ｔ）−ｇ（５）
＋ｇ’　（９）＋ｇ　（ｔ３）　−ｇ’　　（ｔ７）−
ｇ　（２１）　−ｇ　（２５） ｔ２　　’ Ａｃｃｕｍ　（ｔ２）＝　　Ｄ　（ｍ＋４）＊　　ｇ（
２）＋Ｄ　（ｍ＋５）＊　　ｇ（６） ＋Ｄ　（ｍ＋６）　１ｇ（ｔ０） ＋Ｄ　（ｍ＋７）　１ｇ（ｔ４） ＋Ｄ　（ｍ＋８）　１ｇ（ｔ８） ＋Ｄ　（ｙｎ＋　９　）　＊　ｇ　（２２）＋Ｄ　（ｍ
＋１０）　＊　ｇ　（２６）＝−ｇ“（２）−ｇ（６）
＋ｇ’　　（ｔ０）＋ｇ　（ｔ４）　−ｇ’（ｔ８）　
−ｇ　’　　（２２）　−ｇ　（２６）Ａｃｃｕｍ　　
（ｔ３）＝　　Ｄ　　（ｍ＋４）＊　　　ｇ（３）＋Ｄ
　　（ｍ＋５）＊　　　ｇ（７） ＋ｐ　（ｍ＋６）　１ｇ（ｔ１） ＋Ｄ　　（ｍ＋　７　）　　＊　ｇ　（ｔ５）＋Ｄ　　
（ｍ＋８）　　１ｇ（ｔ９） ＋Ｄ　　（ｍ＋９）　　１ｇ（２３） ＋Ｄ　　（ｍ＋１０）　　＊　ｇ　（２７’）＝−ｇ’
　　（３）−ｇ（７）＋ｇ’　　（ｔ１）＋ｇ　　（ｔ
５）　　−ｇ’（ｉ９）　　−ｇ　（２３）　−ｇ　（
２７）Ａｃｃｕｍ　　（ｔ４）＝　　Ｄ　　（ｍ＋４）
＊　　　ｇ（４）＋Ｄ　　（ｍ＋５）＊　　　ｇ（５） ＋Ｄ　　　（ｍ＋６）　　　１ｇ（ｔ２ン＋Ｄ　　（ｍ
＋　７　）　　＊　ｇ　（ｔ６）＋Ｄ　　（ｍ＋８）　
　１ｇ（２０） ＋Ｄ　　（ｍ＋　９　）　　＊　ｇ　（２４）＋Ｄ　（
ｍ＋１０）　＊　ｇ　（２８）Ａｃｃｕｍ（ｔ５）＝　
　　　Ｄ（ｍ＋５）＊　　ｇ（ｔ）＋Ｄ　（ｍ＋６）＊
　　ｇ（５） ＋Ｄ　　（ｍ＋７）　　＊　　　ｇ（９）＋Ｄ　　（ｍ
＋８）１ｇ（ｔ３） 十Ｄ　（ｍ＋９）　１ｇ（ｔ７） ＋Ｄ　　（ｍ＋１０）＊　ｇ　（２１）＋　Ｄ　　（ｍ
　＋　ハ）＊　ｇ　（２５）次にプロセスをｔ６、ｔ７
、およびｔ８に対して繰返す。データ流れ指標（ｍ＋ｎ
）は再び１だけ増加し、プロセスはｔ９　、ｔｌＯＳＨ
ｌ、およびｔ１２に対して再び繰返される。このプロセ
スを連続して繰返す。

第４図および第５図は４たたみこみサイクル（データ・
クロック細分間隔ｔ＝ｔｌ、ｔ２、ｔ３、ｔ４）に対す
るたたみこみアルゴリズムを図的に示している。各デー
タ・インパルス関数Ｄ　（ｍ＋ｎ）の値は、Ｄ　（ｍ＋
ｎ）対時間軸（９７，９９，１０１，１０３）によりイ
ンパルス記号ハ１で示しである。上を指すインパルス記
号は正の値を示し、下を指すインパルス記号は負の値を
示す。各インパルス記号の長さはその大きさを示す。Ｄ
　（ｍ＋ｎ）インパルス・データ流れは４たたみこみサ
イクルのそれぞれごとに１データ・クロック細分間隔１
０９に相当する量だけ順次右に動く。破線は各（ｍ＋ｎ
）インパルスハ１を対応するｇ（ｔ）またはｇ’　（ｔ
）サンプル・アレイ値１０５．９２に結び付けているが
、この１０５または９２の値は各たたみこみサイクル中
に１回（第６図および第７図に示すように）　Ａｃｃｕ
ｏ＋（ｔ）１６５の中の値に対して加算または減算され
る。加算はＤ　（ｍ＋ｎ）の値が正のとき行われ、減算
はＤ　（ｍ＋ｎ）の値が負のとき行われる。

従来の合成アルゴリズムにおいては、ｇ（ｔ）のサンプ
ルを表わす数値は、Ｄ　（ｍ＋ｎ）の対応する値が掛け
られ、次いで累積Ａｃｃｕｍ　（ｔ）に加えられる。

しかし、本発明に使用するアルゴリズムにおいては、各
Ｄ　（ｍ＋ｎ）の符号（＋１または−１）によりｇ（ｔ
）インパルス応答１０５またはｇ’　（ｔ）縮小インパ
ルス応答９２の離散的値を表わす数値がＡｃｃｕｍ（ｔ
）に対して加算されるが減算されるかが決まる。

４レベル・フォーマットの場合、Ｄ（ｍ＋ｎ）の絶対値
（ｔまたは１／３）により前の加算または減算に使用さ
れた数値がｇ　（ｔ）　１０５の離散的値を表わすアレ
イからアドレスされるかあるいは８°（ｔ）９２の離散
的値を表わすアレイからアドレスされるかが決まる。

第６図は第５表および第４図に示した２レベル変調アル
ゴリズムを実現する第２図の予備変調フィルタハの詳細
なブロック図を示している。同様に、第７図は第６表お
よび第５図に示した４レベル変調アルゴリズムを実現す
る第２図の予備変調フィルタハの詳細なブロック図を示
している。

各変調フォーマットのアレイ要素はＲＯＭ　（またはＲ
ＡＭ）１５５に格納されている。ｇ（ｔ）　　アレイの
要素はデータ・バス１８４を経由してＲＡ　Ｍ　１５５
にロードされる。ＲＡ　Ｍ　１５５は異なる変調形式に
対する幾つかのｇ（ｔ）アレイを格納する充分な容量を
備えている。数種類の連続位相変調ディジタル変調フォ
ーマットをコンピュータ（図示せず）でプログラムする
ことができ、パラメータＬおよびｇを与えれば、対応す
るｇ　（ｔ）アレイを発生することができる。ユーザは
望みのどんな手段によってでも自分自身のｇ（ｔ）アレ
イを作ることができる。

使用する特定の変調フォーマットはユーザが所要変調フ
ォーマットに対応するｇ（ｔ）アレイ要素が入っている
ＲＯＭ　（またはＲＡＭ＞１５５の部分に対して線路１
８２に関連アレイ・アドレスを設定することにより選択
する。４レベル変調フオーマツトの場合ｇ’　（ｔ）ア
レイもｇ（ｔ）アレイと同様ＲＯＭ　（またはＲＡＭ＞
１５５にロードしなければならない。

予備変調フィルタ特性（すなわち、変調フォーマットの
形式）はＲＯＭ　（またはＲＡＭ）１５５に格納されて
いる異なるｇ（ｔ）アレイを切換えることにより非常に
迅速に変更することができる。ＲＯＭを使用する場合に
は、アセンブリに先立ちこれを外部からロードしなけれ
ばならない。好ましい実施例では、ＲＯＭよりはＲＡＭ
を利用してあらかじめロードしたｇ（ｔ）アレイを切換
えることができるようにするばかりでなく、ｇ（ｔ）ア
レイを動的に′ロードしたり、ｇ（ｔ）アレイを特性に
従って調整することができる。ｇ　（ｔ）アレイ間の切
換えは制御器１８５でアレイ・アドレス線１８２を動的
に制御することにより、あるいは外部の制御器（図示せ
ず）により行うことができる。

第４図と第６図および第５表を参照すれば、２レベル変
調を行う装置は次のように動作する。直列の非ゼロ復帰
（ＮＲＺ）データ流れは線路１５４により入力する。デ
ータ・コンバータ１５８はＮＲＺデータ流れを２モード
・インパルス流れを表わす２進数字に変換する。論理１
は値が＋１の２モード・データ・インパルスに対応し、
論理０は値が−１の２モード・データ・インパルスに対
応する。シフトレジスタ１６２は長さ１５セル（ビット
）、幅１セル（ビット）の直列入力、並列出力のシフト
レジスタであって線路１５６のデータ・クロックにより
クロックされる。データ・クロック・パルスごとに、シ
フトレジスタ１６２に存在するＮＲＺ入カデカデータ流
右に１セル（データ・クロック周期Ｔに対応する）移行
し、指標（ｍ＋ｎ）が１だけ増加する。シフトレジスタ
１６２の１５本の並列出力線１６０はマルチプレクサ１
６１０入力である。

数学状態機械１５３からの４本のアドレス線１５７は１
５本の出力線１６０の内のどれを士選択線１６４に選択
するかを制御する。士選択線１６４の論理値、したがっ
て所定のシフトレジスタ１６２のセルに存在するＮＲＺ
データ・ビットの論理値（第５表でＤ（ｍ＋ｎ）と記し
である）は加算器１６３が線路１７０に存在する所定の
ｇ　（ｔ）　７レイ要素の値を線路１６６に存在するア
キュムレータ１６５の現在の値に対して加算するか減算
するかを決定する。データ・クロック細分間隔期間（周
期）に１回、アキュムレータ１６５が更新される。線路
１７０の組と　１６６との組は共に幅１６ビツトの２進
データ・バスである。

数学状態機械１５３は線路１５２の非同期ＩＮＴ・ＣＬ
Ｋによりクロックされるが、ＩＮＴ−ＣＬＫはＸｑクロ
ック１５９よりはるかに速い割合で動作し、所定のｇ（
ｔ）変調フォーマット・アレイのｇ（ｔ）アレイ要素ご
とに線路１５７にＲＯＭ　（またはＲＡＭＨ５５のアド
レスの一部を発生する。ＲＯＭ　（またはＲＡ　ＭＨ５
５のアドレスのこの部分はｇ（ｔ）がアレイ要素を選択
する特定のデータ・クロック・セル（Ｔ）を選択する。

たとえば、第５表および第４図において、ＮＲＺデータ
・ビットＤ（ｍ＋ｎ）は、連続するたたみこみ細分時間
間隔ｔ１、ｔ２、ｔ３、およびｔ４の期間中のそれぞれ
ｇ　（ｔ）要素ｇ（ｔ）、ｇ（２）、ｇ（３）、および
ｇ（４）に対応し、すべて線路１５７の単一アドレスに
より選択される。任意のまたたみこみサイクル中に、ア
ドレス線１５７は増進してｇ（ｔ）要素をＲＯＭ　（ま
たはＲＡＭ）１５５から、ＮＲＺデータ・ビットをシフ
トレジスタ１６２から選択する。先に記したとおり、ｇ
（ｔ）は線路１５７に存在することになる最大アドレス
に対応するパラメータ上データ・クロック間隔に分割さ
れる（アドレス線路のため最大１５）。

サンプル・アドレス状態機械１５１は×ｑクロック１５
９によりクロックされ、所定のｇ　（ｔ）変調フォーマ
ット・アレイｇ（ｔ）アレイ要素ごとに線路１５０にＲ
ＯＭ　（またはＲＡＭ）１５５のアドレスの別の部分を
発生する。ＲＯＭ　（またはＲＡＭ＞１５５のアドレス
のこの部分は各データ・クロック・セルＴの内部に同じ
相対位置を持つｇ（ｔ）アレイ要素を選択する。たとえ
ば、第４図において、ｇ（ｔ）、ｇ（５）、ｇ（９）、
ｇ（ｔ３）、ｇ（ｔ７）、ｇ（２１）、およびｇ（２５
）ハスべてアドレス線１５０の上で同じ値で選択される
。任意のまたたみこみ期間中、このアドレスは細分時間
間隔ｔ＝ｔｌの期間中第５表に示すように一定に保たれ
、次のたたみこみサイクルに対し細分間隔期間ｔ２、ｔ
３、およびｔ４で増加する。線路１５０に存在すること
になる最大アドレスはｑに対応し、これはデータ・クロ
ック細分時間間隔期間／データ・クロック期間の数であ
る。

たたみこみアルゴリズムは先に第５表に記したプロセス
に従う。Ａｃｃｕｍ　（ｔ）に入っている初期値は初期
バイアス値クロック１７２によりセットされる。

好ましい実施例では、これはアキュムレータ１６５のダ
イナミック・レンジの中間の値に相当する値にセットさ
れる。アキュムレータ１６５は数学状態機械１５３から
の制御により各たたみこみサイクルに先がけてこの初期
バイアス値にセットされる。

アキュムレータ１６５の出力は各たたみこみサイクルの
後×ｑクロック１５９によりラッチされるラッチ１６７
に結合している。ラッチ１６７の出力はＤＡ　Ｃ１６８
に結合され、ここでアナログ再構成フィルタ１６９によ
り平滑化されるアナログ信号に変換されてスプリアス信
号を減少させる。線路１７１に乗っているアナログ再構
成フィルタ１６９の出力はシステムで使用される特定の
変調器１３（第２図に示す）に結合されている。アナロ
グ出力とは別にラッチ１６７から並列ディジタル出力デ
ータ・バス１７３が出ている。このデータ・バスは第３
図に示すようなシステムで使用されるが、これにはディ
ジタル入力が必要である。

好ましい実施例では、実現されたとおり、たたみこみプ
ロセスに１６ビツト分解能を利用し、１２ビツトをラッ
チ１６７とＤ　Ａ　Ｃ１６８に送出している。

再構成フィルタ１６９はディジタル量子化雑音とサンプ
リング・エイリアシングによるＤ　Ａ　Ｃ１６８からの
スプリアス周波数出力を減少させる。好ましい実施例で
は、再構成フィルタ１６９１ｔ、ｘｑデータ・クロック
１５９の速さで行われる広い範囲のデータ速さにわたり
遮断周波数を選択できる線形位相（一定群遅延）アナロ
グ・フィルタである。

今度は第５図と第７図および第６表を参照すると、４レ
ベル変調を行う装置が、次のような変更を施してまさに
２レベル変調で述べたと全く同じように動作する。その
変更とは、スイッチ１７８と１７９とにより第７図の装
置に４レベル動作あるいは２レベル動作を行わせること
である。スイッチ１７８と１７９とが２レベル・モード
のとき、第７図の装置は第６図の装置に帰着する。

直列ＮＲＺデータ流れはスイッチ１７８と２ビツト４ビ
ツト符号変換器に入り、ここで直列入力データ・ビット
の各組がデータ線１９０および１９２で２個並列ビット
に符号化される。データ線１９２はシフトレジスタ１６
２のデータ入力である。シフトレジスタ１６２とマルチ
プレクサ１６１とは２レベル変調器作の場合のように動
作し、士制御線１６４が加算器１６３が加算するか減算
するかを決める。データ線１９０はシフトレジスタ１７
５とマルチプレクサ１７３とのデータ入力であり、これ
らはシフトレジスタ１６２右よびマルチプレクサ１６１
と同様に動作する。すなわち、制御線１７６がＲＯＭ　
（またはＲＯＭ）１５５のアドレス線である。

ｇ　（ｔ）とｇ’　（ｔ）とのアレイはＲＯＭ　（また
はＲＡＭ）　１５５に格納されている。アドレス線１７
６はどのアレイをアドレスするかを制御する。残りのア
ドレス線１８２．１５０、および１５７が不変であれば
、アドレス線１７６は同じデータ・クロック細分時間間
隔ｔ１、ｔ２、ｔ３などに対応するｇ　（ｔ）またはｇ
’　（ｔ）のアレイ要素を選択することになる。

第２表および第７図を参照すると、道列論理入力ビット
二つの内の最初のものがデータ線１９２に実現されてい
る。データ線１９２の論理レベルは対応する２モード・
データ・インパルスを表わす２進数の符号を表わす。直
列論理入力ビット二つの内の二番目のものはデータ線１
９０に実現されている。データ線１９０の論理レベルは
対応する２モードデータ・インパルスを表わす２進数の
大きさを表わす。たたみこみアルゴリズムは先に第６表
に記したプロセスに従う。

（発明の効果） 以上詳述したように、本発明の実施により、各種変調が
容易に得られる。また、その動的切り換えも容易である
。さらに、予備変調におけるたたみこみが乗算を必要と
しないのでミ高速でもある。

従って実用に供して有益である。

【図面の簡単な説明】

第１図は本発明の原理によるＦＩＲディジタル予備変調
フィルタの概念を示すブロック図、第２Ａ図と第２Ｂ図
はＦＭ変調を用いたＲＦ送信機と位相変調を用いるＲＦ
送信機のブロック図、第３図はＩ−Ｑ変調を用いるＲＦ
送信機のブロック図、第４図は２レベル・ディジタル変
調インパルス応答関数ｇ（ｔ）の例と第６図に示す装置
で用いるアルゴリズムを示す図表、第５図は４レベル・
ディジタル変調インパルス応答関数ｇ　（ｔ）の例と第
７図に示す装置で用いるアルゴリズムを示す図表、第６
図は２レベル・ディジタル変調に対し第４図のＦＩＲ予
備変調フィルタ・アルゴリズムのインプリメントを示す
ブロック図、第７図は４レベル・ディジタル変調に対し
第５図に示すＦＩＲ予備変調フィルタ・アルゴリズムの
インプリメントを示すブロック図である。 ハ．２３：ディジタル予備変調フィルタ１３：変調器 １５：搬送波発生器 ２７．２９：モジュロ２大アキュムレータ３３：余弦加
重ＤＡＣ ３７：正弦加重ＤＡＣ ３５，３９，６９：アナログ再構成フィルタ４９．５１
：ＲＦ帯域フィルタ ６３．６４：コンバータ ６７．１６２　　：シフトレジスタ ８１．１６５：アキュムレータ ８３．１６７　：ラッチ １５１ニアドレス状態機械 １５２：数学状態機械 １５５　：　ＲＯＭ　（ＲＡＭ） １５８：データ・コンバータ １６１：マルチプレクサ １６３：加算器 １６８：ＤＡＣ １７８：スイッチ

Claims (1)

1. 【特許請求の範囲】 １、つぎの（イ）〜（ハ）を含む変調信号の供給装置。 （イ）前記変調信号を発生するためのディジタル・デー
   タ入力信号に応答し、所望の変調 フォーマットに対応するインパルス応答関 数ｇ（ｔ）によって決定される有限インパルス応答を有
   するプログラマブル・ディジタル・フィルタ。 （ロ）前記プログラマブル・ディジタル・フィルタに結
   合され、複数のフィルタ係数のア レーを格納する記憶手段。各々の前記アレ ーは、別々で選択可能な変調フォーマット に随伴する別々で、選択可能な前記インパ ルス応答関数ｇ（ｔ）を決定する。 （ハ）前記複数のアレーから所望の一つを選択し、該所
   望のアレーに対応する前記インパ ルス応答関数ｇ（ｔ）で決定される有限インパルス応答
   を持つように、前記プログラマブ ル・ディジタル・フィルタをプログラムを するため、前記プログラマブル・ディジタ ル・フィルタと前記記憶手段とに結合され た制御手段。 ２、前記変調信号に相当するアナログ信号を前記変調信
   号に変換するために前記プログラマブル・ディジタル・
   フィルタに結合されたディジタル・アナログ変換器と、
   前記アナログ信号をろ波するため、前記ディジタル・ア
   ナログ変換器に結合されたアナログ・フィルタを有する
   請求項１記載の変調信号の供給装置。 ３、ディジタル・データ信号で搬送波を変調するための
   変調信号を与えるインパルス応答を有し、つぎの（イ）
   〜（ホ）を含むプログラマブル・ディジタル予備変調フ
   ィルタ。 （イ）フィルタ係数の複数のアレーを格納する記憶手段
   。該複数のアレーの各々は、別々 の複数の変調フォーマットに対応する別々 で選択可能なインパルス応答関数ｇ（ｔ）を決定する。 （ロ）前記記憶手段に結合し、前記ディジタル・データ
   信号に応答して、前記フィルタ係 数を加算する加算手段。 （ハ）前記加算手段に結合し、前記フィルタ係数の和を
   累積するアキュムレータ手段。該 アキュムレータ手段は第１クロック信号に 応答して各第１クロック周期毎に該アキュ ムレータ手段の内容を更新する。 （ニ）前記アキュムレータ手段に結合し、第２クロック
   信号に応答して前記和をラッチし 各第２クロック周期毎に該和を出力するラ ッチ手段。前記第１クロック信号の周波数 は前記第２クロック信号の周波数より高い。 （ホ）前記記憶手段と前記加算手段に結合し、前記複数
   のフィルタ係数のアレーから所望 の一つを選択し、前記予備変調フィルタが 前記選択されたフィルタ係数のアレーに対 応するインパルス応答関数ｇ（ｔ）で定められる応答を
   有するように、前記加算手段をプ ログラムすることを含む制御手段。 ４、前記ラッチ手段に結合し、前記和を前記変調信号に
   相当するアナログ信号に変換するディジタル・アナログ
   変換器と、該ディジタル・アナログ変換器に結合し、前
   記アナログ信号をろ波するアナログ・フィルタを含む請
   求項３記載の予備変調フィルタ。 ５、つぎの（イ）〜（ハ）を含む請求項３記載の予備変
   調フィルタ。 （イ）前記ディジタル・データ信号が前記加算手段に受
   信される前に該ディジタル・デー タ信号を傍受して正及び負の振幅を有する ２モード・インパルス列に担当するディジ タル信号に変換する信号変換手段。 （ロ）直列入力及び複数の並列出力線を有するシフト・
   レジスタ手段。該直列入力は前記 信号変換手段より前記ディジタル信号を受 信し、該シフト・レジスタ手段は複数の格 絡セルを有し、データ・クロック信号に応 答して各データ・クロック周期毎に一前記 格納セルだけ前記ディジタル信号をシフト する。前記複数の並列出力線の各々は、前 記格納セルの別々の１つに接続される。 （ハ）前記複数の並列出力線と前記制御手段と前記加算
   手段に結合し、前記第１クロック 信号に応答して、それぞれの前記格納セル に格納されたディジタル信号を逐次前記加 算手段に結合するマルチプレクサ手段。該 第１クロック信号は前記データ・クロック 信号の周波数より高い周波数を有し、該加 算手段は前記２モード・インパルスが正の 振幅を有するとき前記和に前記フィルタ係 数を加算し、前記２モード・インパルスが 負の振幅を有するとき前記和から前記フィ ルタ係数を減算する。 ６、つぎの（イ）〜（チ）を含むディジタル・データ信
   号によって搬送波を変調する変調装置。 （イ）前記ディジタル・データ信号を受信して、該ディ
   ジタル・データ信号を正及び負の振 幅を有する２モード・インパルス列に相当 するディジタル信号に変換する入力手段。 （ロ）複数の変調フォーマットの別々の一つに対応する
   別々で選択可能なインパルス応答 関数ｇ（ｔ）を決定する複数の数値のアレーの各々を記
   憶する記憶手段。 （ハ）前記記憶手段と前記入力手段に結合し、前記ディ
   ジタル信号に応答して、選択され たインパルス応答関数ｇ（ｔ）に相当する前記数値を加
   算する加算手段。 （ニ）前記加算手段に結合し前記数値の累積をおこなう
   アキュムレータ手段。該アキュム レータ手段は第１クロック信号に応答して 各第１クロック周期毎に一回該アキュムレ ータ手段の内容を更新する。 （ホ）前記アキュムレータ手段に結合し第２クロック信
   号に応答して、各第２クロック周 期毎に前記和をラッチする出力手段。第１ クロック信号の周波数は該第２クロック信 号の周波数より高く、該出力手段は変調信 号を出力する。該変調信号は前記和の関数 である。 （ヘ）搬送波を発生する搬送波発生手段。 （ト）前記出力手段と前記搬送波発生手段とに結合し、
   前記変調信号に応答して変調され た搬送波を与える。 （チ）前記記憶手段と前記加算手段と前記入力手段とに
   結合し前記複数の数値のアレーか ら所望の一つを選択し、該選択された数値 のアレーに対応するインパルス応答関数ｇ （ｔ）によって定められたインパルス応答 を有するように前記加算手段をプログラム する制御手段。