KR100312581B1

KR100312581B1 - 주파수 변조 회로

Info

Publication number: KR100312581B1
Application number: KR1019990052331A
Authority: KR
Inventors: 이찌하라마사끼
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1998-11-25
Filing date: 1999-11-24
Publication date: 2001-11-05
Also published as: EP1005202A3; CN1254996A; JP2000165350A; JP3116923B2; EP1005202B1; CN1140074C; DE69937986D1; DE69937986T2; US6373880B1; KR20000047705A; EP1005202A2

Abstract

본 발명의 주파수 확산 변조 회로에 사용되는 복소수 곱셈기에 의한 스크램블 계산에서, 입력 신호들이 이진수에 의해 처리되기 때문에 스크램블 회로가 간단하게 될 수 있다. 다른 산술 처리 연산은 간단한 데이타 선택기에 의해 구현될 수 있다. 따라서, 회로 크기가 감소될 수 있고, 처리 지연 시간이 상당히 단축될 수 있다.

Description

주파수 변조 회로{FREQUENCY MODULATION CIRCUIT}

본 발명은 차세대 이동 통신 방안으로서 W-CDMA(Wide-band Code Division Multiple Access)를 사용하는 변조 회로에 관한 것으로, 특히 다중 코드 전송을 사용하며 IQ 멀티플렉스 전송용 터미널측 상에 제공되는 주파수 확산 변조 회로에 관한 것이다.

CDMA(Code Division Multiple Access) 이동 통신은 종래의 FDMA(Frequency Division Multiple Access) 또는 TDMA(Time Division Multiple Access)와 달리, 채널이 주파수 또는 타이밍이 아닌 낮은 상관을 갖는 확산 코드를 기초로 하여 판별되는 주파수 확산을 사용한다. 확산 코드에 의해 판별된 채널은 코드 채널이라 불린다.

W-CDMA와 같은 고급 CDMA 방안에 있어서, 복수의 확산 코드(즉, 복수의 코드 채널)은 고속 데이타 전송이 가능하도록 하나의 단자에 할당된다. 이는 다중 코드라 불린다.

다중 코드를 전송하기 위하여, 복수의 코드 채널은 2 그룹으로 분할된다. 코드 채널이 확산된 후, 이들은 I 신호(동상 신호)로서 제1 그룹의 합계 및 Q 신호(직교 신호)로서 제2 그룹의 합계를 사용하여 직교 위상 변조가 행해진다. 이 방안은 IQ 멀티플렉스 또는 IQ 멀티플렉스 방안이라 불린다.

통상, 직교 변조에 앞서, 채널은 스크램블(scramble) 코드가 곱해져 랜덤화되고(결국, 상기 I 및 Q 신호는 동상 및 직교 신호로서 항상 바로 사용되지 않는다), 대역은 필터에 의해 제한된다.

도 1은 멀티 코드를 사용하는 IQ 멀티플렉스 방안을 도시한 개요도이다.

좌측으로부터 입력된 N 신호(DPDCH1 내지 DPDCH N) 각각은 데이타 채널을 표현한다. 신호(DPCCH)는 제어 채널을 표현한다. 본 명세서의 설명에서, 이 채널은 나머지 데이타 채널과 구별되지 않는다. 이들 신호는 '0' 또는 '1'의 이진수 신호이다.

주파수 확산 변조 회로(301)는 채널 유닛에서의 다른 확산 코드를 사용하는 입력 신호를 확산하여 입력 신호를 두 그룹으로 분할한다. 각각의 그룹의 합계는 I 및 Q 신호로서 얻어진다.

신호는 스크램블되어 Iout 및 Qout로서 출력된다. 신호(Iout 및 Qout)의 대역 각각은 필터(302 및 303)에 의해 제한된다. 그 후, 신호는 D/A 컨버터(304 및 305)에 의해 아날로그 신호로 변환된다. 이들 아날로그 신호는 쿼드러쳐 변조기(308)에 의해 직교 변조된다. 결과로서 생성된 고주파 신호는 전송기(306)에 의해 믹싱되어 증폭되고, 안테나(307)로부터 출력된다.

멀티 코드를 사용하는 IQ 멀티플렉스 방안의 터미널 장치의 전송 시스템 회로의 개요가 이하 설명된다.

종래의 주파수 확산 변조 회로(301)의 구성은 도 2를 참고로 설명된다.

도 2는 멀티 코드를 사용하는 IQ 멀티플렉스를 구현하기 위한 주파수 확산변조 회로를 도시한다.

입력 신호는 데이타 채널을 표현한다. 채널(DPDCH1 내지 DPDCH N) 및 제어 채널(DPCCH), 즉 N+1 신호 전체가 입력된다. 이들 신호는 두 그룹으로 분할된다. 채널을 분할하는 다양한 방법이 사용될 수 있다. 예컨데, 홀수 데이타 채널은 I 그룹으로 들어가고, 짝수 채널은 Q 그룹으로 들어간다.

신호에 대응하는 다른 미리 선정된 확산 코드 각각은 확산 코드 발생 회로(1 내지 7)에 의해 발생된다. 확산 코드 및 입력 신호 모두가 0 또는 1의 이진수 코드일 때, 주파수 확산은 입력 신호 및 확산 코드의 배타적 OR(8 내지 14)를 계산하여 구현된다.

주파수 확산 결과(0 또는 1의 이진수 신호)는 계수 회로(15 내지 21)에 입력된다. 입력이 0일 때, 계수 회로는 미리 선정된 양의 값을 출력한다. 입력이 1일 때, 계수 회로는 미리 선정된 음의 값을 출력한다. 미리 선정된 값은 채널 유닛에서 변화한다. 도 2에 도시된 예에서, 값 A는 모든 데이타 채널에 대해 설정되고, 제어 채널에 대해서는 값 G가 설정된다. 데이타 채널에 대해서는, 확산 결과가 0일 때 +A가 출력되며, 확산 결과가 1일 때 -A가 출력된다. 제어 채널에 대해서는, 확산 결과가 0일 때 +G가 출력되며, 확산 결과가 1일 때 -G가 출력된다. 미리 선정된 값 A 및 G 각각은 복수의 비트를 가진다. 이 값은 이진수이며 채널의 전송 레벨에 대응한다.

값 -A 및 -G는 값 A 및 G의 2의 보수로서 주어진다.

덧셈기(22)는 I 그룹이 속하며 I 신호로서 I 그룹을 출력하는 계수 회로(15내지 17)의 합계를 계산한다. 덧셈기(23)는 Q 그룹이 속하며 Q 신호로서 Q 그룹을 출력하는 계수 회로(18 내지 21)의 합계를 계산한다. I 및 Q 신호는 많은 수의 비트를 갖는 이진수이다.

회로(24)는 I 및 Q 신호를 스크램블하여 신호(Iout 및 Qout)를 발생케하는 복소수 곱셈기이다. 스크램블 코드로서, 2 세트의 의사 노이즈 신호, 예컨데 낮은 상관값을 갖는 M-시컨스 또는 골드(Gold) 코드가 사용된다. 이들은 신호(PNI 및 PNQ)이다. 신호(PNI 및 PNQ)는 0 또는 1의 이진수 코드이다. 이들 신호는 계수 회로(25 및 26)에 의해 +1 또는 -1의 인증된(signed) 데이타 신호(X1 및 XQ)로 각각 변환된다.

신호(PNI 및 PNQ)와 신호(X1 및 XQ) 사이의 관계는 도 3의 표에 도시된다.

신호(PNI)이 0일 때, 신호(X1)은 +1이다.

신호(PNI)이 1일 때, 신호(X1)은 -1이다.

신호(PNQ)가 0일 때, 신호(XQ)는 +1이다.

신호(PNQ)가 1일 때, 신호(XQ)는 -1이다.

복소수 곱셈기(24)의 입력과 출력 사이의 관계는 다음과 같이 표현된다:

I_OUT+ j·Q_OUT= (I+j·Q)·(X₁+ j·X_Q)

= (I·X₁- Q·X_Q) + j·(I·X_Q+ Q·X₁)

∴ I_OUT= I·X₁- Q·X_Q

Q_OUT= I·X + Q·X₁

복소수 곱셈기(24)에서 곱셈기(27, 28, 29 및 30) 및 덧셈기(31 및 32)는 상기 방정식을 실행한다.

신호(I_OUT및 Q_OUT)를 생성하기 위하여 신호는 이런 방식으로 스크램블된다.

도 1을 참고로 후속하는 처리를 설명한다.

멀티 코드를 사용하는 IQ 멀티플렉스를 구현하기 위한 종래의 주파수확산 변조 회로가 상술되었다.

원칙적으로, 상술된 구성은 어떠한 문제도 없는 것으로 주장된다. 그러나, I 및 Q 신호는 비교적 큰 수의 비트를 가지며, 원칙에 기초로 한 구성에서 곱셈기(27, 28, 29 및 30) 및 덧셈기(31 및 32)는 복잡하게 되며, 처리 시간이 길어지게 된다.

본 발명은 상술한 종래의 문제점을 고려하여 이루어졌으며, 회로 크기를 감소시킬 수 있으며 복소수 곱셈기에서의 스크램블 회로를 단순화하여 지연 시간 y를 줄일 수 있으며, 종래 회로와 같은 기능을 갖는 주파수 확산 변조 회로를 제공하는 것을 목적으로 한다.

상기 목적 달성을 위해, 본 발명의 제1 양태에 따르면, 하나 또는 복수의 입력 코드를 갖는 제1 입력 신호 그룹(I 신호 그룹); 하나 또는 복수의 입력 신호를 갖는 제2 입력 신호 그룹(Q 신호 그룹); 계수 확산 코드를 사용하는 제1 입력 신호그룹에 속하는 입력 신호를 확산시키기 위한 복수의 곱셈 회로를 갖는 제1 곱셈 회로; 제1 곱셈 회로 그룹으로부터의 출력에 따라 미리 선정된 값을 출력하기 위한 복수의 계수 회로를 갖는 제1 계수 회로 그룹; 제1 계수 회로 그룹으로부터의 출력을 더하여 제1 입력 신호 그룹의 출력 신호(I 신호)를 발생시키기 위한 제1 덧셈 회로; 다른 확산 코드를 사용하여 제2 입력 신호 그룹에 속하는 입력 신호를 확산 하기 위한 복수의 곱셈 회로를 갖는 제2 곱셈 회로 그룹; 제2 곱셈 회로 그룹으로부터의 출력에 따라 미리 선정된 값을 출력하기 위한 복수의 계수 회로를 갖는 제2 계수 회로 그룹; 제2 계수 회로 그룹으로부터의 출력을 더하여 제2 입력 신호 그룹의 출력 신호(Q 신호)를 생성하기 위한 제2 덧셈 회로; 랜덤 신호를 스크램블 및 처리하기 위한 복수의 랜덤 신호를 모두 분리 수신하여 제1 , 제2 및 제3 제어 신호를 생성하기 위한 로직 회로; 및 제1 제어 신호에 따라 제1 입력 신호 그룹에 사용되는 확산 코드의 극성을 제어하며, 제2 제어 신호에 따라 제2 입력 신호 그룹에 사용되는 확산 코드의 극성을 제어하며, 제1 덧셈 회로로부터의 출력으로서 I 신호 및 제2 덧셈 회로로부터의 출력으로서 Q 신호를 직접 또는 제3 제어 신호에 따른 교환 후에 출력하기 위한 스위치 회로를 포함하는 복수의 확산 코드를 사용하는 주파수 확산을 수행하기 위한 주파수 확산 변조 회로가 제공된다.

상기 목적 달성을 위하여, 본 발명의 제2 양태에 따르면, 하나 또는 복수의 입력 코드를 갖는 제1 입력 신호 그룹(I 신호 그룹); 하나 또는 복수의 데이타 채널을 갖는 제2 입력 신호 그룹(Q 신호 그룹); 계수 확산 코드를 사용하는 제1 입력 신호 그룹에 속하는 입력 신호를 확산시키기 위한 복수의 곱셈 회로를 갖는 제1 곱셈 회로; 제1 곱셈 회로 그룹으로부터의 출력에 따라 미리 선정된 값을 출력하기 위한 복수의 계수 회로를 갖는 제1 계수 회로 그룹; 제1 계수 회로 그룹으로부터의 출력을 더하여 제1 입력 신호 그룹의 출력 신호(I 신호)를 발생시키기 위한 제1 덧셈 회로; 다른 확산 코드를 사용하여 제2 입력 신호 그룹에 속하는 입력 신호를 확산 하기 위한 복수의 곱셈 회로를 갖는 제2 곱셈 회로 그룹; 제2 곱셈 회로 그룹으로부터의 출력에 따라 미리 선정된 값을 출력하기 위한 복수의 계수 회로를 갖는 제2 계수 회로 그룹; 제2 계수 회로 그룹으로부터의 출력을 더하여 제2 입력 신호 그룹의 출력 신호(Q 신호)를 생성하기 위한 제2 덧셈 회로; 랜덤 신호를 스크램블 및 처리하기 위한 복수의 랜덤 신호를 모두 분리 수신하여 제1 , 제2 및 제3 제어 신호를 생성하기 위한 로직 회로; 및 제1 제어 신호에 따라 제1 입력 신호 그룹에 사용되는 확산 코드의 극성을 제어하며, 제2 제어 신호에 따라 제2 입력 신호 그룹에 사용되는 확산 코드의 극성을 제어하며, 제1 덧셈 회로로부터의 출력으로서 I 신호 및 제2 덧셈 회로로부터의 출력으로서 Q 신호를 직접 또는 제3 제어 신호에 따른 교환 후에 출력하기 위한 스위치 회로를 포함하는 복수의 확산 코드를 사용하는 주파수 확산을 수행하기 위한 주파수 확산 변조 회로가 제공된다.

본 발명은 제1 및/또는 제2 양태와 연관된 다음의 부가적인 양태를 가진다.

제1 및 제2 양태에 있어서, 제1 및 제2 입력 신호 그룹의 입력 신호 각각은 이진수 신호(0 또는 1)이며, 제1 및 제2 곱셈 회로 그룹의 곱셈 회로 각각은 배타적 OR 게이트 또는 배타적 NOR 게이트를 포함한다.

제1 및 제2 양태에 따른 구성은 입력 신호를 확산 시키기 위한 복수의 확산코드 발생 회로를 포함한다.

제1 또는 제2 양태에서, 확산 코드 또는 입력 신호는 이진수(0 또는 1)이며, 제1 또는 제2 제어 신호 및 각각의 확산 코드의 XOR를 계산하며, 배타적 OR 게이트 또는 배타적 NOR 게이트로 구성된 곱셈 회로에 의해 XOR을 반전시킴으로써 제어된다.

제1 또는 제2 양태에서, 계수 회로 각각은 입력 신호가 1일 때는 미리 선정된 값을, 입력 신호가 0일 때는 반전된 값을, 또는 그 반대로 출력한다.

입력 신호가 1일 때 얻어지는 미리 선정된 값은, 복수의 비트로 구성되는 이진수이며, 반전된 값은 미리 선정된 값의 2의 보수를 계산하여 얻어진 복수의 비트로 구성된다.

상기로부터 명백한 바와 같이, 본 발명의 복소수 곱셈기에 의한 스크램블 계산에서 입력 신호는 이진수로서 처리된다. 따라서, 스크램블 회로는 단순화될 수 있다. 따라서, 회로 크기가 감소될 수 있고, 처리 지연 시간이 상당히 단축될 수 있다. 또한, 다른 산출 처리 연산이 간단한 데이타 선택기에 의해 실현되기 때문에, 회로 크기 및 처리 지연 시간 모두가 작아질 수 있다.

본 발명의 상기 및 많은 다른 목적, 특징 및 장점들은 본 발명의 원리를 구현하는 바람직한 실시예를 예시적으로 도시하는 다음 실시예 및 첨부 도면을 참조할 때 기술분야의 숙련자에게는 명확하게 될 것이다.

도 1은 다중 코드를 사용하는 종래 기술의 IQ 다중 스킴의 개략적인 구성을 도시하는 블럭도.

도 2는 다중 코드를 사용하여 IQ 멀티플렉스를 실현하기 위한 종래 기술의 주파수 확산 변조 회로의 구성을 도시하는 블럭도.

도 3은 신호 PNI와 신호 XI 및 XQ 간의 관계를 도시하는 표.

도 4는 본 발명의 실시예에 따른 구성을 도시하는 블럭도.

도 5는 본 발명의 다른 실시예에 따른 구성을 도시하는 블럭도.

도 6은 (XI,XQ) 및 (X'I,X'Q) 간의 복소수 벡터 관계를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1, 2, 3, 4, 5, 6, 7 : 확산 코드 발생 회로

8, 9, 10, 11, 12, 13, 14 : 배타적 OR

15, 16, 17, 18, 19, 20, 21 : 계수 회로

22, 23 : 덧셈기

24a : 복소수 곱셈기

33, 34 : 데이타 선택기

35, 36, 37, 38, 39, 40, 41 : 배타적 OR 게이트(XOR)

43 : 반전기

이하에 본 발명의 바람직한 실시예를 첨부 도면(도 4 내지 6)을 참조하여 설명할 것이다.

도 4에 도시된 본 발명의 실시예에 따른 주파수 확산 변조 회로를 설명할 것이다.

본 발명의 본 실시예에서, 도 2를 참조하여 이미 기술한 종래 기술의 주파수 확산 변조 회로의 복소수 곱셈기(24)가 단순화된다. 많은 다른 부분은 도 2에 도시된 것들과 공통이다. 도 2에 도시된 것과 동일한 참조부호는 도 4에서의 동일한 부분을 가리키므로 상세한 설명은 하지 않을 것이다.

종래 기술의 설명란에서 상세히 설명한 바와 같이, 복소수 곱셈기(24a)의 입력과 출력 간의 관계는 다음 수학식 2로 표현될 수 있다.

이들 관계를 보다 상세히 설명한다.

위상 변조에서, 고정된 위상 쉬프트는 증폭기 등의 특성으로 인한 위상 쉬프트와 동일하므로 여기에 포함될 수 있다.

수신측 상에서, 위상 쉬프트에 영향을 받지 않는 복조 회로가 사용되어 고정된 위상 쉬프트는 어떠한 문제도 발생하지 않는다.

이와 같은 이유로, 45도(=π/4 라디안)만큼 법선 신호 Iout 및 Qout를 안내하는 신호는 어떠한 문제없이 Iout 및 Qout으로서 간주될 것이다.

여기서, 신호 Iout 및 Qout가 다음 수학식 3으로 표현할 수 있다.

신호 PNI 및 PNQ, 신호 XI 및 XQ, 및 신호 X'I 및 X'Q는 도 3의 표에 도시된 관계를 갖는다.

특히, 복소수 벡터(XI,XQ) 및 (X'I,X'Q)는 도 6에 도시된 관계를 갖는다.

더욱 상세하게는, 벡터(XI,XQ)를 +45도로 회전시켜 1/를 곱하면 벡터(X'I,X'Q)가 된다. 값 X'I 및 X'Q의 각각은 +1, -1 및 0의 세가지 값중의 하나를 취한다.

따라서, 다음 수학식 5와 같이 된다.

결국, 신호 PNI 및 PNQ, 및 신호 Iout 및 Qout는 도 3에 도시된 관계를 갖는다.

다음 사실은 이 사실로부터 결론을 얻을 수 있다.

만일 신호 PNI 및 PNQ가 동일한 값을 취하면, I와 Q 신호가 교체되어 신호 Iout 및 Qout로서 출력된다.

신호 PNI 및 PNQ가 서로 다른 값을 가지면, I와 Q 신호가 직접 신호 Iout 및 Qout로서 출력된다.

신호 PNI가 1이면, I 신호의 극성이 반전되고, 신호 PNQ가 0이면, Q 신호의 극성이 반전된다.

본 발명에서, 복소수 곱셈기(24a)에서의 스크램블 회로가 이와 같은 방법을 사용하여 단순화될 수 있다.

도 4는 본 발명의 실시예를 도시한다.

본 실시예는 본 발명의 특징에 설명된 방법을 구현한다.

(1) 만일 신호 PNI와 PNQ가 동일한 값을 취하면, I와 Q 신호가 교체되어 신호 Iout 및 Qout로서 출력된다.

(2) 신호 PNI 및 PNQ가 서로 다른 값을 가지면, I와 Q 신호가 직접 Iout 및 Qout로서 출력된다.

(3) 신호 PNI가 1이면, I 신호의 극성이 반전되고, 신호 PNQ가 0이면, Q 신호의 극성이 반전된다.

프로세스(3)은 신호들이 계수 회로(15 내지 21)를 통해 다중레벨 신호로 변환되기 전에 실행된다. 신호들이 가산기(22 및 23)를 통과하기 전에 프로세스(1) 및 (2)만이 수행된다.

프로세스(3)는 다음 단계에 의해 구현된다.

(a) 신호 PNI가 0이거나 또는 신호 PNI가 바로 1일 때, 확산 코드들이 배타적 OR 게이트(XOR)(35,36 및 37)에 의해 반전된 후에, 신호들에 I 그룹의 확산 코드가 곱해진다.

(b) 신호 PNQ가 0 또는 신호 PNQ가 바로 1일 때, 확산 코드들이 배타적 OR 게이트(XOR)(38 내지 41) 및 반전기(43)에 의해 반전된 후에, 신호들에 Q 그룹의 확산 코드가 곱해진다.

프로세스(1) 및 (2)는 데이타 선택기(33 및 34), 반전기(43), 및 배타적 OR 게이트(XOR)(42)에 의해 직접 구현된다.

데이타 선택기(33 및 34)의 제어 단자는 단자(C)이다. 데이타 선택기(33 및 34)는 단자(C)에의 입력 논리 값에 의해 제어된다. C=1일 때, I 및 Q 신호가 교체된다. C=0이면, I 및 Q 신호들이 신호 Iout 및 Qout로서 직접 출력된다.

도 5는 본 발명의 다른 실시예를 도시하는 도면으로, 상술된 프로세스(3)를 구현하는 방법은 비록 기본적인 구성이 상술된 것과 동일하지만 약간 다르다.

도 4에 도시된 회로에서, 확산 코드에 대해 프로세스(3)를 실행함으로써 구현된다. 그러나, 도 5에 도시된 바와 같이, 입력 신호에 대해 프로세스(3)를 실행함으로써, 등가 회로가 구현될 수 있다.

이 경우에도, 도 4에 도시된 것과 거의 동일한 효과가 얻어질 수 있다.

Claims

복수의 확산 코드들을 사용하여 주파수 확산을 수행하기 위한 주파수 확산 변조 회로에 있어서,

하나 또는 복수의 입력 신호들을 갖는 제1 입력 신호 그룹(I 신호 그룹);

하나 또는 복수의 입력 신호들을 갖는 제2 입력 신호 그룹(Q 신호 그룹);

각각 서로 다른 확산 코드들을 사용하여 상기 제1 입력 신호 그룹에 속하는 상기 입력 신호를 확산시키기 위한 복수의 곱셈 회로들을 갖는 제1 곱셈 회로 그룹;

상기 제1 곱셈 회로 그룹으로부터의 출력에 따라 선정된 값들을 출력하기 위한 복수의 계수 회로들을 갖는 제1 계수 회로 그룹;

상기 제1 계수 회로 그룹으로부터의 출력들을 더하여 상기 제1 입력 신호 그룹의 출력 신호(I 신호)를 발생하는 제1 덧셈 회로;

각각 서로 다른 확산 코드들을 사용하여 상기 제2 입력 신호 그룹에 속하는 상기 입력 신호들을 확산시키기 위한 복수의 곱셈 회로들을 갖는 제2 곱셈 회로 그룹;

상기 제2 곱셈 회로 그룹으로부터의 출력에 따라 선정된 값을 출력하기 위한 복수의 계수 회로들을 갖는 제2 계수 회로 그룹;

상기 제2 계수 회로 그룹으로부터의 출력들을 더하여 상기 제2 입력 신호 그룹의 출력 신호(Q 신호)를 발생하는 제2 덧셈 회로;

복수의 랜던 신호들을 개별적으로 수신하여 상기 랜덤 신호들을 함께 스크램블하여 처리함으로써, 제1, 제2 및 제3 제어 신호를 발생하는 논리 회로; 및

상기 제1 제어 신호에 따라 상기 제1 입력 신호 그룹에 사용된 상기 확산 코드들의 극성을 제어하고, 상기 제2 제어 신호에 따라 상기 제2 입력 신호 그룹에 사용된 상기 확산 코드들의 극성을 제어하고, 직접 또는 상기 제3 제어 신호에 따른 교환후 상기 I 신호를 상기 제1 덧셈 회로로부터의 출력으로서 출력하고 상기 Q 신호를 상기 제2 덧셈 회로로부터의 출력으로서 출력하기 위한 스위치 회로

를 포함하는 주파수 확산 변조 회로.
복수의 확산 코드들을 사용하여 주파수 확산을 수행하기 위한 주파수 확산 변조 회로에 있어서,

하나 또는 복수의 입력 신호들을 갖는 제1 입력 신호 그룹(I 신호 그룹);

하나 또는 복수의 데이타 채널들을 갖는 제2 입력 신호 그룹(Q 신호 그룹);

각각 서로 다른 확산 코드들을 사용하여 상기 제1 입력 신호 그룹에 속하는 상기 입력 신호를 확산시키기 위한 복수의 곱셈 회로들을 갖는 제1 곱셈 회로 그룹;

상기 제1 곱셈 회로 그룹으로부터의 출력에 따라 선정된 값들을 출력하기 위한 복수의 계수 회로들을 갖는 제1 계수 회로 그룹;

상기 제1 계수 회로 그룹으로부터의 출력들을 더하여 상기 제1 입력 신호 그룹의 출력 신호(I 신호)를 발생하는 제1 덧셈 회로;

각각 서로 다른 확산 코드들을 사용하여 상기 제2 입력 신호 그룹에 속하는 상기 입력 신호들을 확산시키기 위한 복수의 곱셈 회로들을 갖는 제2 곱셈 회로 그룹;

상기 제2 곱셈 회로 그룹으로부터의 출력에 따라 선정된 값을 출력하기 위한 복수의 계수 회로들을 갖는 제2 계수 회로 그룹;

상기 제2 계수 회로 그룹으로부터의 출력들을 더하여 상기 제2 입력 신호 그룹의 출력 신호(Q 신호)를 발생하는 제2 덧셈 회로;

복수의 랜덤 신호들을 개별적으로 수신하여 상기 랜덤 신호들을 함께 스크램블하여 처리함으로써, 제1, 제2 및 제3 제어 신호를 발생하는 논리 회로; 및

상기 제1 제어 신호에 따라 상기 제1 입력 신호 그룹에 사용된 상기 확산 코드들의 극성을 제어하고, 상기 제2 제어 신호에 따라 상기 제2 입력 신호 그룹에 사용된 상기 확산 코드들의 극성을 제어하고, 직접 또는 상기 제3 제어 신호에 따른 교환후 상기 I 신호를 상기 제1 덧셈 회로로부터의 출력으로서 출력하고 상기 Q 신호를 상기 제2 덧셈 회로로부터의 출력으로서 출력하기 위한 스위치 회로

를 포함하는 주파수 확산 변조 회로.
제1항에 있어서, 상기 제1 및 제2 입력 신호 그룹의 각 입력 신호는 이진 신호(1 또는 0)이고, 상기 제1 및 제2 곱셈 회로 그룹의 각 곱셈 회로는 배타적 OR 게이트 또는 배타적 NOR 게이트를 구비하는 주파수 확산 변조 회로.
제2항에 있어서, 상기 제1 및 제2 입력 신호 그룹의 각 입력 신호는 이진 신호(1 또는 0)이고, 상기 제1 및 제2 곱셈 회로 그룹의 각 곱셈 회로는 배타적 OR 게이트 또는 배타적 NOR 게이트를 구비하는 주파수 확산 변조 회로.
제1항에 있어서, 상기 입력 신호들을 확산시키기 위한 복수의 확산 코드 발생 회로를 더 구비하는 주파수 확산 변조 회로.
제2항에 있어서, 상기 입력 신호들을 확산시키기 위한 복수의 확산 코드 발생 회로를 더 구비하는 주파수 확산 변조 회로.
제1항에 있어서, 상기 확산 코드는 이진 신호(1 또는 0)이고, 상기 극성들은 상기 제1 또는 제2 제어 신호의 XOR 및 각각의 확산 코드를 계산하거나, 또는 상기 XOR을 배타적 OR 게이트 또는 배타적 NOR 게이트에 의해 구성된 곱셈 회로로써 반전시킴으로써 제어되는 주파수 확산 변조 회로.
제2항에 있어서, 상기 입력 신호는 이진 신호(1 또는 0)이고, 상기 극성들은 상기 제1 또는 제2 제어 신호의 XOR 및 각각의 확산 코드를 계산하거나, 또는 상기 XOR을 배타적 OR 게이트 또는 배타적 NOR 게이트에 의해 구성된 곱셈 회로로써 반전시킴으로써 제어되는 주파수 확산 변조 회로.
제3항에 있어서, 상기 계수 회로의 각각은, 상기 입력 신호가 1일 때 선정된 값을 출력하고 상기 입력 신호가 0일 때 반전 값을 출력하며, 상기 입력 신호가 0일 때 선정된 값을 출력하고, 상기 입력 신호가 1일 때 반전 값을 출력하는 주파수 확산 변조 회로.
제4항에 있어서, 상기 계수 회로의 각각은, 상기 입력 신호가 1일 때 선정된 값을 출력하고 상기 입력 신호가 0일 때 반전 값을 출력하며, 상기 입력 신호가 0일 때 선정된 값을 출력하고, 상기 입력 신호가 1일 때 반전 값을 출력하는 주파수 확산 변조 회로.
제9항에 있어서, 상기 입력 신호가 1일 때 얻어진 상기 선정된 값은 복수의 비트들을 갖는 이진 수이고, 상기 반전 값은 선정된 값의 2의 보수를 계산해서 얻어진 복수의 비트들을 포함하는 이진 수인 주파수 확산 변조 회로.
제10항에 있어서, 상기 입력 신호가 1일 때 얻어진 상기 선정된 값은 복수의 비트들을 갖는 이진 수이고, 상기 반전 값은 선정된 값의 2의 보수를 계산해서 얻어진 복수의 비트들을 포함하는 이진 수인 주파수 확산 변조 회로.