DE69937986T2

DE69937986T2 - Frequenzmodulationsschaltung

Info

Publication number: DE69937986T2
Application number: DE1999637986
Authority: DE
Inventors: Masaki Ichihara
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-11-25
Filing date: 1999-11-18
Publication date: 2008-05-21
Anticipated expiration: 2019-11-19
Also published as: EP1005202A2; JP2000165350A; EP1005202A3; CN1140074C; US6373880B1; CN1254996A; DE69937986D1; EP1005202B1; JP3116923B2; KR100312581B1; KR20000047705A

Description

Die vorliegende Erfindung betrifft eine Modulationsschaltung, bei der W-CDMA (Breitband-Codemultiplex-Vielfachzugriff) als ein Mobilkommunikationsschema der nächsten Generation verwendet wird, und insbesondere eine Frequenzspreizmodulationsschaltung, bei der eine Mehrcodeübertragung verwendet wird, und welche auf der Endgeräteseite für die IQ-Multiplexübertragung vorbereitet ist.
Die CDMA-(Codemultiplex-Vielfachzugriff)-Mobilkommunikation verwendet eine Frequenzspreizung, bei der, anders als beim herkömmlichen FDMA (Frequenzmultiplex-Vielfachzugriff) oder TDMA (Zeitmultiplex-Vielfachzugriff), Kanäle nicht auf der Grundlage von Frequenzen oder Zeitpunkten, sondern Spreizcodes mit geringer Korrelation unterschieden werden. Ein durch einen Spreizcode unterschiedener Kanal wird als ein Codekanal bezeichnet.
Bei einem hochentwickelten CDMA-Schema, wie W-CDMA (Breitband-CDMA), werden mehrere Spreizcodes (d.h. mehrere Codekanäle) einem Endgerät zugewiesen, um eine schnelle Datenübertragung zu ermöglichen. Dies wird als Mehrcode bezeichnet.
Zum Übertragen eines Mehrcodes werden mehrere Codekanäle in zwei Gruppen unterteilt. Nachdem die Codekanäle gespreizt wurden, werden sie einer Quadraturphasenmodulation unterzogen, wobei die Summe der ersten Gruppe als ein I-Signal (phasengleiches Signal) verwendet wird und die Summe der zweiten Gruppe als ein Q-Signal (Quadratursignal) verwendet wird. Dieses Schema wird als IQ-Multiplex oder IQ-Multiplexschema bezeichnet.
Normalerweise werden die Kanäle vor der Quadraturmodulation mit Verwürfelungscodes multipliziert und randomisiert (so dass die vorstehend erwähnten I- und Q-Signale nicht immer direkt als phasengleiche und Quadratursignale verwendet werden), und das Band wird durch ein Filter begrenzt.
1 zeigt eine schematische Ansicht des IQ-Multiplexschemas unter Verwendung eines Mehrcodes.
N Signale DPDCH 1 bis DPDCH N, die von der linken Seite eingegeben wurden, stellen jeweilige Datenkanäle dar. Ein Signal DPCCH stellt einen Steuerkanal dar. In der Beschreibung dieses Patents wird dieser Kanal nicht besonders von den restlichen Datenkanälen unterschieden. Diese Signale sind Binärsignale "0" oder "1".
Eine Frequenzspreizmodulationsschaltung 301 spreizt die Eingangssignale unter Verwendung verschiedener Spreizcodes in Einheiten von Kanälen und unterteilt sie dann in zwei Gruppen. Die Summen der jeweiligen Gruppen werden als I- und Q-Signale erhalten.
Die Signale werden verwürfelt und als Signale Iout und Qout ausgegeben. Die Bänder der Signale Iout und Qout werden durch Filter 302 bzw. 303 begrenzt. Anschließend werden die Signale durch D/A-Wandler 304 und 305 in Analogsignale umgewandelt. Diese Analogsignale werden einer Quadraturmodulation durch einen Quadraturmodulator 308 unterzogen. Das sich ergebende Hochfrequenzsignal wird durch einen Sender 306 gemischt und verstärkt und von einer Antenne 307 ausgegeben.
Die Sendesystemschaltung eines Endgeräts des IQ-Multiplexschemas unter Verwendung eines Mehrcodes wurde vorstehend grob beschrieben.
Die Anordnung der Frequenzspreizmodulationsschaltung 301 dieses Stands der Technik wird mit Bezug auf 2 beschrieben.
2 zeigt eine Frequenzspreizmodulationsschaltung zum Verwirklichen einer IQ-Multiplexierung unter Verwendung eines Mehrcodes.
Eingangssignale stellen Datenkanäle dar. Die Kanäle DPDCH 1 bis DPDCH N und der Steuerkanal DPCCH, d.h. insgesamt N + 1 Signale werden eingegeben. Diese Signale werden in zwei Gruppen unterteilt. Es können verschiedene Verfahren zum Unterteilen der Kanäle verwendet werden. Beispielsweise werden ungeradzahlige Datenkanäle in die I-Gruppe eingeordnet und geradzahlige Datenkanäle in die Q-Gruppe eingeordnet.
Verschiedene vorbestimmte Spreizcodes, welche den jeweiligen Signalen entsprechen, werden durch Spreizcode-Erzeugungsschaltungen 1 bis 7 erzeugt. Wenn sowohl die Spreizcodes als auch die Eingangssignale binäre Codes 0 oder 1 sind, wird die Frequenzspreizung durch Berechnen von Exklusiv-ODER-Verknüpfungen 8 bis 14 der Eingangssignale und der Spreizcodes verwirklicht.
Die Frequenzspreizergebnisse (Binärsignale 0 oder 1) werden in Koeffizientenschaltungen 15 bis 21 eingegeben. Wenn die Eingabe 0 ist, gibt die Koeffizientenschaltung einen vorbestimmten positiven Wert aus. Wenn die Eingabe 1 ist, gibt die Koeffizientenschaltung einen vorbestimmten negativen Wert aus. Die vorbestimmten Werte ändern sich in Einheiten der Kanäle. In dem in 2 dargestellten Beispiel wird ein Wert A für alle Datenkanäle festgelegt und ein Wert G für die Steuerkanäle festgelegt. Wenn für einen Datenkanal das Spreizergebnis 0 ist, wird +A ausgegeben, und wenn das Spreizergebnis 1 ist, wird –A ausgegeben. Wenn für den Steuerkanal das Spreizergebnis 0 ist, wird +G ausgegeben, und wenn das Spreizergebnis 1 ist, wird –G ausgegeben. Jeder der vorbestimmten Werte A und G weist mehrere Bits auf. Die Werte sind Binärzahlen und entsprechen den Übertragungspegeln der Kanäle.
Die Werte –A und –G sind durch die Zweierkomplemente der Werte A und G gegeben.
Ein Addierer 22 berechnet die Summe der Koeffizientenschaltungen (15 bis 17), zu denen die I-Gruppe gehört, und gibt sie als ein I-Signal aus. Ein Addierer 23 berechnet die Summe der Koeffizientenschaltungen (18 bis 21), zu denen die Q-Gruppe gehört, und gibt sie als ein Q-Signal aus. Die I- und Q-Signale sind Binärzahlen mit einer großen Anzahl von Bits.
Eine Schaltung 24 ist ein komplexer Multiplizierer, der die I- und Q-Signale verwürfelt, um die Signale Iout und Qout zu erzeugen. Als Verwürfelungscodes werden zwei Sätze von Pseudorauschsignalen, wie Codes der M-Sequenz oder Gold-Codes mit einer niedrigen Korrelation, verwendet. Diese sind die Signale PNI und PNQ. Die Signale PNI und PNQ sind Binärcodes 0 oder 1. Diese Signale werden durch jeweilige Koeffizientenschaltungen 25 und 26 in vorzeichenbehaftete Datensignale XI und XQ +1 oder –1 umgewandelt.
Die Beziehung zwischen den Signalen PNI und PNQ und den Signalen XI und XQ ist in der Tabelle aus 3 dargestellt.
Wenn das Signal PNI 0 ist, ist das Signal XI +1.
Wenn das Signal PNI 1 ist, ist das Signal XI –1.
Wenn das Signal PNQ 0 ist, ist das Signal XQ +1.
Wenn das Signal PNQ 1 ist, ist das Signal XQ –1.
Die Beziehungen zwischen den Eingaben und Ausgaben des komplexen Multiplizierers 24 lassen sich durch Iout + j·Qout = (I + j·Q)·(X1 + j·XQ) = (I·X1 – Q·XQ) + j·(I·XQ + Q·X1) ∴ Iout = I·X1 – Q·XQ Qout = I·X + Q·X1 (1)darstellen.
Die Multiplizierer 27, 28, 29 und 30 und die Addierer 31 und 32 im komplexen Multiplizierer 24 führen die vorstehend erwähnten Gleichungen getreu aus.
Die Signale werden auf diese Weise verwürfelt, um die Signale Iout und Qout zu erzeugen.
Die anschließende Verarbeitung wurde vorstehend mit Bezug auf 1 beschrieben.
Die herkömmliche Frequenzspreiz-Modulationsschaltung zum Verwirklichen einer IQ-Multiplexierung unter Verwendung eines Mehrcodes wurde vorstehend beschrieben.
Im Prinzip stellt die vorstehend beschriebene Anordnung kein Problem dar. Weil die I- und Q-Signale jedoch eine verhältnismäßig große Anzahl von Bits aufweisen, werden die Multiplizierer 27, 28, 29 und 30 und die Addierer 31 und 32 bei der Anordnung auf der Grundlage des Prinzips komplex, und die Verarbeitungszeit nimmt zu.
In WO89/21842 ist eine Anzahl von Architekturen verringerter Komplexität offenbart, die für das Entspreizen von Direktsequenz-Spreizspektrums-Kommunikationssignalen verwendbar sind.
In EP-A-0 854 586 ist eine Quadraturspreizspektrumssignaldemodulation beschrieben, bei der ein Signal zwei orthogonale Komponenten aufweist, welche eine Signalerzeugungseinrichtung zum Erzeugen eines Trägersignals und eine Signalauswahleinrichtung zum Eingeben von zwei Signalen und zum Ändern der Erzeugungszustände von zwei Ausgangssignalen mit dem von der Signalerzeugungseinrichtung erzeugten Signal aufweist, wobei die Signalauswahleinrichtung gleichwertig eine komplex Konjugierte berechnet.
In EP-A-0 661 829 ist ein Direktsequenz-Spreizspektrumsempfänger offenbart, bei dem gespreizte orthogonale Datensignale und gespreizte orthogonale Pilotsignale mit orthogonalen Entspreizsequenzen bei einer Chiprate korreliert werden und diese entspreizten Signale bei einer Symbolrate integriert werden, um orthogonale Datensymbole und orthogonale Pilotsymbole zu erzeugen. Eine vorbestimmte Anzahl von Pilotsymbolen jeder Phasenkomponente wird einer gleitenden Mittelwertbildung unterzogen, und jede Phasenkomponente der orthogonalen Datensymbole wird mit dem gleitenden Mittelwert der entsprechenden Phasenkomponente der Pilotsymbole gewichtet und mit der anderen gewichteten Komponente der Datensymbole summiert, um ein Ausgangssignal des Spreizspektrumsempfängers zu erzeugen.
Die vorliegende Erfindung wurde unter Berücksichtigung der vorstehend erwähnten Situation des Stands der Technik gemacht, und ihre Aufgabe besteht darin, eine Frequenzspreiz-Modulationsschaltung bereitzustellen, welche den Schaltungsumfang verringern kann und die Verzögerungszeit verkürzen kann, indem die Verwürfelungsschaltung in einem komplexen Multiplizierer vereinfacht wird, und welche die gleiche Funktion hat wie die herkömmliche Schaltung.
Diese Aufgabe wird mit den Merkmalen der Ansprüche gelöst.
Wie anhand der Ansprüche ersichtlich ist, werden bei einer Verwürfelungsberechnung durch einen komplexen Multiplizierer gemäß der vorliegenden Erfindung die Eingangssignale als Binärzahlen verarbeitet. Daher kann die Verwürfelungsschaltung vereinfacht werden. Folglich kann der Schaltungsumfang verringert werden, und die Prozessverzögerungszeit kann erheblich verkürzt werden. Weil zusätzlich andere Rechenoperationen durch einfache Datenwähler verwirklicht werden, können sowohl der Schaltungsumfang als auch die Prozessverzögerungszeit gering gemacht werden.
Die vorstehend erwähnten und viele andere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden Fachleuten anhand der folgenden detaillierten Beschreibung und der anliegenden Zeichnung, worin bevorzugte Ausführungsformen, welche die Grundgedanken der Erfindung aufweisen, anhand erläuternder Beispiele dargestellt sind, verständlich werden.
Es zeigen:
1 ein Blockdiagramm der schematischen Anordnung eines herkömmlichen IQ-Multiplexschemas unter Verwendung eines Mehrcodes,
2 ein Blockdiagramm der Anordnung einer herkömmlichen Frequenzspreiz-Modulationsschaltung zum Verwirklichen einer IQ-Multiplexierung unter Verwendung eines Mehrcodes,
3 eine Tabelle, welche die Beziehungen zwischen den Signalen PNI und PNQ und den Signalen XI und XQ zeigt,
4 ein Blockdiagramm der Anordnung einer Ausführungsform der vorliegenden Erfindung,
5 ein Blockdiagramm der Anordnung einer anderen Ausführungsform der vorliegenden Erfindung und
6 die komplexe Vektorbeziehung zwischen (XI, XQ) und (X'I, X'Q).
Bevorzugte Ausführungsformen der vorliegenden Erfindung werden nachstehend mit Bezug auf die anliegende Zeichnung (4 bis 6) beschrieben.
Es wird eine in 4 dargestellte Frequenzspreizmodulationsschaltung gemäß einer Ausführungsform der vorliegenden Erfindung beschrieben.
Gemäß dieser Ausführungsform der vorliegenden Erfindung ist der komplexe Multiplizierer 24 gemäß der herkömmlichen Frequenzspreizmodulationsschaltung, der bereits mit Bezug auf 2 beschrieben wurde, vereinfacht. Viele andere Abschnitte sind mit jenen der in 2 dargestellten Schaltung gemeinsam. Die gleichen Bezugszahlen wie in 2 bezeichnen in 4 die gleichen Teile, und es wird auf eine detaillierte Beschreibung davon verzichtet.
Wie detailliert in "BESCHREIBUNG DES STANDS DER TECHNIK" beschrieben wurde, sind die Beziehungen zwischen den Eingaben und Ausgaben eines komplexen Multiplizierers 24a durch Iout + j·Qout = (I + j·Q)·(X1 + j·XQ) = (I·X1 – Q·XQ) + j·(I·XQ + Q·X1) ∴ Iout = I·X1 – Q·XQ Qout = I·X + Q·X1 (2)dargestellt.
Diese Beziehungen werden genauer untersucht.
Bei der Phasenmodulation gleicht eine feste Phasenverschiebung Phasenverschiebungen infolge der Eigenschaften eines Verstärkers oder dergleichen und kann daher darin aufgenommen werden.
Auf der Empfangsseite wird eine Demodulationsschaltung verwendet, die für die Phasenverschiebung unempfindlich ist, so dass eine feste Phasenverschiebung kein Problem darstellt.
Aus diesem Grund können Signale, welche normalen Signalen Iout und Qout um 45 Grad (= π/4 Radiant) voreilen, problemlos als Iout und Qout angesehen werden. Daher können die Signale Iout und Qout durch
beschrieben werden.
Für
haben die Signale PNI und PNQ, die Signale XI und XQ und die Signale X'I und X'Q die in der Tabelle aus 3 dargestellten Beziehungen.
Insbesondere haben die komplexen Vektoren (XI, XQ) und (X'I, X'Q) eine in 6 dargestellte Beziehung.
Genauer gesagt ergibt sich beim Drehen des Vektors (XI, XQ) um +45 Grad und Multiplizieren von ihm mit 1/√2 der Vektor (X'I, X'Q). Jeder der Werte X'I und X'Q nimmt einen von drei Werten +1, –1 und 0 an.
Demgemäß ergibt sich Iout = I·X'1 – Q·X'Q Qout = I·X'Q + Q·X' (5)
Daher haben die Signale PNI und PNQ und die Signale Iout und Qout die in 3 dargestellten Beziehungen.
Die folgenden Tatsachen können aus dieser Tatsache abgeleitet werden:
Falls die Signale PNI und PNQ denselben Wert annehmen, werden die I- und Q-Signale durch die Signale Iout und Qout ersetzt und als diese ausgegeben.
Wenn die Signale PNI und PNQ verschiedene Werte haben, werden die I- und Q-Signale direkt als die Signale Iout und Qout ausgegeben.
Wenn das Signal PNI 1 ist, wird die Polarität des I-Signals invertiert, und wenn das Signal PNQ bei 0 liegt, wird die Polarität des Q-Signals invertiert.
Gemäß der vorliegenden Erfindung wird die Verwürfelungsschaltung im komplexen Multiplizierer 24a unter Verwendung dieses Verfahrens vereinfacht.
4 zeigt eine Ausführungsform der vorliegenden Erfindung.
Diese Ausführungsform implementiert die in den Merkmalen gemäß der vorliegenden Erfindung beschriebenen Verfahren:

(1) Falls die Signale PNI und PNQ denselben Wert annehmen, werden die I- und Q-Signale durch die Signale Iout und Qout ersetzt und als diese ausgegeben,
(2) wenn die Signale PNI und PNQ verschiedene Werte haben, werden die I- und Q-Signale direkt als die Signale Iout und Qout ausgegeben, und
(3) wenn das Signal PNI eine 1 ist, wird die Polarität des I-Signals invertiert, und wenn das Signal PNQ bei 0 liegt, wird die Polarität des Q-Signals invertiert.

Der Prozess (3) wird ausgeführt, bevor die Signale durch die Koeffizientenschaltungen 15 bis 21 in Mehrpegelsignale umgewandelt werden. Nur die Prozesse (1) und (2) werden ausgeführt, nachdem die Signale die Addierer 22 und 23 durchlaufen haben.
Der Prozess (3) wird durch die folgenden Schritte implementiert:

(a) Die Signale werden mit den Spreizcodes der I-Gruppe multipliziert, nachdem die Spreizcodes durch Exklusiv-ODER-Gatter (XOR-Gatter) 35, 36 und 37 invertiert wurden, wenn das Signal PNI 0 ist, oder direkt, wenn das Signal PNI 1 ist.
(b) Die Signale werden mit den Spreizcodes der Q-Gruppe multipliziert, nachdem die Spreizcodes durch Exklusiv-ODER-Gatter (XOR-Gatter) 38 bis 41 und einen Invertierer 43 invertiert wurden, wenn das Signal PNQ 0 ist, oder direkt, wenn das Signal PNQ 1 ist.

Die Prozesse (1) und (2) werden direkt durch Datenwähler 33 und 34, den Invertierer 43 und das Exklusiv-ODER-Gatter (XOR-Gatter) 42 implementiert.
Die Steuereingänge der Datenwähler 33 und 34 sind Endgeräte C. Die Datenwähler 33 und 34 werden durch die Eingabe logischer Werte in die Endgeräte C gesteuert. Wenn C = 1 ist, werden die I- und Q-Signale ersetzt. Wenn C = 0 ist, werden die I- und Q-Signale direkt als die Signale Iout und Qout ausgegeben.
5 zeigt eine andere Ausführungsform der vorliegenden Erfindung, wobei das Verfahren zum Implementieren des vorstehend beschriebenen Prozesses (3) etwas verschieden ist, wenngleich die Grundanordnung der vorstehend beschriebenen gleicht.
Bei der in 4 dargestellten Schaltung wird der Prozess (3) implementiert, indem er an Spreizcodes ausgeführt wird. Wie in 5 dargestellt ist, kann jedoch ein gleichwertiger Prozess durch Ausführen des Prozesses (3) an Eingangssignalen implementiert werden.
Auch in diesem Fall kann fast die gleiche Wirkung wie bei der in 4 dargestellten Schaltung erhalten werden.

Claims

Frequenzspreizmodulationsschaltung (301) zum Ausführen einer Frequenzspreizung unter Verwendung mehrerer Spreizcodes (C_ch,1, C_ch,2, C_ch,3, C_ch,N, C_ch,0), welche aufweist: a) eine erste Eingangssignalgruppe mit einem oder mehreren Eingangssignalen (DPDCH₁, DPDCH₃, DPDCH_N-1), b) eine zweite Eingangssignalgruppe mit einem oder mehreren Eingangssignalen (DPDCH₂, DPDCH₄, DPDCH_N), c) eine erste Multiplikationsschaltungsgruppe (8-10) mit mehreren Multiplikationsschaltungen zum Spreizen der zur ersten Eingangssignalgruppe gehörenden Eingangssignale unter Verwendung einer ersten Untermenge der mehreren Spreizcodes (C_ch,1,C_ch,3, C_ch,N-1) d) eine erste Koeffizientenschaltungsgruppe (15-17) mit mehreren Koeffizientenschaltungen zum Ausgeben vorbestimmter Werte entsprechend Ausgaben von der ersten Multiplikationsschaltungsgruppe, e) eine erste Additionsschaltung (22) zum Addieren von Ausgaben von der ersten Koeffizientenschaltungsgruppe, um ein Ausgangssignal (I) der ersten Eingangssignalgruppe zu erzeugen, f) eine zweite Multiplikationsschaltungsgruppe (11-14) mit mehreren Multiplikationsschaltungen zum Spreizen der zur zweiten Eingangssignalgruppe gehörenden Eingangssignale unter Verwendung einer zweiten Untermenge der mehreren Spreizcodes (C_ch,2, C_ch,4, C_ch,N, C_ch,0), g) eine zweite Koeffizientenschaltungsgruppe (18-21) mit mehreren Koeffizientenschaltungen zum Ausgeben vorbestimmter Werte entsprechend Ausgaben von der zweiten Multiplikationsschaltungsgruppe, h) eine zweite Additionsschaltung (23) zum Addieren von Ausgaben von der zweiten Koeffizientenschaltungsgruppe, um ein Ausgangssignal (Q) der zweiten Eingangssignalgruppe zu erzeugen, dadurch gekennzeichnet, dass sie weiter aufweist: i) eine Logikschaltung (44) zum getrennten Empfangen mehrerer Zufallssignale zum Erzeugen eines ersten, eines zweiten und eines dritten Steuersignals und j) eine Schaltstufe (33-41) zum Steuern der Polaritäten der ersten Untermenge von Spreizcodes entsprechend dem ersten Steuersignal, zum Steuern der Polaritäten der zweiten Untermenge von Spreizcodes entsprechend dem zweiten Steuersignal und zum Ausgeben des I-Signals (I_out) als Ausgabe von der ersten Additionsschaltung und des Q-Signals (Q_out) als Ausgabe von der zweiten Additionsschaltung direkt oder nach Austausch entsprechend dem dritten Steuersignal, k) wobei alle Spreizcodes und jedes Eingangssignal der ersten und der zweiten Eingangssignalgruppe binäre Signale sind und die Polaritäten durch Berechnen einer XOR-Verknüpfung (35-41) des ersten Steuersignals mit jedem Spreizcode der ersten Untermenge von Spreizcodes und durch Berechnen einer invertierten XOR-Verknüpfung (35-41) des zweiten Steuersignals mit jedem Spreizcode der zweiten Untermenge von Spreizcodes gesteuert werden.
Frequenzspreizmodulationsschaltung zum Ausführen einer Frequenzspreizung unter Verwendung mehrerer Spreizcodes (C_ch,1, C_ch,2,C_ch,3, C_ch,N, C_ch,0), welche aufweist: a) eine erste Eingangssignalgruppe mit einem oder mehreren Eingangssignalen (DPDCH₁, DPDCH₃, DPDCH_N-1), b) eine zweite Eingangssignalgruppe mit einem oder mehreren Eingangssignalen (DPDCH₂, DPDCH₄, DPDCH_N), c) eine erste Multiplikationsschaltungsgruppe (8-10) mit mehreren Multiplikationsschaltungen zum Spreizen der zur ersten Eingangssignalgruppe gehörenden Eingangssignale unter Verwendung einer ersten Untermenge der mehreren Spreizcodes (C_ch,1, C_ch,3, C_ch,N-1), d) eine erste Koeffizientenschaltungsgruppe (15-17) mit mehreren Koeffizientenschaltungen zum Ausgeben vorbestimmter Werte entsprechend Ausgaben von der ersten Multiplikationsschaltungsgruppe, e) eine erste Additionsschaltung (22) zum Addieren von Ausgaben von der ersten Koeffizientenschaltungsgruppe, um ein Ausgangssignal (I) der ersten Eingangssignalgruppe zu erzeugen, f) eine zweite Multiplikationsschaltungsgruppe (11-14) mit mehreren Multiplikationsschaltungen zum Spreizen der zur zweiten Eingangssignalgruppe gehörenden Eingangssignale unter Verwendung einer zweiten Untermenge der mehreren Spreizcodes (C_ch,2, C_ch,4, C_ch,N, C_ch,0), g) eine zweite Koeffizientenschaltungsgruppe (18-21) mit mehreren Koeffizientenschaltungen zum Ausgeben vorbestimmter Werte entsprechend Ausgaben von der zweiten Multiplikationsschaltungsgruppe, h) eine zweite Additionsschaltung (23) zum Addieren von Ausgaben von der zweiten Koeffizientenschaltungsgruppe, um ein Ausgangssignal (Q) der zweiten Eingangssignalgruppe zu erzeugen, dadurch gekennzeichnet, dass sie weiter aufweist: i) eine Logikschaltung (44) zum getrennten Empfangen mehrerer Zufallssignale zum Erzeugen eines ersten, eines zweiten und eines dritten Steuersignals und j) eine Schaltstufe (33-41) zum Steuern der Polaritäten der ersten Eingangssignalgruppe entsprechend dem ersten Steuersignal, zum Steuern der Polaritäten der zweiten Eingangssignalgruppe entsprechend dem zweiten Steuersignal und zum Ausgeben des I-Signals (I_out) als Ausgabe von der ersten Additionsschaltung und des Q-Signals (Q_out) als Ausgabe von der zweiten Additionsschaltung direkt oder nach Austausch entsprechend dem dritten Steuersignal, k) wobei alle Spreizcodes und jedes Eingangssignal der ersten und der zweiten Eingangssignalgruppe binäre Signale sind und die Polaritäten durch Berechnen einer XOR-Verknüpfung (35-41) des ersten Steuersignals mit der ersten Eingangssignalgruppe und durch Berechnen einer invertierten XOR-Verknüpfung (35-41) des zweiten Steuersignals mit der zweiten Eingangssignalgruppe gesteuert werden.
Schaltung nach Anspruch 1 oder 2, wobei jede Multiplikationsschaltung (8-14) der ersten und der zweiten Multiplikationsschaltungsgruppe ein Exklusiv-ODER-Gatter oder ein Exklusiv-NICHT-ODER-Gatter aufweist.
Schaltung nach einem der Ansprüche 1-3, welche weiter mehrere Spreizcode-Erzeugungsschaltungen (1-7) zum Spreizen der Eingangssignale aufweist.
Schaltung nach einem der Ansprüche 1-4, wobei jede der Koeffizientenschaltungen (15-21) einen vorbestimmten Wert ausgibt, wenn das Eingangssignal 1 ist, und den invertierten vorbestimmten Wert ausgibt, wenn das Eingangssignal 0 ist, oder umgekehrt.
Schaltung nach Anspruch 5, wobei der vorbestimmte Wert, der erhalten wird, wenn das Eingangssignal 1 ist, eine Binärzahl ist, welche mehrere Bits aufweist, und der invertierte vorbestimmte Wert eine Binärzahl ist, die mehrere Bits aufweist, welche durch Berechnen eines Zweierkomplements des vorbestimmten Werts erhalten werden.