DE60036315T2

DE60036315T2 - Vorrichtung und Verfahren zur Erzeugung von Verwürfelungskodes in einem UMTS Mobil-Nachrichtenübertragungssystem

Info

Publication number: DE60036315T2
Application number: DE2000636315
Authority: DE
Inventors: Jae-Yoel Kim; Hee-Won Samsung Elec Kang
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1999-07-07
Filing date: 2000-07-07
Publication date: 2008-01-03
Anticipated expiration: 2020-07-08
Also published as: CA2605221A1; EP1429484A1; KR100374354B1; EP1429485B1; KR20010015235A; ATE372618T1; CN1496039A; ATE381819T1; US20050084112A1; IL141787A0; ATE293322T1; CN1168243C; IL173518A; ES2295483T3; CA2342808C; CN1321378A; ES2240114T3; JP2004173321A; PL406392A1; JP2003504946A

Description

Die vorliegende Erfindung betrifft allgemein eine Vorrichtung zur Erzeugung von Scramblingcodes in einem Mobilkommunikationssystem und insbesondere eine Vorrichtung zur Erzeugung eines Mehrfachverwürfelungscodes unter Verwendung von Maskierungscodes.
Ein Mobilkommunikationssystem mit Vielfachzugriff durch Codetrennung (im folgenden als „CDMA-System" bezeichnet) verwendet Verwürfelungscodes für den Zweck, Basisstationen zu trennen. Das europäische W-CDMA-System, UMTS (Universal Mobile Telecommunication System) erzeugt Mehrfachverwürfelungscodes, die in eine Mehrfachverwürfelungscodegruppe einer vorbestimmten Länge unterteilt sind. Als ein Verfahren zur Erhöhung der Kapazität zusätzlich zur Trennung der Basisstationen, die das Ziel der Verwendung der Verwürfelungscodes im CDMA-System ist, werden orthogonale Codes für Mehrfachverwürfelungscodegruppen verwendet, um Kanäle zu trennen. Das heißt, wenn alle orthogonalen Codes zur Kanaltrennung für eine Verwürfelungscodegruppe aufgebracht sind, kann das Mobilkommunikationssystem eine zweite Verwürfelungscodegruppe nutzen, um die Anzahl der verfügbaren Kommunikationsverbindungen zu erhöhen. Das UMTS-Mobilkommunikationssystem verwendet eine Gold-Sequenz mit einer Länge von 2¹⁸ – 1 als Verwürfelungscodes, um Mehrfachverwürfelungscodes (einen primären Verwürfelungscode und mehrere sekundäre Verwürfelungscode in einer Basisstation) durch Mehrfachverwürfelungscodegruppen bilden zu lassen. Die Gold-Sequenz mit einer Länge von 2¹⁸ – 1 umfasst eine Gruppe von 2¹⁸ – 1 unterschiedlichen Gold-Codes. Die Gold-Sequenzen derselben Gruppe weisen eine gute Korrelationseigenschaft zueinander auf. Hier wird die Gold- Sequenz mit einer Länge von 2¹⁸ – 1 in 38400 Chips unterteilt und wiederholt zur Verwürfelung verwendet.
Jede Basisstation in den UMTS-Mobilkommunikationssystemen weist einen eindeutigen Verwürfelungscode auf, der als „primärer Verwürfelungscode" bezeichnet wird, der verwendet wird, um es Endgeräten zu gestatten, jede Basisstation von anderen Basisstationen im System zu unterscheiden. Auch wird der jeweilige eindeutige Verwürfelungscode, der zur Spreizung (Verwürfelung) von Abwärtsverbindungskanalsignalen jeder Basissta tionen verwendet wird, als „primärer Verwürfelungscode" bezeichnet, und einer der Verwürfelungscodegruppe, der zur Spreizung von Abwärtsverbindungsdatenkanälen in dem Fall verwendet wird, dass keine orthogonale Codes verfügbar sind, die den primären Verwürfelungscode verwenden, wird als „sekundärer Verwürfelungscode" bezeichnet. Die Basisstation verwendet ihre eindeutigen primären Verwürfelungscodes zur Spreizung (Verwürfelung) gemeinsamer Steuerkanalsignale, die an alle Mobilstationen gesendet werden, mit einem entsprechenden orthogonalen Code, zur Spreizung (Verwürfelung) von Datenkanalsignalen, die an gegenwärtig kommunizierende Mobilstationen gesendet werden, mit entsprechenden orthogonalen Codes, die jedem der Datenkanalsignale zu Abwärtsverbindungskanaltrennung zugewiesen werden. Die Basisstation weist ihre eindeutigen primären Verwürfelungscodes auf, damit eine Mobilstation die Basisstation von benachbarten trennen kann. Das heißt, die Anzahl der verwendeten primären Verwürfelungscodes muss groß genug sein, z.B. 512, damit die Mobilstation nicht gleichzeitig Signale von Basisstationen detektiert, die dieselben primären Verwürfelungscodes gemeinsam nutzen. Folglich verwenden die einzelnen benachbarten Basisstationen unterschiedliche primäre Verwürfelungscodes aus den 512 primären Verwürfelungscodes. Wenn kein orthogonaler Code mit einem primären Verwürfelungscode vorhanden ist, der zur Kanaltrennung zugewiesen werden soll, verwendet die einzelne Basisstation einen sekundären Verwürfelungscode, der aus ihren mehreren sekundären Verwürfelungscodegruppen ausgewählt wird, die den verwendeten primären Verwürfelungscodes entsprechen.
Eine beispielhafte Einheit, die die Mehrfachverwürfelungscodes verwendet, ist eine Abwärtsverbindung im UMTS-System. Es sollte beachtet werden, dass zu Veranschaulichungszwecken der Ausdruck „Verwürfelungscode" mit dem Ausdruck "Gold-Code" oder "Gold-Sequenz" austauschbar ist, der denselben Code wie den Verwürfelungscode anzeigt.
1 ist ein schematisches Diagramm, das den Aufbau eines Abwärtsverbindungssenders im UMTS-Mobilkommunikationssystem zeigt.
Auf 1 bezugnehmend, unterteilen beim Empfang eines dedizierten physikalischen Steuerkanals DPCCH und dedizierter physikalischer Datenkanäle DPDCH1, ..., und DPDCH_N, die vorher kanalcodiert und verschachtelt werden, Demultiplexer 100-104 (die in ihrer Anzahl der Zahl der physikalischen Datenkanäle N plus einen für den DPCCH entsprechen) den dedizierten physikalischen Steuerkanal DPCCH und die dedizierten physikalischen Datenkanäle DPDCH1, ..., und DPDCH_N in I-(phasengleiche) und Q-(Quadratur-)Kanäle. Die I- und Q-Kanäle, die getrennt vom Demultiplexer 101 ausgegeben werden, werden in Multiplizierer 110 bzw. 111 eingespeist. Die Multiplizierer 110 und 111 multiplizieren die I- bzw. Q-Kanäle mit einem orthogonalen Code 1 zur Kanaltrennung, und senden die Ausgabe zu einem Verwürfler 120. Entsprechend werden die I- und Q-Kanäle, die getrennt aus dem Demultiplexern 102 bis 104 ausgegeben werden, derselben Operation unterzogen, wie oben beschrieben, und jeweils in N Verwürfler 124 bis 128 eingegeben. Dann erzeugt ein Verwürfelungscodegruppengenerator 100 sekundäre Verwürfelungscodes, die den Verwürflern 120, 124 bis 128 entsprechen und gibt sie an die entsprechenden Verwürfler aus. Hier multiplizieren die Verwürfler 120, 124 bis 128 die Ausgangssignale der entsprechenden Multiplizierer mit dem Ausgangssignalen des Verwürfelungscodegruppengenerators 100 in einer komplexen Weise, um die Realteile der verwürfelten Signale an einen Summierer 130 und die Imaginärteile der verwürfelten Signale an einen Summierer 135 auszugeben. Der Summierer 130 summiert die Realteile der verwürfelten Signale aus den Verwürflern 120, 124 bis 128, während der Summierer 135 die Imaginärteile summiert.
2 ist ein schematisches Blockdiagramm des in 1 gezeigten Verwürfelungscodegruppengenerators 100, der gleichzeitig Mehrfachverwürfelungscodegruppen erzeugt. Obwohl es stimmt, dass nur primäre Verwürfelungscodes für gemeinsame Steuerkanäle und Datenkanäle verwendet werden sollen, können sekundäre Verwürfelungscodes anstelle der primären Verwürfelungscodes verwendet werden, um die Anzahl verfügbarer Kommunikationsverbindungen zu erhöhen. Wenn zum Beispiel eine Basisstation A einen primären Verwürfelungscode B mit verfügbaren orthogonalen Codes C-H verwendet, und alle orthogonalen Codes C-H verschiedenen Kanälen zugewiesen worden sind, gibt es keine verfügbaren orthogonalen Codes mehr, die neuen Kanälen zugewiesen werden können, wenn ein neues Endgerät mit der Basisstation A kommunizieren will. In diesem Fall kann, anstatt den primären Verwürfelungscode A zu verwenden, der sekundäre Verwürfelungscode Z anstelle des primären Verwürfelungscodes A für die neuen Kanäle verwendet werden, und es können den neuen Kanälen orthogonale Codes C-H zugewiesen werden, da die neuen Kanäle den sekundären Verwürfelungscode Z anstelle des primären Verwürfelungscodes A verwenden. Folglich können die neuen Kanäle von den ursprünglichen Kanälen unterschieden werden, die die orthogonalen Codes C-H verwen deten, da die neuen Kanäle den sekundären Verwürfelungscode Z anstelle des primären Codes A verwenden. Folglich muss die Basisstation zur Erzeugung von Mehrfachverwürfelungscodegruppen in der Lage sein.
Auf 2 bezugnehmend, umfasst der normale Verwürfelungscodegruppengenerator 100 mehrere Gold-Sequenzgeneratoren 201 und mehrere Verzögerungen 203, die den Gold-Sequenzgeneratoren 201 entsprechen. Beim Empfang einer Steuerinformation über die Verwürfelungscodes für mehrere Kanäle von einer oberen Schicht erzeugen die Gold-Sequenzgeneratoren 201 Verwürfelungscodes, d.h. Gold-Sequenzcodes, die auf der Steuerinformation beruhen, und geben die erzeugten Verwürfelungscodes so aus, dass sie eine I-Kanalkomponente aufweisen. Die Verzögerungen 203 verzögern die Verwürfelungscodes mit der I-Kanalkomponente für eine vorbestimmt Anzahl von Chips und erzeugen verzögerte Verwürfelungscodes, die eine Q-Kanalkomponente aufweisen. 3 ist ein schematisches Diagramm, das den Aufbau eines Abwärtsverbindungsempfängers im UMTS-Mobilkommunikationssystem zeigt. Für gemeinsame Abwärtsverbindungssteuerkanäle muss der Empfänger die gemeinsamen Abwärtsverbindungssteuersignale entwürfeln, die mit den primären Verwürfelungscodes verwürfelt worden sind. Gleichzeitig muss der Empfänger für Abwärtsverbindungsdatenkanäle auch das Signal entwürfeln, das mit dem sekundären Verwürfelungscode verwürfelt ist, wenn der Abwärtsverbindungsdatenkanal den sekundären Verwürfelungscode verwendet. Folglich muss der Empfänger eine Kapazität zur Erzeugung von Mehrfachverwürfelungscodes aufweisen.
Auf 3 bezugnehmend, werden beim Empfang von Signalen vom Sender, wie in den 1 und 2 gezeigt, die I- und Q-Kanalkomponenten der empfangenen Signale in Entwürfler 310 bzw. 315 eingespeist. Ein Verwürfelungscodegruppengenerator 300 erzeugt gleichzeitig Verwürfelungscodes, die den jeweiligen Kanälen entsprechen, und gibt sie an die Entwürfler 310 und 315 aus. Dann multiplizieren die Entwürfler 310 und 315 die empfangenen Signale I + jQ mit den Konjugiert-Komplexen der Verwürfelungscodes, die vom Verwürfelungscodegruppengenerator 300 empfangen werden, um die empfangenen Signale zu entwürfeln, und geben dann die I- und Q-Kanalkomponenten der entwürfelten Signale an entsprechende Multiplizierer 320, 322, 324 und 326 aus. Hier werden orthogonale Codes, die den jeweiligen Kanälen zugewiesen sind, an den Multiplizierem 320, 322, 324 und 326 entspreizt und an die entsprechenden Demultiplexer 330 und 350 ausgegeben. Die Demultiplexer 330 und 350 demultiplexen die entspreizten I- bzw. Q-Kanalkomponenten.
4 ist ein schematisches Blockdiagramm des in 3 gezeigten Verwürfelungscodegruppengenerators 300, der gleichzeitig Mehrfachverwürfelungscodegruppen erzeugt. Obwohl der Verwürfelungscodegruppengenerator 300 tatsächlich dazu dient, primäre Verwürfelungscodes für gemeinsame Steuerkanäle zu verwenden, kann er auch im Falle des Fehlens von verfügbaren orthogonalen Codes sekundäre Verwürfelungscodes für Kanäle verwenden, die abhängig von den Benutzern verwendet werden, wie Datenkanäle. Folglich muss die Mobilstation zur Erzeugung von Mehrfachverwürfelungscodegruppen in der Lage sein.
Auf 4 bezugnehmend, umfasst der Verwürfelungscodegruppengenerator 300 des Empfängers mehrere Gold-Sequenzgeneratoren 401 und mehrere Verzögerungen 403, die den Gold-Sequenzgeneratoren 401 entsprechen. Beim Empfang einer Steuerinformation über die Verwürfelungscodes für mehrere Kanäle von einer oberen Schicht, erzeugen die Gold-Sequenzgeneratoren 401 Gold-Sequenzcodes, die der Steuerinformation entsprechen, und geben die erzeugten Gold-Sequenzcodes so aus, dass sie eine I-Kanalkomponente aufweisen. Die Verzögerungen 403 verzögeren die Gold-Sequenzcodes mit der I-Kanalkomponente für eine vorbestimmt Anzahl von Chips, um die Gold-Sequenzcodes einer Q-Kanalkomponente zu erzeugen.
5 ist ein schematisches Diagramm, das den Aufbau der in den 2 und 4 gezeigten Gold-Sequenzgeneratoren veranschaulicht.
Auf 5 bezugnehmend, wird eine Gold-Sequenz normalerweise durch binäres Addieren zweier unterschiedlicher m-Sequenzen erzeugt. Ein Schieberegister, das die obere m-Sequenz erzeugt, ist mit einem Generatorpolynom implementiert, das als f(x) = x¹⁸ + x⁷ + 1 definiert ist, und ein Schieberegister, das die untere m-Sequenz erzeugt, ist mit einem Generatorpolynom implementiert, das als f(x) = x¹⁸ + x¹⁰ + x⁷ + x⁵ + 1 definiert ist. In der vorliegenden Spezifikation des UMTS-Standards gibt es keine Beschreibung für eine Verwürfelungscodenumerierung und ihre Erzeugung. Daher benötigen der Empfänger und der Sender im Lichte der Spezifikation des UMTS-Standards viele oben beschriebene Verwürfelungscodegeneratoren, um Mehrfachverwürfelungscodes zu erzeugen, und verwenden folglich unterschiedliche Generatoren für die einzelnen Verwürfe lungscodes, was zu einer Zunahme der Hardwarekomplexität führt. Wenn Gold-Sequenzen als die Verwürfelungscodes verwendet werden, kann die Hardwarekomplexität ferner von der Art abhängen, in der die Verwürfelungscodes in primäre und sekundäre Verwürfelungscodes unterteilt sind, und davon abhängig sein, wie die Verwürfelungscodes nummeriert sind.
WO-A-9926369 beschreibt eine Vorrichtung zum gleichzeitigen Erzeugen einer Vielzahl von Goldcodesequenzen und einen CDMA-Funkempfänger, der die Vorrichtung umfasst. Dafür wird ein EOR von Ausgaben von einer Vielzahl von Schiebestufen eines M-Sequenz-Generators gebildet, wodurch eine M-Sequenz erhalten wird, die eine erwünschte Verzögerung hat, die beispielsweise eine Verzögerung von drei Bit in Bezug auf den Ausgabecode des Generators ist. Gleichermaßen werden Ausgaben von einer Vielzahl von Schiebestufen kombiniert und ein EOR davon wird durchgeführt, um eine weitere verzögerte M-Sequenz bereitzustellen. Ein EOR von jeder Ausgabe von dem gleichzeitig verzögerten Codegenerator und einer Ausgabe von dem weiteren M-Sequenz-Generator wird gebildet und infolgedessen wird gleichzeitig eine Vielzahl von Goldcodereihen erhalten.
Die Erfindung umfasst eine Vorrichtung und Verfahren gemäß den unabhängigen Ansprüchen. Der in der Beschreibung unten offenbarte Gegenstand, der über den Schutzanspruch der Ansprüche hinausgeht, ist selbst dann als Beispiel und nicht als Ausführungsform zu betrachten, wenn die Wörter Ausführungsform oder Erfindung verwendet werden.
Die obigen und anderen Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden, detaillierten Beschreibung deutlicher werden, wenn sie in Verbindung mit den beigefügten Zeichnungen vorgenommen wird. Es zeigen:
1 ein schematisches Diagramm, das den Aufbau eines bekannten Abwärtsverbindungssenders in einem allgemeinen UMTS-Mobilkommunikationssystem zeigt;
2 ein schematisches Blockdiagramm eines bekannten Verwürfelungscodegruppengenerators, der in 1 gezeigt wird;
3 ein schematisches Blockdiagramm, das den Aufbau eines bekannten Abwärtsverbindungsempfängers im allgemeinen UMTS-Mobilkommunikationssystem zeigt;
4 ein schematisches Blockdiagramm eines bekannten Verwürfelungscodegruppengenerators, der in 3 gezeigt wird;
5 ein detailliertes Diagramm, das den Aufbau eines bekannten Verwürfelungs-Gold-Gruppengenerators im allgemeinen UMTS-Mobilkommunikationssystem zeigt;
6 ein Diagramm, das den Aufbau eines Verwürfelungscode gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;
7 ein detailliertes Diagramm, das den Aufbau eines Verwürfelungscodegruppengenerators eines Abwärtsverbindungssenders in einem UMTS-Mobilkommunikationssystem gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;
8 ein detailliertes Diagramm, das den Aufbau eines Verwürfelungscodegruppengenerators eines Abwärtsverbindungsempfängers in einem UMTS-Mobilkommunikationssystem gemäß der ersten Ausführungsform der vorliegenden Erfindung zeigt;
9 ein Diagramm, das den Aufbau eines Verwürfelungscodes gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt;
10 ein detailliertes Diagramm, das den Aufbau eines Verwürfelungscodegruppengenerators eines Abwärtsverbindungssenders in einem UMTS-Mobilkommunikationssystem gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt; und
11 ein detailliertes Diagramm, das den Aufbau eines Verwürfelungscodegruppengenerators eines Abwärtsverbindungsempfängers in einem UMTS-Mobilkommunikationssystem gemäß der zweiten Ausführungsform der vorliegenden Erfindung zeigt.
Es wird unten eine bevorzugte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. In der folgenden Beschreibung werden wohlbekannte Funktionen oder Konstruktionen nicht im Detail beschrieben, da sie die Erfindung mit überflüssigen Details unverständlich machen würden.
Ein Gold-Code, der hierin als ein Verwürfelungscode verwendet wird, wird durch binäres Addieren von zwei unterschiedlichen m-Sequenzen erzeugt. Angenommen, dass zwei m-Sequenzen, die jeweils eine Länge L aufweisen als m₁(t) bzw. m₂(t) definiert sind, kann ein Satz von Gold-Codes L unterschiedliche Gold-Sequenzen mit einer guten Korrelationseigenschaft zueinander umfassen. Der Satz von Gold-Codes kann durch Gleichung 1 ausgedrückt werden G = 〈m1(t + τ) + m2(t)|0 ≤ τ ≤ L – 1〉 [Gleichung 1], wobei t eine Zeitvariablenzahl ist und τ ein Verschiebewert ist. Wie aus Gleichung 1 zu verstehen ist, ist der Satz von Gold-Codes ein Satz aller Sequenzen, der die Summe der m-Sequenz m₁(t), die τ-mal ringverschoben ist, und die m- Sequenz m₂(t) umfasst. Folglich wird für den Zweck der vorliegenden Erfindung die Summe der m-Sequenz m₁(t), die τ-mal ringverschoben ist, und der m-Sequenz m₂(t) als ein Gold-Code g_τ bezeichnet. Das heißt, g_τ(t) = m₁(t + τ) + m₂(t). Wenn die Periode des Gold-Codes 2¹⁸ – 1 ist, dann weisen die einzelnen m-Sequenzen, die den Gold-Code bilden, auch eine Periode 2¹⁸ – 1 auf. Folglich kann die m-Sequenz m₁(t) maximal 2¹⁸ – 1-mal ringverschoben werden und die Anzahl von Elementen im Satz der Gold-Codes ist gleich 2¹⁸ – 1, was der Maximalwert der Ringverschiebung ist.
Der Satz von Gold-Codes, der in den Ausführungsformen der vorliegenden Erfindung verwendet wird, weist 2¹⁸ – 1 Gold-Codes als Elemente auf, die jeweils eine m-Sequenz m₁(t), die ein Generatorpolynom aufweist, das als f(x) = x¹⁸ + x⁷ + 1 definiert ist, und eine m-Sequenz m₂(t) mit einem Generatorpolynom umfassen, das als f(x) = x¹⁸ + x¹⁰ + x⁷ + x⁵ + 1 definiert ist.
Eine zweite m-Sequenz m₁(t), die τ-mal ringverschoben ist, kann erhalten werden, indem Maskenfunktionen auf die Speicherwerte eines Schieberegisters angewendet werden, das die ursprüngliche m-Sequenz erzeugt.
Die Ausführungsformen der vorliegenden Erfindung stellen einen Generator zur gleichzeitigen Erzeugung mehrerer Gold-Sequenzen unter Verwendung der Maskenfunktionen und ein Verfahren zur effizienten Unterteilung des Satzes von Gold-Sequenzen in einen primären Verwürfelungscodesatz und einen sekundären Verwürfelungscodesatz bereit, um die Zahl der im Speicher gespeicherten Maskenfunktionen zu reduzieren.
Erste Ausführungsform
6 ist ein Diagramm, das den Aufbau primärer und sekundärer Verwürfelungscodes gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt.
Wenn eine Gold-Sequenz aus Gold-Sequenzen mit der Länge von 2¹⁸ – 1 ausgewählt wird, werden zuerst die ersten 38400 Chips als ein primärer Verwürfelungscode, die zweiten 38400 Chips als ein erster sekundärer Verwürfelungscode, der dem primären Verwürfelungscode entspricht, die dritten 38400 Chips als ein zweiter sekundärer Verwürfelungscode, der dem primären Verwürfelungscode entspricht, die vierten 38400 Chips als ein dritter sekundärer Verwürfelungscode, der dem primären Verwürfelungscode entspricht, die fünften 38400 Chips als ein vierter sekundärer Verwürfelungscode, der dem primären Verwürfelungscode entspricht, und die sechsten 38400 Chips als ein fünfter sekundärer Verwürfelungscode verwendet, der dem primären Verwürfelungscode entspricht. Wenn 512 primäre Verwürfelungscodes verwendet werden, gibt es hier fünf Gruppen sekundärer Verwürfelungscodes, die den 512 primären Verwürfelungscodes entsprechen. Insbesondere ist 2¹⁸ – 1 (die Länge der Verwürfelungscodes) geteilt durch 38400 gleich sechs (Verwürfelungscodegruppen). Aus den sechs Verwürfelungscodegruppen wird die erste Verwürfelungscodegruppe als primäre Verwürfelungscodes verwendet, und die restlichen fünf Verwürfelungscodegruppen werden als sekundäre Verwürfelungscodes verwendet. Wenn in dieser Struktur eine Zelle (Basisstation) ihren eigenen primären Verwürfelungscode und sekundäre Verwürfelungscodes verwendet, die aus ihrer eigenen sekundären Verwürfelungscodegruppe ausgewählt sind, dann werden die ausgewählten sekundären Verwürfelungscodes, die zur sekundären Verwürfelungscodegruppe gehören, die dem primären Verwürfelungscode entspricht, für Abwärtsverbindungskanal-Verwürfelungscodes verwendet werden, wenn keine orthogonale Codes mit dem primären Verwürfelungscode verfügbar sind. Wie in 6 gezeigt, sind die sekundären Verwürfelungscodes, die dem primären Verwürfelungscode entsprechen, sobald ein primärer Verwürfelungscode ausgewählt ist, ebenfalls Teil eines Gold-Codes, der auch den primären Verwürfelungscode enthält. Hier werden die sekundären Verwürfelungscodes durch die Anwendung von Maskenfunktionen auf die primären Verwürfelungscodes erzeugt. Dieses Verfahren ist an einen Verwürfelungscodegruppengenerator eines Senders angepasst, wie in 7 dargestellt, der gleichzeitig einen primären Verwürfelungscode und mehrere sekundäre Verwürfelungscodes erzeugt.
Auf 7 bezugnehmend, umfasst der Verwürfelungscodegruppengenerator 701 einen ersten m-Sequenzgenerator 750 der umfasst: einen oberen Schieberegisterspeicher 700 (der im folgenden als ein „erster Schieberegisterspeicher" bezeichnet wird) (mit Registern 0 bis 17) und einen Addierer 730, einen zweiten m-Sequenzgenerator 760 der umfasst: einen unteren Schieberegisterspeicher 705 (der im folgenden als ein „zweiter Schieberegisterspeicher" bezeichnet wird) (mit Registern 0 bis 17) und einen Addierer 735, mehrere Maskierungsabschnitte 710 bis 712, 714 bis 716, mehrere Addierer 742 bis 744 und 740, und mehrere Verzögerungen 722 bis 724 und 720. Der erste Schieberegisterspeicher 700 speichert einen vorbestimmten Registeranfangswert „a₀", und der zweite Schieberegisterspeicher 705 speichert einen vorbestimmten Registeranfangswert „b₀". Die Werte, die in jedem der Register im Speicher 700 und im Speicher 705 gespeichert sind, können sich während jeder Periode eines (nicht gezeigten) Eingangstakts ändern. Die Registerspeicher 700 und 705 speichern 18 Bit-(oder Symbol-) Binärwerte „a_i" bzw. „b_i" (i = 0 bis c – 1 wobei c = die Gesamtzahl der Register in den Registerspeichern 700 und 705).
Der erste m-Sequenzgenerator 750 erzeugt eine erste m-Sequenz unter Verwendung des Registerspeichers 700 und des Addierers 730, der ein Binäraddierer ist, der die Binärwerte aus den Registern 0 und 7 des Registerspeichers 700 addiert und die Summe in das Register 17 ausgibt. Das Register 0 des Registerspeichers 700 gibt während jeder Periode des Eingangstaktes sequentiell Binärwerte aus, die die erste m-Sequenz bilden. Die Maskierungsabschnitte 710 bis 712 speichern Maskencodewerte (k¹ _i bis k^N _i) zur Erzeugung von Ringverschiebungen der ersten m-Sequenz um eine vorbestimmte Anzahl von Chips. Die Ringverschiebungen werden erzielt, indem die Maskencodewerte mit dem Registerwert „a_i" des ersten Schieberegisterspeichers 700 multipliziert werden, wie durch die folgende Gleichung ausgedrückt wird:
Σk^L _i × a_i)(L = 1 bis N) Die sich ergebenden Werte werden jeweils an die Addierer 742 bis 744 geliefert.
Der zweite m-Sequenzgenerator 760 erzeugt eine zweite m-Sequenz unter Verwendung des Registerspeichers 705 und des Addierers 735, der ein Binäraddierer ist, der die Binärwerte aus den Registern 0, 5, 7 und 10 der Registerspeicher 705 addiert und die Summe in das Register 17 ausgibt. Das Register 0 des Registerspeichers 705 gibt während jeder Periode des Eingangstakts sequentiell Binärwerte aus, die die zweite m-Sequenz bilden. Die Maskierungsabschnitte 714 bis 716 speichern alle Maskencodewerte (s¹ _i bis s^N ₁) zur Erzeugung von Ringverschiebungen der zweiten m-Sequenz um eine vorbestimmte Anzahl von Chips. Die Ringverschiebungen werden erzielt, indem die Maskencodewerte mit dem Registerwert „b_i" des zweiten Schieberegisterspeichers 705 multipliziert werden. Die sich ergebenden Werte werden jeweils an die Addierer 742 bis 744 geliefert. Jeder der m-Sequenzgeneratoren 750 und 760 erzeugt eine m-Sequenz gemäß dem entsprechenden Generatorpolynom.
Der Addierer 740 addiert die 0-ten Registerwerte (d.h. die letzten Bits) der ersten und zweiten Schieberegisterspeicher 700 und 705, um einen Verwürfelungscode zu erzeugen, der der primäre Verwürfelungscode wird. Die Addierer 742 bis 744 addieren ein Bit, das von jedem der Maskierungsabschnitte 710 bis 712 erzeugt wird, die mit dem ersten Schieberegisterspeicher 700 verbunden sind, zu einem Bit, das von den Maskierungsabschnitten 714 bis 716 erzeugt wird, die jeweils den Maskierungsabschnitten 710 bis 712 entsprechen. Mit anderen Worten wird die Ausgabe aus dem ersten Maskierungsabschnitt 710 aus der ersten Gruppe mit der Ausgabe aus dem ersten Maskierungsabschnitt 714 aus der zweiten Gruppe addiert und so weiter, bis die Ausgabe aus dem N-ten Maskierungsabschnitt 712 aus der ersten Gruppe mit der Ausgabe aus dem N-ten Maskierungsabschnitt 716 aus der zweiten Gruppe addiert ist. Folglich weist jeder der Maskierungsabschnitte 710-712 in der ersten Gruppe einen entsprechenden Maskierungsabschnitt in den Maskierungsabschnitten 714-716 der zweiten Gruppe auf. Die Ausgaben aus den entsprechenden Maskierungsabschnitten werden in den Addierern 742-744 jeweils miteinander addiert. Das heißt, die einzelnen Maskierungsabschnitte weisen einen Konjugierten auf einen eineindeutigen Grundlage bezüglich der ersten und zweiten Schieberegisterspeicher 700 und 705 auf. Zum Beispiel entspricht der erste Maskierungsabschnitt 710 des ersten Schieberegisterspeichers 700 dem ersten Maskierungsabschnitt 714 des zweiten Schieberegisterspeichers 705, wobei der N-te Maskierungsabschnitt 712 dem N-ten Maskierungsabschnitt 716 und so weiter entspricht. Zwischen den beiden konjugierten Maskierungsabschnitten (d.h. ersten Maskierungsabschnitten 710 und 714, oder N-ten Maskierungsabschnitten 712 und 716) ist der Addierer 742 bis 744 geschaltet, der die beiden Bits addiert, die von den Maskierungsabschnitten als Reaktion auf den Eingangstakt ausgegeben werden. Hier weisen die Ausgangssignale der Summierer 742 bis 744 eine I-Kanalkomponente auf.
Die Verzögerungen 722 bis 724 und 720 verzögern die I-Kanalsignale für eine vorbestimmte Anzahl von Chips, um die jeweiligen Q-Kanalsignale zu erzeugen.
Nun wird eine Beschreibung einer Operation der vorliegenden Erfindung gegeben, die wie oben aufgebaut ist.
Sobald ein Anfangswert für den primären Verwürfelungscode an die ersten und zweiten Schieberegisterspeicher 700 und 705 angelegt wird, die jeweils 18 Register zum Ringschieben der Registerwerts „a_i" oder „b_i" aufweisen, werden die 0-ten Registerwerte der ersten und zweiten Schieberegisterspeicher 700 und 705 in den Addierer 740 eingegeben, und die 18 Registerwerte „a_i" des ersten Schieberegisterspeichers 700 werden in die ersten bis N-ten Maskierungsabschnitte 710 bis 712 eingegeben, um ringverschobene Sequenzen der ersten Schieberegister zu erzeugen. Inzwischen werden die 18 Registerwerte „b_i" des zweiten Schieberegisterspeichers 705 in die ersten bis N-ten Maskierungsabschnitte 714 bis 716 eingegeben, um ringverschobene Sequenzen der ersten Schieberegister zu erzeugen. Dann maskiert der erste Maskierungsabschnitt 710 die Eingabewerte aus dem ersten (oberen) Schieberegisterspeicher 700 (alle 18 Bits aus 18 Registern im Schieberegisterspeicher 700) mit einer Maskenfunktion k¹ _i (d.h Σ(k¹ _i × a_i)) und gibt die maskierten Werte an den Summierer 744 zur Erzeugung des ersten sekundären Verwürfelungscodes aus. Die Maskierung wird gleichzeitig in allen Maskierungsabschnitten 710-712 durchgeführt. Der N-te Maskierungsabschnitt 712 maskiert die Eingabewerte aus den ersten (oberen) Schieberegistern mit einer Maskenfunktion k^N _i (d.h. Σ(k^N _i × a_i)) und gibt die maskierten Werte an den Summierer 742 zur Erzeugung des N-ten sekundären Verwürfelungscodes aus. Der N-te Maskierungsabschnitt 716 maskiert die Eingabewerte aus den zweiten (unteren) Schieberegistern mit einer Maskenfunktion s^N _i (d.h. Σ(s^N _i × a_i)) und gibt die maskierten Werte an den Summierer 744 zur Erzeugung des N-ten sekundären Verwürfelungscodes aus. Der erste Maskierungsabschnitt 714 maskiert die Eingabewerte aus dem Registerspeicher 705 mit einer Maskenfunktion s¹ _i (d.h. Σ(s¹ _i × a_i)) und gibt die sich ergebenden Werte an den Addierer 742 zur Erzeugung des ersten sekundären Verwürfelungscodes aus. Jeder der Maskierungsabschnitte 710-712 maskiert die Eingabewerte aus dem ersten Schieberegisterspeicher 700 und gibt den maskierten Wert an die jeweiligen Addierer 742-744 aus. Dann addiert der Addierer 740 die Ausgabebits aus den 0-ten Registern der ersten und zweiten Schieberegisterspeicher 700 und 705. Diese erzeugten Ausgangssignale werden unmittelbar an der Verzögerung 720 verzögert. Der Addierer 744 addiert die Ausgabebits aus den N-ten Maskierungsabschnitten 712 und 716, um I-Kanalsignale zu erzeugen, die unmittelbar in die Verzögerung 724 eingegeben werden. Die Verzögerung 722 verzögert die I-Kanalsignale, die aus dem Addierer 744 ausgegeben werden, für eine vorbestimmte Anzahl von Chips, um Q-Kanalverwürfelungssignale zu erzeugen. Der Addierer 742 addiert die Ausgangsbits aus den ersten Maskierungsabschnitten 710 und 714, um I-Kanalsignale zu erzeugen. Die I-Kanalsignale werden unmittelbar für eine vorbestimmte Anzahl von Chips bei der Verzögerung 722 verzögert. Dann werden die 0-ten und siebten Registerwerte des ersten Schieberegisterspeichers 700 am Summierer 730 addiert, und der addierte Wert wird in das siebzehnte Register eingegeben, da die linksseitigen Werte um eins zur rechten Seite verschoben werden und das äußerst links gelegene Register neu mit dem Ausgangswert des Summierers 730 gefüllt wird. Die 0-ten, fünften, siebten und zehnten Registerwerte des zweiten Schieberegisterspeicher 705 werden am Addierer 735 addiert, und der addierte Wert wird in das siebzehnte Register eingegeben, da die linksseitigen Werte um eins zur rechten Seite verschoben werden und das äußerst links gelegene Register (d.h. das siebzehnte Register) mit dem Ausgangswert des Summierers 735 gefüllt wird. Diese Prozedur wird wiederholt, um Mehrfachverwürfelungscodes zu erzeugen.
8 ist ein Diagramm, das einen Verwürfelungscodegenerator eines Empfängers zur gleichzeitigen Erzeugung eines primären Verwürfelungscodes und eines sekundären Verwürfelungscodes zeigt. Der Empfänger muss nur Verwürfelungscodes für einen gemeinsamen Steuerkanal und einen ihm zugewiesenen Datenkanal nutzen und braucht folglich einen primären Verwürfelungscode und einen sekundären Verwürfelungscode.
Auf 8 bezugnehmend, werden die 0-ten Registerwerte der ersten und zweiten Schieberegisterspeicher 840 und 845 in einen Addierer 810 eingegeben, sobald ein Anfangswert für den primären Verwürfelungscode an einen ersten Schieberegisterspeicher 840, der 18 obere Schieberegister aufweist, und einen zweiten Schieberegisterspeicher 845 mit 18 unteren Schieberegistern angelegt wird. Die Ausgabe des Addierers 810 ist ein primärer Verwürfelungscode. Die 18 Registerwerte „a_i" des ersten Schieberegisterspeichers 840 werden in einen Maskierungsabschnitt 820 eingegeben. Inzwischen werden die 18 Registerwerte „b_i" des zweiten Schieberegisterspeichers 845 in einen Maskierungsabschnitt 825 eingegeben. Dann maskiert der Maskierungsabschnitt 820 die Eingabewerte aus dem ersten Schieberegister mit einer Maskenfunktion k_i (d.h. Σ(k_i × a_i)) und gibt die maskierten Werte an einen Addierer 815 zur Erzeugung des ersten sekun dären Verwürfelungscodes aus. Der Maskierungsabschnitt 825 maskiert die Eingabewerte aus dem zweiten (unteren) Schieberegister mit einer Maskenfunktion s_i (d.h. Σ(s_i × a_i)) und gibt die maskierten Werte an einen Summierer 815 zur Erzeugung des sekundären Verwürfelungscodes aus. Dann addiert der Addierer 810 die Ausgangsbits aus den 0-ten Registern der ersten und zweiten Schieberegisterspeichern 800 und 805, um primäre I-Kanal-Verwürfelungscodesignale zu erzeugen. Diese primären I-Kanal-Verwürfelungscodesignale werden unmittelbar für eine vorbestimmte Anzahl von Chips an einer Verzögerung 830 verzögert, um primäre Q-Kanal-Verwürfelungscodesignale zu erzeugen. Der Addierer 815 addiert die Ausgangsbits aus den Maskierungsabschnitten 820 und 825, um primäre I-Kanal-Verwürfelungscodesignale zu erzeugen, die unmittelbar an einer Verzögerung 835 verzögert werden. Dann werden die 0-ten und siebten Registerwerte der ersten Schieberegister am Addierer 800 addiert, und die addierten Wert werden an ein siebzehntes Register ausgegeben, da die linksseitigen Werte um eins nach rechts verschoben werden. Die 0-ten, fünften, siebten und zehnten Registerwerte der zweiten Schieberegister werden am Addierer 805 addiert, und der addierte Wert wird an das siebzehnte Register ausgegeben, da die linksseitigen Werte um eins nach rechts verschoben werden. Diese Prozedur wird wiederholt, um Mehrfachverwürfelungscodes zu erzeugen.
Der Verwürfelungscodegenerator der ersten Ausführungsform benötigt mehrere unterschiedliche Maskenfunktionen, die in den Maskierungsabschnitten gespeichert sind, um jeden sekundären Verwürfelungscode zu erzeugen, d.h. er verwendet 2N Maskenfunktionen, um N Verwürfelungscodes zu erzeugen. Folglich ermöglicht der Aufbau der primären und sekundären Verwürfelungscodes, die in 6 gezeigt werden, eine Implementierung des Verwürfelungscodegenerators der Transceiverstruktur, die in 7 oder 8 gezeigt wird, die ferner nur 2N Maskenfunktionen mit einer ziemlich geringen Hardwarekomplexität umfasst, um Mehrfachverwürfelungscodes zu erzeugen.
Zweite Ausführungsform
9 ist ein Diagramm, das den Aufbau primärer und sekundärer Verwürfelungscodes gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt. Während die erste Ausführungsform beide m-Sequenzen m₁(t) und m₂(t) maskiert, um Verwürfelungscodes zu erzeugen, beinhaltet die zweite Ausführungsform eine Ringverschiebung nur der m-Sequenz m₂(t) anders als m₁(1), um Verwürfelungssequenzen zu erzeugen. Das heißt, diese Ausführungsform wird durch die Gleichung 1 gut ausgedrückt.
Auf 9 bezugnehmend, werden, wenn M sekundäre Verwürfelungscodes einem primären Verwürfelungscode entsprechen, die ersten, (M + 2)-ten, (2M + 3)-ten, ..., ((K-1)·M + K)-ten, ..., und (511M + 512)-ten Gold-Codes als primäre Verwürfelungscodes verwendet. Die sekundären Verwürfelungscodes, die dem ((K – 1)·M + K)-ten Gold-Code entsprechen, der als er (K)-te primäre Verwürfelungscode verwendet wird. bestehen aus M Gold-Codes, d.h. ((K – 1)·M + (K + 1)), ((K – 1)·M + (K + 2))..., und (K·M + K)-ten Gold-Codes. Hier besteht, wobei 512 primäre Verwürfelungscodes verwendet werden, jeder der sekundären Verwürfelungscodesätze, die den 512 primären Verwürfelungscodes entsprechen, aus M sekundären Verwürfelungscodes. Wenn in dieser Struktur eine Zelle einen der primären Verwürfelungscodes verwendet, dann werden sekundäre Verwürfelungscodes, die zur sekundären Verwürfelungscodegruppe gehören, die der primären Verwürfelungscode entspricht, verwendet, wenn die sekundären Verwürfelungscodes verwendet werden müssen. Wie in 9 gezeigt, werden die sekundären Verwürfelungscodes, die dem primären Verwürfelungscode entsprechen, durch Addieren ringverschobener erster m-Sequenzen und der zweiten m-Sequenz erzeugt, sobald ein primärer Verwürfelungscode ausgewählt ist. Hier werden die sekundären Verwürfelungscodes durch Anwendung von Maskenfunktionen auf die Sequenzen im ersten Schieberegisterspeicher erzeugt. Dieses Verfahren ist an einen Verwürfelungscodegenerator eines Senders angepasst, wie in 10 dargestellt, der gleichzeitig einen primären Verwürfelungscode und mehrere sekundäre Verwürfelungscodes erzeugt.
Auf 10 bezugnehmend, umfasst der erste m-Sequenzgenerator 1050 ein erstes Schieberegisterspeicher 1040 (mit Registern 0 bis 17) und einen Addierer 1010 zum Addieren der Ausgänge der Register 0 und 7. Der zweite m-Sequenzgenerator 1060 umfasst einen zweiten Registerspeicher 1045 (mit Registern 0 bis 17) und einen Addierer 1015 zum Addieren der Ausgänge der Register 0, 5, 7 und 10. Der in 10 gezeigte Verwürfelungscodegenerator umfasst die beiden m-Sequenzgeneratoren 1050 und 1060, mehrere Maskierungsabschnitte 1000 bis 1005, mehrere Addierer 1032 bis 1034 und 1030, und mehrere Verzögerungen 1022 bis 1024 und 1020. Der erste Schieberegisterspeicher 1040 speichert einen vorbestimmten Registeranfangswert „a₀", und der zweite Schieberegisterspeicher 1045 speichert einen vorbestimmten Registeranfangswert „b₀". Der Schieberegisterspeicher 1040 und 1045 kann 18 Binärwerte (Bits oder Symbole) „a_i" und „b_i" (0 ≤ i ≤ 17) speichern. Die beiden m-Sequenzgeneratoren 1050 und 1060 erzeugen bei jeder Periode des (nicht gezeigten) Eingangstakts jeweils serielle Ausgangssequenzbits gemäß jedem Erzeugungspolynom. Die zweite Ausführungsform der vorliegenden Erfindung verwendet eine Gold-Codelänge von 38400 Symbolen, um Verwürfelungscodes zu erzeugen. Folglich können die Schieberegisterspeicher 1040 und 1045 auf den Anfangswert zurückgesetzt werden, wenn jeder der Registerspeicher 1040 und 1045 eine Sequenz ausgibt, die eine Länge von 38400 Symbolen aufweist.
Der erste m-Sequenzgenerator 1050 erzeugt die erste m-Sequenz unter Verwendung des Registerspeichers 1040 und des Addierers 1010, der ein Binäraddierer ist, der die Binärwerte aus den Registern 0 und 7 des Registerspeichers 1040 addiert und die Summe in das Register 17 ausgibt. Das Register 0 des Registerspeichers 1040 gibt während jeder Periode des Eingangstaktes sequentiell Binärwerte aus, die die erste m-Sequenz bilden. Die Maskierungsabschnitte 1000 bis 1005 speichern Maskencodewerte (k¹ _i bis k^N _i) zur Erzeugung von Ringverschiebungen der ersten m-Sequenz um eine vorbestimmte Anzahl von Chips. Die Ringverschiebungen werden durch Multiplizieren der Maskencodewerte mit dem Registerwert „a_i" des ersten Schieberegisterspeichers 1040 erzielt, wie in der folgenden Gleichung ausgedrückt: Σ(k^L _i× a_i). Die sich ergebenden Werte werden jeweils an die Addierer 1032 bis 1034 geliefert. In den bevorzugten Ausführungsformen der vorliegenden Erfindung erzeugt jeder der Maskencodewerte (k¹ _i bis k^N _i) eine neue Sequenz, die eine erste m-Sequenz ist, die 1 bis N-fach ringverschoben wird. Folglich wird jeder der Maskencodewerte durch die gewünschte Anzahl der Ringverschiebungen bestimmt.
Der Addierer 1030 addiert die 0-ten Registerwerte der ersten und zweiten Schieberegisterspeicher 1040 und 1045, um einen Verwürfelungscode zu erzeugen, der zu einem primären Verwürfelungscode wird. Die Addierer 1032 bis 1034 addieren jeweils ein Bit, das aus den Maskierungsabschnitten 1000 bis 1005 erzeugt wird, jeweils zu einem Bit, das aus dem zweiten Schieberegisterspeicher 1045 erzeugt wird, um I-Kanal-Verwürfelungscodesignale zu erzeugen. Hier wird die Ausgabe aus dem Addierer 1030 als der primäre Verwürfelungscode verwendet, und die Verwürfelungscodes, die aus den Addierern 1032 bis 1034 ausgegeben werden, können als sekundäre Verwürfelungscodes verwendet werden, die dem primären Verwürfelungscode entsprechen. Das folgende ist ein Beispiel möglicher Maskenwerte (k¹ _i bis k^N _i)k¹ _i = (000000000000000010), k² _i = (000000000000000100), k³ _i = (0000000000000001000). Durch Steuerung der Maskenwerte können andere primäre und sekundäre Codes erzeugt werden. Das folgende Beispiel zeigt, wie eine notwendiger Maskencode zu erhalten ist, um eine m-Sequenz 'n' mal ringzuverschieben. Im allgemeinen, teile x^π durch das Erzeugungspolynom für die m-Sequenz (d.h. xⁿ/f(x)) und nehme den Rest der Division, um den Maskencode zu bilden. Wenn zum Beispiel ein Maskencode erwünscht ist, der 31 mal ringverschiebt, nehme x³¹ und teile es durch f(x) = x¹⁸ + x⁷ + 1 dem Erzeugungspolynom und finde den Rest, der nicht weiter geteilt werden kann. Der endgültige Rest ist x¹³ + x⁹ + x², wie durch das folgende gezeigt: x31 = x13x18 = x13(x7 + 1)) = x20 + x13 = x2x18 + x13 = x2(x7 + 1) + x13 = x13 + x9 + x2
Die binäre Sequenz, die x¹³ + x⁹ + x² entspricht, ist 000010001000000100, was der Maskencode ist, der benötigt wird, um die m-Sequenz 31-fach ringzuverschieben.
Die Verzögerungen 1022 bis 1024 und 1020 verzögern die I-Kanalsignale für eine vorbestimmte Anzahl von Chips, um Q-Kanal-Verwürfelungscodesignale zu erzeugen.
Wie oben beschrieben, erzeugt die zweite Ausführungsform der vorliegenden Erfindung in 9 gezeigte Verwürfelungscodegruppen und verwendet nur einen Gold-Codegenerator, Maskierungsabschnitte 1000 bis 1005 und Addierer 1022 bis 1034.
Nun wird eine Beschreibung einer Operation der vorliegenden Erfindung gegeben, die wie oben aufgebaut ist.
Sobald ein Anfangswert für den primären Verwürfelungscode an die ersten und zweiten Schieberegisterspeicher 1040 und 1045 angelegt wird, die jeweils 18 Register aufweisen, werden die 0-ten Registerwerte der ersten und zweiten Schieberegisterspeicher 1040 und 1045 in die Addierer 1030 eingegeben und die 18 Registerwerte „a_i" des ersten Schieberegisterspeichers 1040 werden in die ersten bis N-ten Maskierungsabschnitte 1000 bis 1005 eingegeben, um 1 bis N ringverschobene Sequenzen der ersten m-Sequenz zu erzeugen. Dann maskiert der erste Maskierungsabschnitt 1000 den Eingabewert (ai) aus dem ersten (oberen) Schieberegisterspeicher 1040 mit einer Maskenfunktion k¹ _i zur Erzeugung der ersten sekundären Verwürfelungscodes (d.h. Σ(k¹ _i × a_i)) und gibt den maskierten Wert (a_i) an den Addierer 1032 aus. Der N-te Maskierungsab schnitt 1005 maskiert den Eingabewert (a_i) aus dem ersten (oberen) Schieberegisterspeicher 1040 mit einer Maskenfunktion k^N _i zur Erzeugung der N-ten sekundären Verwürfelungscodes (d.h. Σ(k^N _i × a_i)) und gibt die maskierten Werte an den Addierer 1034 aus. Zur selben Zeit summiert der Addierer 1030 die Ausgabebits aus den 0-ten Registern der ersten und zweiten Schieberegisterspeichern 1040 und 1045. Die erzeugten Ausgangssignale werden an der Verzögerung 1022 unmittelbar verzögert. Der Addierer 1032 summiert die Ausgabebits aus dem ersten Maskierungsabschnitt 1000 und dem 0-ten Schieberegister des zweiten Schieberegisterspeichers 1045. Die Ausgangssignale werden unmittelbar in die Verzögerung 1022 eingegeben. Danach werden die 0-ten und siebten Registerwerte des Schieberegisterspeichers 1040 am Addierer 1010 addiert, und der Addierer 1010 gibt die Summe an das siebzehnte Register aus, da die linksseitigen Werte um eins nach rechts verschoben werden und das äußerst links gelegene Register mit dem Ausgabewert des Addierers 1010 neu gefüllt wird. Die 0-ten, fünften, siebten und zehnten Registerwerte des Schieberegisterspeichers 1045 werden am Addierer 1015 addiert, und der Addierer gibt die Summe des siebzehnten Registers des Registerspeichers 1045 ein, da die linksseitigen Werte um eins nach rechts verschoben werden, um das äußerst links gelegene Register (d.h. das siebzehnte Register) mit dem Ausgabewert des Addierers 1015 zu füllen. Diese Prozedur wird wiederholt, um Mehrfachverwürfelungscodes zu erzeugen.
11 ist ein Diagramm, das einen Verwürfelungscodegenerator eines Empfängers zur gleichzeitigen Erzeugung eines primären Verwürfelungscodes und eines sekundären Verwürfelungscodes zeigt. Die in den 10 und 11 gezeigten Ausführungsformen können entweder in einem Sender oder einem Empfänger verwendet werden.
Der Empfänger gemäß der zweiten Ausführungsform der vorliegenden Erfindung muss nur einen sekundären Verwürfelungscode verwenden und benötigt folglich nur einen Maskierungsabschnitt 1100.
Auf 11 bezugnehmend, werden die 0-ten Registerwerte der ersten und zweiten Schieberegisterspeicher 1140 und 1145 in einen Addierer 1120 eingegeben, sobald ein Anfangswert für den primären Verwürfelungscode an einen ersten Schieberegisterspeicher 1140, der 18 Register aufweist, und einen zweite Schieberegisterspeicher 1145 mit 18 Register angelegt wird. Die 18 Registerwerte „a_i" des ersten Schieberegisterspeichers 1140 werden in den Maskierungsabschnitt 1100 eingegeben, um eine ringver schobene m-Sequenz zu erzeugen. Dann maskiert der Maskierungsabschnitt 1100 die Eingabewerte (a_i) aus dem Registerspeicher 1140 mit Maskenwerten k_i zur Erzeugung der ersten sekundären Verwürfelungscodes (d.h. ☐(k_i × a₁)) und gibt die maskierten Werte an einen Addierer 1125 aus. Der Addierer 1120 summiert die Ausgabebits aus den 0-ten Registern der ersten und zweiten Schieberegisterspeichern 1140 und 1145. Die Ausgangssignale des Addierers 1120 werden unmittelbar an einer Verzögerung 1130 verzögert. Inzwischen summiert der Addierer 1125 die Ausgabebits aus dem Maskierungsabschnitt 1100 und dem 0-ten Schieberegister des zweiten Schieberegisterspeicher 1145 und gibt die Summe unmittelbar an eine Verzögerung 1135 aus. Dann werden die 0-ten und siebten Registerwerte des ersten Schieberegisterspeichers 1140 am Addierer 1110 addiert, in welchem Fall die linksseitigen Werte um eins nach rechts verschoben werden und das äußerst links gelegene Register mit dem Ausgabewert des Summierers 1110 neu gefüllt wird. Die 0-ten, fünften, siebten und zehnten Registerwerte des zweiten Schieberegisterspeichers 1145 werden am Addierer 1115 addiert, wobei die linksseitigen Werte um eins nach rechts verschoben werden und das äußerst links gelegene Register mit dem Ausgabewert des Addierers 1115 neu gefüllt wird. Die Maskenwerte können durch einen (nicht gezeigten) Kontroller gesteuert werden, wenn der Empfänger andere Verwürfelungscodes erzeugen muss.
Der Verwürfelungscodegenerator der zweiten Ausführungsform benötigt Maskenwerte, die im Maskierungsabschnitt gespeichert sind, um den sekundären Verwürfelungscode zu erzeugen, d.h. er verwendet N Maskenwerte, um N Verwürfelungscodes zu erzeugen. Folglich ermöglicht die Struktur der primären und sekundären Verwürfelungscodes, die in 9 gezeigt werden, die Implementierung des Verwürfelungscodegenerators der Transceiverstruktur, die in den 10 und 11 gezeigt wird, die ferner nur N Maskenfunktionen mit einer ziemlich geringen Hardwarekomplexität umfasst, um Mehrfachverwürfelungscodes zu erzeugen.

Claims

Verfahren zum Erzeugen von Scrambling-Codes in einem Mobilkommunikationssystem mit einem Scrambling-Code-Generator, wobei das Verfahren die folgenden Schritte umfasst: Erzeugen eines ((K – 1)·M + K)-ten Gold-Codes als einen K-ten primären Scrambling-Code, wobei K eine natürlich Zahl ist und M eine Gesamtzahl sekundärer Scrambling-Codes pro einem primären Scrambling-Code ist; und Erzeugen ((K – 1)·M + K + 1)-ter bis (K·M + K)-ter Gold-Codes als sekundäre Scrambling-Codes, die mit dem K-ten primären Scrambling-Code verknüpft sind, wobei der L-te Gold-Code erzeugt wird, indem eine (L – 1)-mal verschobene erste m-Sequenz und eine zweite m-Sequenz addiert werden.
Verfahren nach Anspruch 1, wobei K eine Nummer des primären Scrambling-Codes ist und 1 ≤ K ≤ 512.
Verfahren nach Anspruch 1 oder 2, wobei die erste m-Sequenz aus einem ersten Schieberegisterspeicher (1040) mit einer Vielzahl erster Schieberegister mit ersten Schieberegisterwerten a_i erzeugt wird, i = 0 bis c – 1, c die Gesamtzahl der ersten Register ist und die n-mal verschobene erste m-Sequenz erzeugt wird, indem die ersten Schieberegisterwerte a_i mit Maskenwerten K_i maskiert werden, wobei i = 0 bis c – 1.
Verfahren nach Anspruch 3, wobei das Maskieren gemäß der folgenden Gleichung durchgeführt wird: Σ(Ki × ai).
Verfahren nach einem der Ansprüche 1 bis 4, wobei der erzeugte primäre Scrambling-Code und sekundäre Scrambling-Code I-Kanal-Komponenten sind und das Verfahren des Weiteren einen Schritt des Verzögerns wenigs tens des primären Scrambling-Codes oder des sekundären Scrambling-Codes zum Erzeugen einer Q-Kanal-Komponente umfasst.
Vorrichtung zum Erzeugen von Scrambling-Codes in einem Mobilkommunikationssystem mit einem Scrambling-Code-Generator, die umfasst: einen ersten m-Sequenz-Generator (1050), der einen erste m-Sequenz erzeugt; einen zweiten m-Sequenz-Generator (1060), der eine zweite m-Sequenz erzeugt, wenigstens einen Addierer (1030, 1032), wobei die Vorrichtung so eingerichtet ist, dass sie einen ((K – 1)·M + K)-ten Gold-Code als einen K-ten primären Scrambling-Code erzeugt, indem sie die ((K – 1)·M – K – 1)-mal verschobene erste m-Sequenz und die zweite m-Sequenz addiert, wobei K eine natürliche Zahl ist und M eine Gesamtzahl sekundärer Scrambling-Codes pro einem primären Scrambling-Code ist.
Vorrichtung nach Anspruch 6, wobei die sekundären Scrambling-Codes der K-ten primären Scrambling-Codes der ((K – 1)·M + K) + 1)-te bis (K · M + K)-te Gold-Code sind.
Vorrichtung nach Anspruch 7, wobei K eine Nummer des primären Scrambling-Codes ist und 1 ≤ K ≤ 512.
Vorrichtung nach Anspruch 6 oder 8, wobei der erste m-Sequenz-Generator eine Vielzahl erster Register mit ersten Schieberegisterwerten a_i umfasst, i = 0 bis c – 1, c die Gesamtzahl der ersten Schieberegister ist und der Scrambling-Generator des Weiteren wenigstens einen Maskierungsabschnitt zum Erzeugen der n-mal verschobenen ersten m-Sequenz durch Maskieren der ersten Schieberegisterwerte a_i mit Maskenwerten K_i umfasst, wobei i = 0 bis c – 1.
Vorrichtung nach Anspruch 9, wobei das Maskieren so eingerichtet ist, dass es gemäß der folgenden Gleichung durchgeführt wird: Σ(K_i × a_i).
Vorrichtung nach einem der Ansprüche 6 bis 10, wobei der primäre Scrambling-Code und der sekundäre Scrambling-Code I-Kanal-Komponenten sind und die des Weiteren eine Einrichtung zum Verzögern wenigstens des primären Scrambling-Codes oder des sekundären Scrambling-Codes zum Erzeugen einer Q-Kanal-Komponente umfasst.
Verfahren zum Erzeugen von Scrambling-Codes in einem Mobilkommunikationssystem mit einem Scrambling-Code-Generator, das die folgenden Schritte umfasst: Erzeugen einer ersten m-Sequenz; Erzeugen einer zweiten m-Sequenz; und Erzeugen eines ((K – 1)·M + K)-ten Gold-Codes als einen K-ten primären Scrambling-Code durch Addieren der ((K – 1)·M + K – 1)-mal verschobenen ersten m-Sequenz und der zweiten m-Sequenz, wobei K eine natürliche Zahl ist und M eine Gesamtzahl sekundärer Scrambling-Codes pro einem primären Scrambling-Code ist.
Verfahren nach Anspruch 12, das des Weiteren den Schritt des Erzeugens ((K – 1)· M + K1)-ter bis (K·M + K)-ter Gold-Codes als sekundäre Scrambling-Codes umfasst, die dem K-ten primären Scrambling-Code entsprechen.
Verfahren nach Anspruch 12, wobei K eine Nummer des primären Scrambling-Codes ist und 1 ≤ K ≤ 512.
Verfahren nach Anspruch 12 oder 13, wobei die erste m-Sequenz aus einem ersten Schieberegisterspeicher (1040) mit einer Vielzahl erster Schieberegister mit ersten Schieberegisterwerten a_i erzeugt wird, i = 0 bis c – 1, c die Gesamtzahl der ersten Register ist und die n-mal verschobene erste m-Sequenz erzeugt wird, indem die ersten Schieberegisterwerte a_i mit Maskenwerten K_i maskiert werden, wobei i = 0 bis c – 1.
Verfahren nach Anspruch 15, wobei das Maskieren gemäß der folgenden Gleichung durchgeführt wird: Σ(Ki × ai).
Verfahren nach einem der Ansprüche 12 bis 16, wobei jeder Scrambling-Code als eine I-Kanal-Komponente verwendet wird und eine Q-Kanal-Komponente, die der I-Kanal-Komponente entspricht, durch Verzögern der I-Kanal-Komponente um vorgegebene Zeiten erzeugt wird.