JP4911452B2 - 半導体メモリ及びデータ授受システム - Google Patents
半導体メモリ及びデータ授受システム Download PDFInfo
- Publication number
- JP4911452B2 JP4911452B2 JP2006176281A JP2006176281A JP4911452B2 JP 4911452 B2 JP4911452 B2 JP 4911452B2 JP 2006176281 A JP2006176281 A JP 2006176281A JP 2006176281 A JP2006176281 A JP 2006176281A JP 4911452 B2 JP4911452 B2 JP 4911452B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- scramble
- exclusive
- operator
- random number
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/08—Key distribution or management, e.g. generation, sharing or updating, of cryptographic keys or passwords
- H04L9/0861—Generation of secret information including derivation or calculation of cryptographic keys or passwords
- H04L9/0869—Generation of secret information including derivation or calculation of cryptographic keys or passwords involving random numbers or seeds
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
- H04L2209/12—Details relating to cryptographic hardware or logic circuitry
- H04L2209/125—Parallelization or pipelining, e.g. for accelerating processing of cryptographic operations
Landscapes
- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Storage Device Security (AREA)
Description
図1はこの発明の一例であるスクランブル/デスクランブル技術が採用されるデータ授受システムの構成を概念的に示すブロック図である。当該システムはホスト機器1と半導体メモリ2とを有しており、両者間においてはスクランブル済みの信号IOが授受される。
第2の機能:読み出しデータDtrをスクランブルし、これを入出力部22を介して、ホスト機器1へと出力する機能。
第1の実施の形態.
図5はキー生成部214(図1参照)の構成を例示する回路図である。キー生成部214はM系列(Maximum length sequence)乱数発生回路214Aと、8ビットのシフトレジスタ群130とを備えている。またM系列乱数発生回路214Aは5ビットのシフトレジスタ群10と、帰還回路121とを備えている。
図7はキー生成部214(図1参照)の構成を例示する回路図である。キー生成部214は第1の実施の形態で示されたM系列乱数発生回路214A及びシフトレジスタ群130と、他のM系列乱数発生回路214Bと、演算子901とを備えている。
第3の実施の形態.
図8はキー生成部214(図1参照)の構成を例示する回路図である。キー生成部214はM系列乱数発生回路214Cと、第1の実施の形態で示されたシフトレジスタ群130とを備えている。またM系列乱数発生回路214Cは第1の実施の形態で示されたシフトレジスタ群10と、帰還回路123とを備えている。
図9はキー生成部214(図1参照)の構成を例示する回路図である。キー生成部214は第3の実施の形態で示されたM系列乱数発生回路214Cと、第1の実施の形態で示されたシフトレジスタ群130と、M系列乱数発生回路214Dと、演算子901とを備えている。またM系列乱数発生回路214Dは第2の実施の形態で示されたシフトレジスタ群20と、帰還回路124とを備えている。
第5の実施の形態.
図10はキー生成部214(図1参照)の構成を例示する回路図である。キー生成部214は第1の実施の形態で示されたシフトレジスタ群10と、帰還回路125と、演算回路131とを備えたM系列乱数発生回路214Eで構成されている。
図13はキー生成部214(図1参照)の構成を例示する回路図である。キー生成部214は第5の実施の形態で示されたM系列乱数発生回路214Eと、M系列乱数発生回路214Fと、合成部135とを備えている。M系列乱数発生回路214Fは、第2の実施の形態で示されたシフトレジスタ群20と、帰還回路126と、演算回路132とを備えている。
上記の説明ではM系列、Gold系列を用いて疑似乱数を発生させる技術を例示したが、本発明において採用される乱数はこれらの手法によるものには限定されない。これ以外の疑似乱数発生方法を採用し、[基本的な考え方]で述べたようなスクランブル用キーの生成方法を更新するタイミングを決定する基準を複数準備してもよい。
2 半導体メモリ
11,21 スクランブル/デスクランブル部
26 メモリアレイ
211 シフトレジスタ制御回路
213 演算部
Dtr 読み出しデータ
q0〜q7 キー
s0〜s7 出力データ
Claims (12)
- メモリアレイと、
スクランブル/デスクランブル部と
を備え、
前記スクランブル/デスクランブル部は、
前記メモリアレイから読み出された読み出しデータにスクランブル処理を施して出力データを生成し、
入力されたスクランブル済みの信号にデスクランブル処理を施して前記メモリアレイに対するコマンドを生成し、
前記スクランブル済みの信号、前記コマンド、前記読み出しデータ、前記出力データのうちの、少なくとも二つから選択される少なくとも一つが所定の条件を満足することを契機として、前記スクランブル処理及び/又は前記デスクランブル処理に用いられるスクランブル用キーを生成する方法の更新が行われる、半導体メモリ。 - 前記スクランブル/デスクランブル部は、
前記スクランブル用キーを生成する方法の更新のための制御信号を生成する制御回路と、
前記読み出しデータと前記スクランブル済みの信号とを選択的に前記制御回路に与えるセレクタと
を有する、請求項1記載の半導体メモリ。 - メモリアレイと、
スクランブル/デスクランブル部と
を備え、
前記スクランブル/デスクランブル部は、
前記メモリアレイから読み出された読み出しデータにスクランブル処理を施して出力データを生成し、
入力されたスクランブル済みの信号にデスクランブル処理を施して前記メモリアレイに対するコマンドを生成し、
前記スクランブル済みの信号、前記出力データから少なくともいずれか一つを選択し、選択されたものが所定の条件を満足することを契機として、前記スクランブル処理及び/又は前記デスクランブル処理に用いられるスクランブル用キーを生成する方法の更新が行われる、半導体メモリ。 - 前記スクランブル/デスクランブル部は、
前記スクランブル済みの信号、前記出力データを入力し、その少なくとも一つが前記所定の条件を満足することを契機として、前記スクランブル用キーを生成する方法の更新のための制御信号を生成する制御回路
を有する、請求項3記載の半導体メモリ。 - 前記スクランブル/デスクランブル部は、
前記スクランブル済みの信号又は前記読み出しデータと、前記スクランブル用キーとの排他的論理和を演算する演算部
を更に有する、請求項2又は請求項4記載の半導体メモリ。 - 前記スクランブル用キーはM系列の疑似乱数であり、前記更新は前記M系列の疑似乱数の初期値の更新である、請求項1乃至請求項5のいずれか一つに記載の半導体メモリ。
- 前記スクランブル用キーはGold系列の疑似乱数であり、前記更新は前記Gold系列の疑似乱数の初期値の更新である、請求項1乃至請求項5のいずれか一つに記載の半導体メモリ。
- 前記スクランブル用キーはM系列の疑似乱数であり、前記更新は前記M系列の疑似乱数の特性方程式の更新である、請求項1乃至請求項5のいずれか一つに記載の半導体メモリ。
- 前記スクランブル用キーはGold系列の疑似乱数であり、前記更新は前記Gold系列の疑似乱数の特性方程式の更新である、請求項1乃至請求項5のいずれか一つに記載の半導体メモリ。
- 前記スクランブル用キーはM系列の疑似乱数であり、前記更新は前記M系列の疑似乱数のシフトビット数の更新である、請求項1乃至請求項5のいずれか一つに記載の半導体メモリ。
- 前記スクランブル用キーはGold系列の疑似乱数であり、前記更新は前記Gold系列の疑似乱数のシフトビット数の更新である、請求項1乃至請求項5のいずれか一つに記載の半導体メモリ。
- 請求項1乃至請求項11のいずれか一つに記載の半導体メモリと、
前記スクランブル用キーを用いてスクランブル処理及び/又はデスクランブル処理を行うスクランブル/デスクランブル部を有するホスト機器と
を備える、データ授受システム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006176281A JP4911452B2 (ja) | 2006-06-27 | 2006-06-27 | 半導体メモリ及びデータ授受システム |
US11/761,765 US20080019518A1 (en) | 2006-06-27 | 2007-06-12 | Semiconductor memory and data transfer system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006176281A JP4911452B2 (ja) | 2006-06-27 | 2006-06-27 | 半導体メモリ及びデータ授受システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008010923A JP2008010923A (ja) | 2008-01-17 |
JP4911452B2 true JP4911452B2 (ja) | 2012-04-04 |
Family
ID=38971452
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006176281A Expired - Fee Related JP4911452B2 (ja) | 2006-06-27 | 2006-06-27 | 半導体メモリ及びデータ授受システム |
Country Status (2)
Country | Link |
---|---|
US (1) | US20080019518A1 (ja) |
JP (1) | JP4911452B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101818441B1 (ko) * | 2011-06-30 | 2018-01-16 | 삼성전자주식회사 | 데이터 처리 장치 및 이의 동작 방법 |
JP6521499B2 (ja) * | 2013-05-10 | 2019-05-29 | 株式会社メガチップス | 暗号処理装置、半導体メモリ及びメモリシステム |
JP2014222394A (ja) * | 2013-05-13 | 2014-11-27 | 株式会社東芝 | 半導体記憶装置および乱数発生器 |
EP3038702B1 (en) | 2013-08-27 | 2019-02-27 | Advanced Bionics AG | Thermoformed electrode arrays |
US10058699B2 (en) | 2013-08-27 | 2018-08-28 | Advanced Bionics Ag | Implantable leads with flag extensions |
EP3038701A1 (en) | 2013-08-27 | 2016-07-06 | Advanced Bionics AG | Asymmetric cochlear implant electrodes and method |
JP6348273B2 (ja) * | 2013-11-13 | 2018-06-27 | 株式会社メガチップス | 情報処理システム |
JP6697618B2 (ja) * | 2019-06-11 | 2020-05-20 | キオクシア株式会社 | ランダマイザおよび半導体記憶装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4083925B2 (ja) * | 1999-06-24 | 2008-04-30 | 株式会社日立製作所 | 情報処理装置、カード部材および情報処理システム |
CN1496039A (zh) * | 1999-07-07 | 2004-05-12 | ���ǵ�����ʽ���� | 移动通信系统中的扰频码发生器 |
JP2001109667A (ja) * | 1999-10-13 | 2001-04-20 | Nec Ic Microcomput Syst Ltd | データ処理方法および装置 |
US7016398B2 (en) * | 2001-06-15 | 2006-03-21 | Freescale Semiconductor, Inc. | Multicode receiver |
US20030135798A1 (en) * | 2001-12-13 | 2003-07-17 | Yukari Katayama | Optical disk device and data randomizing method for optical disk device |
US7161988B2 (en) * | 2004-04-12 | 2007-01-09 | The Directv Group, Inc. | Method and apparatus for minimizing co-channel interference |
US7430196B2 (en) * | 2005-01-14 | 2008-09-30 | Nokia Corporation | Transmission systems |
-
2006
- 2006-06-27 JP JP2006176281A patent/JP4911452B2/ja not_active Expired - Fee Related
-
2007
- 2007-06-12 US US11/761,765 patent/US20080019518A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
JP2008010923A (ja) | 2008-01-17 |
US20080019518A1 (en) | 2008-01-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4911452B2 (ja) | 半導体メモリ及びデータ授受システム | |
US11743028B2 (en) | Protecting block cipher computation operations from external monitoring attacks | |
JP4783104B2 (ja) | 暗号化/復号装置 | |
JP4551802B2 (ja) | プロセッサ、メモリ、コンピュータシステムおよびデータ転送方法 | |
JP5822970B2 (ja) | 擬似ランダム生成、データ暗号化、およびメッセージ暗号化ハッシングのための暗号化デバイス | |
US8724804B2 (en) | Encryption processing apparatus | |
US9843440B2 (en) | Encryptor/decryptor, electronic device including encryptor/decryptor, and method of operating encryptor/decryptor | |
US8578116B2 (en) | System and method for memory data protection with secure pad memory | |
JP2015130580A (ja) | データスクランブル装置、セキュリティ装置、セキュリティシステム及びデータスクランブル方法 | |
JP2003134103A (ja) | 情報処理装置 | |
CN111008407A (zh) | 用于执行虚拟加密操作的加密电路 | |
CN101378314A (zh) | 一种密钥序列的生成方法和密钥产生装置 | |
CN102306262A (zh) | 数据加密方法及数据加密系统 | |
KR20010111784A (ko) | 데이터 암호화 표준 알고리즘을 이용한 암호화 장치의 키스케쥴러 | |
CN110012313B (zh) | 基于双混沌系统的反馈切换加密方法 | |
CN111814212A (zh) | 总线数据的保护方法、装置、存储介质及芯片 | |
US20100287224A1 (en) | Pseudo-random bit sequence generator | |
KR102141843B1 (ko) | 암호화 방법을 실행하기 위한 장치 및 방법 | |
JP2008165008A (ja) | データ処理装置及びデータ処理方法 | |
US9058507B2 (en) | Signal processor with an encrypting or decrypting device in a memory system | |
CN113364574B (zh) | S盒、替换方法及其装置 | |
JP2006246166A (ja) | 信号処理装置 | |
JP2007500376A (ja) | 鍵拡大機能の低メモリハードウェア実施のための方法および装置 | |
JP5020115B2 (ja) | 暗号化装置および復号化装置 | |
JP6521499B2 (ja) | 暗号処理装置、半導体メモリ及びメモリシステム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090303 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20090303 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090303 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110927 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111220 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120110 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4911452 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150127 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |