KR100374354B1 - 이동통신시스템의 스크램블링 코드 생성 장치 및 방법 - Google Patents

Abstract

본 발명은 국제이동전화서비스(UMTS) 이동통신시스템의 스크램블링 코드 생성장치 및 방법에 관한 것이다. 본 발명은 기지국 구분을 위한 일차적 스크램블링 코드와 채널 구분을 위한 다수의 이차적 스크램블링코드로 구성되는 스크램블링 코드를 사용하는 국제이동전화서비스(UMTS) 이동통신시스템의 다운링크 송신기에서 스크램블링 코드 생성 장치에 있어서, 제1엠 시퀀스를 생성하는 제1 엠 시퀀스 발생기와, 제2엠 시퀀스를 생성하는 제2 엠 시퀀스 발생기와, 상기 제1엠 시퀀스와 제2엠 시퀀스를 가산하여 일차적 스크램블링 코드를 출력하는 제1가산기와, 상기 제1엠 시퀀스를 일정 길이 단위로 순환 이동시켜 출력하는 다수의 제1마스킹부와, 상기 제1마스킹부 각각에 대응되고 제2엠 시퀀스를 일정 길이 단위로 순환 이동시켜 출력하는 다수의 제2마스킹부와, 상호 대응되는 상기 제1마스킹부와 제2마스킹부들 사이에 각각 연결되고, 상기 해당 제1마스킹부와 제2마스킹부에서 출력되는 값을 가산하여 이차적 스크램블링 코드를 출력하는 다수의 제2가산기로 이루어져 상기 일차적 스크램블링 코드와 다수의 이차적 스크램블링 코드 순으로 순차적 구성됨을 특징으로 한다.

Description

이동통신시스템의 스크램블링 코드 생성 장치 및 방법{METHOD AND APPARATUS FOR GENERATION SCRAMBLING CODE IN UMTS MOBILE COMMUNICATION SYSTEM}

본 발명은 이동통신 시스템의 스크램블링 코드(Scrambling Code) 생성 장치 및 방법에 관한 것으로, 특히 마스킹 코드에 의해 다중 스크램블링 코드(Scrambling Code)를 생성하는 장치 및 방법에 관한 것이다.

일반적으로 부호 분할을 수행하는 이동통신시스템(이하 CDMA 시스템이라 칭한다)은 기지국구분을 위해 스크램블링 코드를 사용한다. 그리고, 유럽방식인 W-CDMA의 UMTS 표준안에서는 스크램블링 코드를 일정 길이의 그룹으로 구분하여 다중 스크램블링 코드를 생성하며, 상기 UMTS 이동통신시스템에서는 스크램블링 코드를 상기 CDMA 시스템의 스크램블링 코드의 목적인 기지국구분 이외에도 용량 증대를 위한 방법 중에 한 가지로써, 여러개의 스크램블링 코드(Scrambling Code) 그룹 각각에 대한 직교부호(orthogonal code)를 사용하여 채널 구분(channel separation)을 하는 방법을 사용하고 있다. 즉, 이동통신시스템은 가용한 통신링크의 수를 증가하기 위해서 하나의 스크램블링 코드 그룹에 대해서 채널구분(channelization)을 위한 직교부호를 다 써버리고, 더 이상의 할당할 수 있는 직교부호가 없으면 상기의 스크램블링 코드 그룹과 다른 또 하나의 스크램블링 코드 그룹을 사용하여 상기 스크램블링 코드 그룹의 길이와 직교부호 길이 만큼 더 채널을 구분하여 사용할 수 있다. 상기의 여러개의 스크램블링 코드 그룹으로 구성되는 다중 스크램블링 코드를 구비하기 위하여 UMTS 이동통신시스템에서는 스크램블링 코드로써 길이 2¹⁸-1인 골드 시퀀스를 사용한다.(기지국에서 일차 스크램블링 코드와 다중 이차 스크램블링 코드) 상기의 2¹⁸-1인 골드 시퀀스는 2¹⁸-1개의 서로 다른 골드코드가 한 군(Group)을 이루며, 이 군내의 골드 시퀀스끼리는 서로 상관도 성질이 우수하다. 이 때, 스크램블링을 위하여 상기 길이 2¹⁸-1인 골드 시퀀스를 38400칩 길이로 나누어 반복 사용하게 된다.

UMTS 이동통신시스템에서 각 기지국은 상기 시스템에서 다른 기지국들과 식별하기 위해 단말로 할당되는 소위 일차 스크램블링 코드 불리는 스크램블링 코드를 갖는다. 또한 각 기지국들의 다운링크 채널 신호들을 확산(스크램블링)하기 위해 사용되는 상기 각 고유의 스크램블링 코드 일차 스크램블링 코드를 할당하고, 상기 기지국 구분을 위하여 사용하는 스크램블링 코드 그룹을 일차적 스크램블링 코드(Primary Scrambling code)라 칭하고, 가용한 직교 코드들이 없을 경우에는 상기 일차 스크램블링 코드로 다운링크 데이터를 확산하기 위해 이차 스크램블링 코드라 칭하는 상기 스크램블링 코드 그룹들 중의 하나를 사용한다. 기지국은 다운링크 채널 분리를 위해 데이터 채널 신호들 각각에 할당되는 직교 코드들에 대응되는 현재 통신하고 있는 이동국으로 전송되는 데이터 채널 신호들을 확산하기 위해 대응되는 직교코드를 가지는 모든 이동국들로 전송되는 공통 제어채널 신호들을 확산하기 위해 고유의 일차 스크램블링 코드를 사용한다.

상기 기지국은 인접된 기지국사이에서 단말기가 기지국을 구별할 수 있도록 하여야 하기 때문에, 셀 반경을 고려하여 일차적 스크램블링 코드의 개수를 결정해야 한다. 다시 말하면, 동일한 일차적 스크램블링 코드를 사용하는 기지국의 신호가 단말에 동시에 잡히지 않도록 하기 위하여 일차적 스크램블링 코드 개수는 충분히 큰값인 512개를 사용한다. 따라서, 각각의 인접된 기지국들은 상기 512개의 일차적 스크램블링 코드 중 서로 다른 일차적 스크램블링 코드를 사용하게 된다. 또, 채널 구분(channel separation)을 목적으로 더 이상의 할당할 수 있는 직교부호가 없을 때, 쓰이는 이차적 스크램블링 코드는 각각의 기지국에서 사용하는 일차적 스크램블링 코드에 대응되는 다수개의 이차적 스크램블링 코드 그룹의 집합에서 기지국에 의해 선택되어져 사용된다.

상기와 같이 다중 스크램블링을 사용하는 예는 UMTS의 다운링크(downlink)를 들 수 있다. 이하에서 스크램블링 코드를 칭함에 있어서, 상기 스크램블링 코드와 동일한 코드를 나타내는 골드 코드 또는 골드 시퀀스를 혼용하여 칭함을 유의하기 바란다.

도1은 UMTS 이동통신시스템의 다운링크(downlink) 송신기의 구조를 도시하는 도면이다. 도1을 참조하면 먼저 채널부호화되고 인터리빙이 되어진 전용물리제어채널(Dedicated Physical Control Channel:DPCCH)과 전용물리데이터채널1(Dedicated Physical Data Channel: DPDCH1),...,전용물리데이터채널N(DPDCHN)신호들이 디멀티플렉서100,102,...,104에 각각 입력되면 디멀티플렉서100,102,...,104는 각각의 DPCCH와 DPDCH1,...,DPDCHN신호들을 I/Q신호로 나누어 출력한다. 디멀티플렉스의 수는 DPCCH를 위해 물리 데이터 채널의 수 N +1이다. 이때, 디멀티플렉서100에서 나뉘어져 출력된 I/Q신호들은 각각 승산기 110, 111로 입력한다. 상기 I/Q 신호를 입력받은 승산기 110, 111은 채널구분을 위한 직교부호1을 각각 입력받아 각각의 I/Q신호와 승산하여 스크램블러 120으로 출력한다. 또한, 디멀티플렉서 102,104에 입력되어진 신호들도 상기 동작과 동일한 동작을 수행하여 각각의 해당 스크램블러 124와 128로 입력한다. 그러면, 상기 스크램블링 코드 그룹 생성기 100은 각각의 스크램블러 120, 124, 128에 해당하는 이차적 스크램블링 코드를 생성하여 각각의 스크램블러 120,124,128에 출력한다. 이 때, 각각의 스크램블러 120, 124, 128은 상기 해당 승산기에서 입력되어진 신호와 스크램블링 코드 그룹 생성기 100에서 입력되어진 신호들을 복소수상에서 곱하여 실수부분은 합산기130으로, 허수부분은 합산기 135로 출력한다. 상기 각각의 스크램블러 120, 124, 128에서 스크램블링된 실수 출력을 입력받은 합산기 130은 상기 스크램블링된 신호의 실수부분을 합하여 출력하고, 합산기 135는 스크램블러 120,124,128에서 입력되어진 스크램블링된 신호의 허수부분을 합하여 출력한다.

도2는 상기 도1의 스크램블링 코드 그룹 생성기 100의 블록 구성도를 나타낸것으로, 여러개의 스크램블링 코드 그룹을 동시에 생성하는 스크램블링 코드 그룹 생성기 100의 구조를 도시하는 도면이다. 실제로, 공통제어채널들은 항상 일차적 스크램블링 코드를 사용하여야 하고 데이터 채널들, 즉 이차 스크램블링 코드들은 가용한 통신 링크들의 수를 증가시키기 위해서 일차 스크램블링 코드들 대신에 사용될 수 있다. 예를 들면, 기지국 A가 가용한 직교코드들 C-H와 함께 1차 스크램블링 코드 B를 사용하고 상기 직교코드들 C-H 모두 다양한 채널들에 할당되었다면 새로운 단말이 기지국 A와 통신을 원해도 새로운 채널을 할당할 수 있는 가용한 직교채널은 없다. 이러한 경우에, 상기 일차 스크램블링 코드 A 대신에, 이차 스크램블링 코드 Z가 새로운 새로운 채널들에 사용될 수 있다. 따라서 상기 직교코드들 C-H는 일차 스크램블링 코드 A 대신에 이차 스크램블링 코드 Z를 사용하기 때문에 새로운 채널들에 할당할 수 있다.

따라서 기지국은 다수개의 스크램블링 코드 그룹을 생성할 수 있어야 한다. 도2를 참조하면 일반적인 스크램블링 코드 그룹 생성기 100은 다수의 골드 시퀀스 생성기 201과 상기 골드 시퀀스 생성기 201 각각에 대한 지연기 203으로 구성된다. 골드 시퀀스 생성기 201은 여러 채널들의 스크램블링 코드에 대한 제어정보들이 상위 계층으로부터 입력되면 각각의 제어정보에 해당하는 골드 시퀀스부호인 스크램블링 코드를 생성하여 I성분으로 출력한다. 지연기 203은 상기 I성분의 스크램블링 코드를 입력받은 특정 칩만큼 지연한 후 출력한다. 상기 지연기 203에서 지연되어 출력되는 스크램블링 코드는 Q성분을 갖는다.

도3은 UMTS의 다운링크(downlink) 수신구조를 도시하는 도면이다. 다운링크공통 제어 신호들에 대해, 수신기는 일차 스크램블링 코드들로 스크램블링된 상기 다운링크 공통 제어 신호들을 디스크램블링 할 수 있어야 한다. 다운링크 데이터 채널이 이차 스크램블링 코드를 사용할 때 동시에 데이터 채널들에 대해서 이차적 스크램블링 부호로 스크램블링된 신호를 받으면 이를 디스크램블링할 수 있어야 하므로, 다수개의 스크램블링 코드를 디스크램블링 할 수 있어야 한다.

도3을 참조하면, 상기 도1 및 도2와 같은 송신기에서 송신한 신호가 수신되면 상기 수신 신호들의 I/Q성분들은 각각 디스크램블러 310과 315로 입력한다. 스크램블링 코드 그룹 생성기 300은 각각의 채널에 해당하는 스크램블링 코드를 동시에 생성하여 디스크램블러 310과 315로 출력한다. 그러면, 각각의 디스크램블러 310, 315는 입력된 수신신호I+jQ를 상기 스크램블링 코드 그룹 생성기 300으로부터 입력된 스크램블링 코드의 conugate를 곱하여 디스크램블링한 후 각각의 승산기 320, 322, 324, 326으로 I/Q성분들을 출력한다. 이 때, 각각의 채널에 할당된 직교부호들은 승산기 320, 322, 324, 326에 입력되어 디스프레딩(Despreaing)되어 해당 멀티플레서 330, 335로 출력된다. 상기 디스프레딩된 I/Q 성분의 신호를 입력받은 멀티플렉서 330, 335는 상기 I/Q 성분을 디멀티플렉싱하여 출력한다.

도4는 상기 수신기의 스크램블링 코드 그룹 생성기 300의 블록 구성도로서 여러개의 스크램블링 코드를 동시에 생성하기 위한 구조를 도시하는 도면이다. 상기 스크램블링 코드 그룹 생성기 300은 공통제어채널들을 위한 일차적 스크램블링 코드를 사용하여야 하지만, 데이터 채널과 같이 사용자에 따라 사용되어지는 채널들에 대해서는 직교부호의 부족현상이 일어나면 이차적 스크램블링코드를 사용할수 있게 되므로, 항상 단말기는 다수개의 스크램블링부호를 생성할 수 있어야 한다.

도4를 참조하면, 수신기의 스크램블링 코드 그룹 생성기 300은 송신기의 스크램블링 코드 그룹 생성기 100과 동일하게 다수의 골드 시퀀스 생성기 401과 상기 골드 시퀀스 생성기 401 각각에 대한 지연기 403으로 구성된다. 상기 골드 시퀀스 생성기 401은 각각의 채널들의 스크램블링 코드에 대한 제어정보들을 상위 계층으로부터 입력받아 각각의 제어정보에 해당하는 골드 시퀀스부호를 생성하여 I성분으로 출력한다. 지연기 403은 상기 골드 시퀀스 생성기 401에서 출력되는 I성분의 골드 시퀀스를 입력받고, Q성분의 골드 시퀀스를 생성하기 위해 특정 칩만큼 지연하여 출력한다.

도 5는 상기 도2와 도4에서 도시되어진 골드시퀀스 생성기의 구조를 나타낸 도면이다.

이하 도5를 참조하여 설명하면, 통상 골드시퀀스는 두 개의 서로다른 m-시퀀스의 배타적합으로 생성된다. 도5는 상위쪽의 m-시퀀스 를 생성하는 쉬프트 레지스터는 생성다항식을 가지고 구현되었으며, 하위쪽의 m-시퀀스 를 생성하는 쉬프트 레지스터는 생성다항식을 가지고 구현되어진다.

현재 UMTS 표준안에서 스크램블링 코드 넘버링 및 그것의 발생방법에 대해서는 설명되어 있지 않다. 그러므로 umts 표준안의 권리에서 상기 수신 및 송신기는 여러개의 스크램블링 코드를 생성할 수 있어야 하는데, 각각의 스크램블링 코드에대해 다른 생성기를 사용하는 것은 하드웨어 복잡도를 증가시킨다. 또한, 상기의 스크램블링 코드로 골드시퀀스를 사용할 때, 하드웨어 복잡도는 상기의 스크램블링 코드를 일차적 스크램블링 코드와 이차적 스크램블링코드로 나누는 방식 및 스크램블링 코드를 어떻게 넘버링하느냐에 의존한다.

따라서 본 발명의 목적은 마스크 함수를 이용하여 일정 길이 단위로 그룹핑되는 스크램블링 코드를 생성하는 스크램블링 코드를 생성하여 하드웨어 복잡도를 최소화 할 수 있는 스크램블링 코드 생성 장치 및 방법을 제공함에 있다.

본 발명의 다른 목적은 마스크 함수를 이용하여 기지국 구분을 위한 일차적 스크램블링 코드와 채널 코드 구분을 위한 다수의 이차적 스크램블링 코드 순으로 그룹핑되는 스크램블링 코드 생성 장치 및 방법을 제공함에 있다.

본 발명의 또 다른 목적은 마스크 함수를 이용하여 기지국 구분을 위한 일차적 스크램블링 코드와, 채널 코드 구분을 위한 다수의 스크램블링 코드 각각이 그룹핑되어 스크램블링 코드를 생성하는 장치 및 방법을 제공함에 있다.

상기 목적을 달성하기 위해서 본 발명은 기지국에 할당된 하나의 제1 스크램블링 코드와 상기 기지국에 의해 채널 구분을 하기 위해 복수의 제2 스크램블링 코드들을 발생하는 방법에 있어서, 고정된 제1 엠 시퀀스를 발생하는 과정과, 고정된 제2 엠 시퀀스를 발생하는 과정과, 제1 스크램블링 코드를 발생하기 위하여 상기 제1 엠 시퀀스와 제2 엠 시퀀스를 가산하는 과정과, I 번째 이차 스크램블링 코드를 발생하기 위하여 상기 제2 엠 시퀀스를 I번 쉬프트하여 상기 제1 엠 시퀀스와 가산하는 과정으로 이루어짐을 특징으로 한다.

상기 다른 목적을 달성하기 위해서 본 발명은 기지국에 할당된 하나의 제1 스크램블링 코드와 상기 기지국에 의해 채널 구분을 하기 위해 복수의 제2 스크램블링 코드들을 발생하는 부호분할다중접속 이동통신시스템의 스크램블링 코드 생성 장치에 있어서, 제1엠 시퀀스를 생성하는 제1 엠 시퀀스 발생기와, 제2엠 시퀀스를 생성하는 제2 엠 시퀀스 발생기와, 상기 일차 스크램블링 코드들을 생성하기 위해 상기 제1엠 시퀀스와 제2엠 시퀀스를 가산하는 제1가산기와, 상기 복수의 이차 스크램블링 코드들 중 I 번째 이차 스크램블링 코드들을 생성하기 위해 상기 제2엠 시퀀스를 I 번 쉬프트한 제2엠 시퀀스를 출력하는 다수의 제1마스킹부와, 상기 이차 스크램블링 코드들을 발생하기 위해서 상기 제1엠 시퀀스와 상기 I번 쉬프트 한 제2엠 시퀀스를 가산하여 출력하는 다수의 제2가산기로 이루어짐을 특징으로 한다.

상기한 또 다른 목적을 달성하기 위해 본 발명은 기지국 구분을 위한 일차적 스크램블링 코드와 채널 구분을 위한 다수의 이차적 스크램블링코드로 구성되는 스크램블링 코드를 사용하는 국제이동전화서비스(UMTS) 이동통신시스템에서 다운링크 송신기의 스크램블링 코드 생성 장치에 있어서, 제1엠 시퀀스를 생성하는 제1 엠 시퀀스 발생기와, 제2엠 시퀀스를 생성하는 제2 엠 시퀀스 발생기와, 상기 제1엠 시퀀스와 제2엠 시퀀스를 가산하여 일차적 스크램블링 코드를 출력하는 제1가산기와, 상기 제1엠 시퀀스를 일정 길이 단위로 순환 이동시켜 출력하는 다수의 제1마스킹부와, 상기 제1마스킹부 각각에 대응되고 제2엠 시퀀스를 일정 길이 단위로 순환 이동시켜 출력하는 다수의 제2마스킹부와, 상호 대응되는 상기 제1마스킹부와 제2마스킹부들 사이에 각각 연결되고, 상기 해당 제1마스킹부와 제2마스킹부에서 출력되는 값을 가산하여 이차적 스크램블링 코드를 출력하는 다수의 제2가산기로 이루어져 상기 일차적 스크램블링 코드와 다수의 이차적 스크램블링 코드 순으로 그룹핑된 스크램블링 코드를 생성함을 특징으로 한다.

도1은 일반적인 UMTS 이동통신시스템의 다운링크 송신기 블록 구성도를 나타낸 도면.

도2는 일반적인 UMTS 이동통신시스템의 다운링크 송신기의 스크램블링 코드 그룹 생성기의 블록 구성을 나타낸 도면.

도3은 일반적인 UMTS 이동통신시스템의 다운링크 수신기의 블록 구성도를 나타낸 도면.

도4는 일반적인 UMTS 이동통신시스템의 다운링크 수신기의 스크램블링 코드 그룹 생성기의 블록 구성도를 나타낸 도면.

도5는 일반적인 UMTS 이동통신시스템의 스크램블링 코드 그룹 생성기의 구체적인 구성을 나타낸 도면.

도6은 본 발명의 제1실시 예에 따른 스크램블링 코드 구조를 나타낸 도면.

도7은 본 발명의 제1실시 예에 따른 UMTS 이동통신시스템의 다운링크 송신기의 스크램블링 코드 그룹 생성기의 상세 구성을 나타낸 도면.

도8은 본 발명의 제1실시 예에 따른 UMTS 이동통신시스템의 다운링크 수신기의 스크램블링 코드 그룹 생성기의 상세 구성을 나타낸 도면.

도9는 본 발명의 제2실시 예에 따른 스크램블링 코드의 구조를 나타낸 도면.

도10은 본 발명의 제2실시 예에 따른 UMTS 이동통신시스템의 다운링크 송신기의 스크램블링 코드 그룹 생성기의 상세 구성을 나타낸 도면.

도11은 본 발명의 제2실시 예에 따른 UMTS 이동통신시스템의 다운링크 수신기의 스크램블링 코드 그룹 생성기의 상세 구성을 나타낸 도면.

이하 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

상기의 스크램블링 코드로써 골드코드가 사용되는데, 골드코드는 서로 다른 두 개의 m-시퀀스들의 배타적합으로 생성되어진다. 길이 L을 갖는 상기의 두 m-시퀀스를 m1(t), m2(t)라 하면, 골드코드 집합은 서로 다른 L개의 서로 상관도 성질이 우수한 골드 시퀀스들로 구성되어지는데, 이 집합를 다음 <수학식1>과 같이 표기할 수 있다.

상기 t 는 시간 가변 수이고, τ는 쉬프트 값이다.

즉, 상기의 <수학식 1>을 설명하면 골드 코드들의 집합은 상기 m-시퀀스 m1(t)를 순환 이동(cyclic shift)시킨 시퀀스와 상기 m-시퀀스 m2(t)의 합으로 구성된 모든 시퀀스들의 집합이다. 따라서, 본 발명에서는 상기 m1(t)를 τ만큼 순환 이동(cyclic shift)시킨 시퀀스와 상기 m-시퀀스 m2(t)의 합을 골드 코드라 칭하기로 한다. 즉,(t) = m1(t+τ) + m2(t). 따라서, 상기의 골드코드의 주기가 2¹⁸-1이면, 골드코드를 구성하는 m-시퀀스들의 주기가 2¹⁸-1이므로, 상기 m1(t)를 최대 2¹⁸-1만큼 순환이동(cyclic shift)시킬 수 있고, 상기 골드코드들의 집합의 원소의 개수는 상기 최대 순환이동 할 수 있는 만큼의 최대 수인 2¹⁸-1과 같다.

본 발명의 실시예에서 다루어질 골드코드집합은 생성다항식을 가지는 m-시퀀스 m1(t)와 생성다항식을 가지는 m-시퀀스 m2(t)의 합으로 이루어지는 골드코드들을 원소로 하고, 상기 골드코드집합의 원소의 개수는 2¹⁸-1이다.

기존의 m-시퀀스 m1(t)의 경우, 상기의 m-시퀀스를 τ만큼 순환 이동한 수열은 상기 m-시퀀스를 생성하는 쉬프트 레지스터의 메모리값들에 마스크 함수를 취함으로써 얻어질 수 있다.

본 발명의 실시예에서는 상기의 마스크 함수들을 이용하여 여러개의 골드 시퀀스를 동시에 생성하는 생성기와, 상기 생성기를 이용할 때, 상기 골드시퀀스 집합을 상기의 일차적 스크램블링 코드와 이차적 스크램블링코드 집합으로 효과적으로 나누어 메모리로 저장하여야할 마스크함수 개수를 줄일 수 있는 방법을 제공한다.

제 1실시예

도 6은 상기 제1실시예에 따른 일차적스크램블링 코드와 이차적스크램블링 코드의 구조를 나타낸 도면이다.

먼저 2¹⁸-1 개의 골드시퀀스 중 하나의 골드시퀀스가 선택되어지면 맨 앞의 38400칩은 일차적 스크램블링 코드로 사용하고, 두 번째 38400칩은 상기 일차적 스크램블링 코드에 대응하는 첫 번째 이차적 스크램블링 코드로, 세 번째 38400칩은 상기 일차적 스크램블링 코드에 대응하는 두 번째 이차적 스크램블링 코드로, 네 번째 38400칩은 상기 일차적 스크램블링 코드에 대응하는 세 번째 이차적 스크램블링 코드로, 다섯 번째 38400칩은 상기 일차적 스크램블링 코드에 대응하는 네 번째 이차적 스크램블링 코드로, 여섯 번째 38400칩은 상기 일차적 스크램블링 코드에 대응하는 다섯 번째 이차적 스크램블링 코드로 사용하게 된다. 이 때, 상기와 같은 일차적 스크램블링 코드가 512개가 사용되어지면 512개의 일차적 스크램블링 코드에 각각 대응하는 이차적 스크램블링 코드 집합은 5개의 이차적 스크램블링 코드로 이루어진다. 구체적으로 설명하면 2¹⁸-1 길이의 스크램블링 코드를 38400으로 나누면 6개 그룹핑 스크램블링 코드를 얻을 수 있다. 6개의 그룹핑된 스크램블링 코드 중 첫 번째 그룹핑 스크램블링 코드는 일차적 스크램블링 코드로 사용하고, 나머지 그룹핑된 스크램블링 코드들은 이차적 스크램블링 코드로 사용된다. 상기와 같은 구조에서 한 셀에서 어떤 일차적 스크램블링 코드를 사용하고, 이 셀에서 채널 코드 부족현상이 일어나면 데이터 채널과 같은 특정 사용자들에게 전송되어지는 채널들에 대해서 상기 일차적 스크램블링 코드에 대응하는 이차적 스크램블링 코드집합의 한 원소인 이차적스크램블링 코드를 선택하게 된다. 도6에서 알 수 있듯이 일단 일차적 스크램블링 코드가 선택되면 그에 대응하는 이차적 스크램블링 코드들은 항상 일차적 스크램블링 코드를 일정간격 순환 이동을 한 형태를 갖는다. 이 때, 상기의 이차적 스크램블링 코드들은 상기 일차적 스크램블링 코드들에 대해 마스크함수를 적용함으로써 생성되어질 수 있는데, 이를 이용하여 하나의 일차적 스크램블링코드와 다수개의 이차적 스크램블링코드를 동시에 생성하는 송신기의 스크램블링 코드 그룹 생성기는 도7에서 도시하였다.

도 7을 참조하여 설명하면, 본 발명에 따른 스크램블링 코드 그룹 생성기 701은 상위 쉬프트 레지스터 메모리(이하 "제1쉬프트 레지스터 메모리"라 함) 700과 가산기 730을 포함하는 제1m-시퀀스 발생기 750, 하위 쉬프트 레지스터 메모리(이하 "제2쉬프트 레지스터 메모리"라 함) 705와 가산기 735를 포함하는 제2 m-시퀀스 발생기와 다수의 마스킹부 710, 712, 714, 716과 다수의 가산기 740, 742, 744와 다수의 지연기 720, 722, 724로 구성된다. 상기 제1쉬프트 레지스터 메모리 700은 소정의 레지스터 값 a_i를 저장하고 있다. 제2쉬프트 레지스터 메모리 705는 소정의 레지스터 값 b_i를 저장하고 있다.

메모리 700과 메모리 705에서 각 레지스터들에 저장된 상기 값들은 클럭 입력 시마다 변한다. 상기 쉬프트 메모리 700과 705는 18비트 이진 값 "a_i"와 "b_i"를 상기 쉬프트 메모리 700과 705 각각의 레지스터들에 저장한다.(i=0에서c-1,상기 c= 레지스터 메모리 700과 705에서 레지스터들의 총 수)

상기 제1 m-시퀀스 발생기 750은 레지스터 메모리 700과 레지스터 메모리 700의 레지스터들 0과 7로부터 2진 값들을 가산하는 이진 가산기인 상기 가산기 730을 이용하여 생성하고 레지스터 17합하여 출력한다. 상기 레지스터 메모리 700의 레지스터 0은 클럭이 입력될 때마다 제1 m-시퀀스를 형성하여 2진 값들을 순차적으로 출력한다.

마스킹부 710에서 712는 미리 결정된 칩 수에 의해 상기 제1 m-시퀀스를 순환 이동하여 발생하기 위해 마스크 코드 값 K¹ _i에서 K^N _i을 저장하고 상기 순환 이동들은 상기 제1 쉬프트 레지스터 메모리 700의 상기 레지스터 값 "a_i"와 마스크 코드 값을 곱하여 실행한다. 이는 식(L=1 to N)으로 표현되고 상기 결과값은 가산기 742와 744로 출력한다.

상기 제2 m-시퀀스 발생기 760은 레지스터 메모리 705와 레지스터 메모리 705의 레지스터들 0, 5, 7 및 10의 이진값을 더하는 상기 가산기 735를 사용하여 제2 m-시퀀스를 발생하고 상기 더한 값을 레지스터 17로 출력한다. 상기 레지스터 메모리 705의 레지스터 0은 클럭 입력 시마다 상기 제2 m-시퀀스를 생성하는 2진 값들을 순차적으로 출력한다.

상기 마스킹부 714에서 716은 미리 결정된 칩들의 수에 의해 제2 m-시퀀스의 순환 이동하여 발생시키기 위한 각 마스크 코드 값들(S¹ _ito S^N _i)을 저장한다. 상기 순환적인 이동들은 제2 쉬프트 레지스터 메모리 705의 레지스터 값 "b_i"를 상기 마스크 코드 값으로 곱하여 실행되고 그 결과 값들은 가산기들 742에서 744로 출력된다.

상기 각 m-시퀀스 발생기 750 및 760은 각각의 생성 다항식에 의해 m-시퀀스를 생성하여 출력한다.

상기 가산기 740은 상기 제1쉬프트 레지스터 메모리 700의 0 번째 레지스터 값과 상기 제2쉬프트 레지스터 메모리 705의 0 번째 레지스터 값을 가산하여 출력한다. 상기 가산기 740에서 가산되어 출력되는 스크램블링 코드가 일차적 스크램블링 코드가 된다. 그리고 가산기 742과 744는 상기 제1쉬프트 레지스터 메모리 700에 연결된 마스킹부 710과 712에서 각각 출력되는 1비트와 상기 제2쉬프트 레지스터 메모리 705에 연결되고, 상기 마스킹부 710과 712에 대응되는 각각의 마스킹부 714와 716에서 출력되는 1비트를 가산하여 출력한다. 바꾸어 말하면, 상기 제1그룹에서 N 번째 마스킹부 712로부터의 출력과 제2그룹에서 N번째 마스킹부 716으로부터의 출력을 가산할 때까지 상기 제1그룹에서 상기 제1 마스킹부 710의 출력과 상기 제2그룹에서 마스킹부 714로부터 출력되는 출력을 가산한다. 따라서 상기 제1 그룹에서 마스킹부 710에서 712의 각각은 제2 그룹에서의 마스킹부 714에서 716에 대응된다. 상기 대응되는 마스킹부들로부터 출력되는 값은 상기 가산기들 742에서 744 각각에서 가산된다. 즉 상기 마스킹부들은 제1쉬프트 레지스터 메모리 700과 제2쉬프트 레지스터 메모리 705에 대해 상호 대응되는 마스킹부를 갖는다. 예를 들면, 상기 마스킹부1 710에 대응되는 것은 마스킹부1 714이고, 마스킹부N 712에 대응되는 것은 마스킹부N 714이다. 상기 대응되는 마스킹부간(마스킹부1 710-마스킹부1 714, 마스킹부 712-마스킹부 716) 사이에 가산기 742와 744가 각각 연결되고 입력 클럭에 응답하여 상기 대응되는 마스킹부로부터 출력되는 두 비트를 가산하여 출력한다. 이때 출력되는 신호는 I성분을 갖는다.

지연기 720은 상기 I성분의 신호를 일정 칩만큼 지연하여 Q성분의 신호를 출력한다.

상기 구성에 따른 본 발명의 동작을 설명하면, 상기 제1쉬프트 레지스터 메모리 700과 연결되어 상기 제1쉬프트 레지스터 메모리 700의 레지스터 값 a_i를 순환 이동시키기 위한 18개의 레지스터를 가지는 제1쉬프트 레지스터 메모리 700과 18개의 쉬프트 레지스터를 가지는 제2쉬프트 레지스터 메모리 705에 일차적 스크램블링 코드에 대한 초기치가 입력되면, 상기 제 1, 제 2 쉬프프 레지스터 메모리의 0번째 레지스터 값들은 가산기 740으로 입력되어지고, 상기 제1쉬프트 레지스터 메모리 700의 18개의 값 a_i들은 제1 쉬프트 레지스터의 순환 이동된 N개의 수열을 생성하기 위해 마스킹부1 710 ~ 마스킹부N 712에 입력되어진다. 이와 동시에, 상기 제2쉬프트 레지스터 메모리 705의 18개의 값b_i들은 제1 쉬프트 레지스터의 순환 이동된 N개의 수열을 생성하기 위해 마스킹부1 714 ~ 마스킹부N 716에 입력되어진다. 그러면, 상기의 마스킹부1 710은 상기 제1 쉬프트 레지스터 메모리 700(18개의 레지스터들로부터 출력되는 18비트)에서 입력되어진 값들을 1번째 이차적 스크램블링을 생성하기 위한 마스크함수로 마스킹(즉,)하여 상기 마스킹되어진 값을 가산기 742로 출력한다. 그리고, 상기의 마스킹부N 712는 상기 제1 쉬프트 레지스터에서 입력되어진 값들을 N번째 이차적 스크램블링을 생성하기 위한 마스크함수로 마스킹(즉,)하여 상기 마스킹되어진 값을 가산기 744로 출력한다. 또 한, 상기의 마스킹부N 716는 상기 하위 쉬프트 레지스터에서 입력되어진 값들을 N번째 이차적 스크램블링을 생성하기 위한 마스크함수로 마스킹(즉,)하여 상기 마스킹되어진 값을 가산기 744로 출력한다. 그리고, 상기의 마스킹부1 714은 상기 제2 쉬프트 레지스터에서 입력되어진 값들을 첫 번째 이차적 스크램블링을 생성하기 위한 마스크함수로 마스킹(즉,)하여 상기 마스킹되어진 값을 가산기 742로 출력한다. 그러면 상기 가산기 740은 쉬프트 레지스터 메모리 700과 쉬프트 레지스터 메모리 705의 0번째 레지스터에서 각각 출력된 비트들을 가산하여 출력한다. 이 출력된 신호들은 바로 출력됨과 동시에 지연기 720으로 입력되어 지연되었다가 출력된다. 그리고, 상기 가산기 742는 마스킹부1 710와 714에서 출력된 두 비트를 가산하여 I 성분으로 출력한다. 출력된 신호들은 바로 출력됨과 동시에 지연기 722로 입력된다. 상기 지연기 722는 상기 가산기 742에서 출력되는 I 성분의 신호를 특정 칩만큼 지연하여 Q 성분의 스크램블 신호를 출력한다. 상기 가산기 744는 마스킹부N 712과 716에서 출력된 두비트를 가산하여 I성분의 신호를 출력한다. 상기 출력된 I성분의 신호들은 바로 출력됨과 동시에 지연기 724로 입력되어 특정 칩만큼 지연되었다가 출력된다. 그러면, 제1쉬프트 레지스터 메모리 700의 값들 중 0번째,7번째 레지스터 값들은 가산기 730으로 출력되어 가산되어지고, 이 때,왼쪽의 값들이 오른쪽으로 한칸씩 이동되어 지면, 맨 왼쪽의 레지스터에 가산기 730으로부터 출력된 값이 채워진다. 제2쉬프트 레지스터 메모리 705의 값들 중 0번째, 5번째, 7번째, 10번째 레지스터값들은 가산기 735로 출력되어 가산되어지고, 이 때,왼쪽의 값들이 오른쪽으로 한칸씩 이동되어 지면, 맨 왼쪽의 레지스터( 열 일곱 번째 레지스터)에 가산기 735로부터 출력된 값이 채워지면 다시 상기와 같은 동작을 반복하면서 여러 개의 스크램블링 코드를 생성한다.

도 8은 상기 하나의 일차적 스크램블링 코드와 하나의 이차적 스크램블링 코드를 동시에 생성하는 수신기의 스크램블링 코드 생성기를 도시한다. 수신기는 공통제어채널과 자신에게 할당된 데이터 채널에 대한 스크램블링 코드만 가지면 되므로 일차적 스크램블링 코드와 이차적 스크램블링 코드 하나씩만 가지면 된다.

도 8을 참조하면 상위에 18개의 쉬프트 레지스터를 가지는 제1쉬프트 레지스터 메모리 840과 하위에 18개의 쉬프트 레지스터를 가지는 제2쉬프트 레지스터 메모리 845에 일차적 스크램블링코드에 대한 초기치가 입력되면, 제1, 제 2 쉬프트 레지스터 메모리 0번째 레지스터값들은 가산기 810으로 입력된다. 상기 가산기 810의 출력은 일차 스크램블링 코드이다. 상기 제1쉬프트 레지스터 메모리 840의 18개의 값a_i들은 제1 쉬프트 레지스터의 순환 이동된 수열을 생성하기 위해 마스킹부 820에 입력되어진다. 이와 동시에, 상기 제2 쉬프트 레지스터 메모리 845의 18개의 값b_i들은 하위 쉬프트 레지스터의 순환 이동된 수열을 생성하기 위해 마스킹부 825에 입력되어진다. 그러면, 상기의 마스킹부 820은 상기 제1 쉬프트 레지스터에서 입력되어진 값들을 1번째 이차적 스크램블링을 생성하기 위한 마스크함수로 마스킹(즉,)하여 상기 마스킹되어진 값을 가산기 815로 출력한다. 또한, 상기의 마스킹부 825는 상기 하위 쉬프트 레지스터에서 입력되어진 값들을 이차적 스크램블링 코드를 생성하기 위한 마스크함수로 마스킹(즉,)하여 상기 마스킹되어진 값을 가산기 815로 출력한다. 그러면 상기 가산기 810은 쉬프트 레지스터 메모리 840과 쉬프트 레지스터 메모리 845의 0번째 레지스터에서 각각 출력된 비트들을 가산하여 I성분의 일차 스크램블링 코드 신호들을 출력한다. 상기 출력된 I성분의 신호들은 바로 출력됨과 동시에 지연기 830으로 입력되어 특정 칩만큼 지연되었다가 Q성분의 신호로 출력된다. 그리고, 상기 가산기 815는 마스킹부 820과 825에서 출력된 두 비트를 가산하여 I성분의 일차 스크램블링 코드 신호들을 출력한다. 이 출력된 신호들은 바로 출력됨과 동시에 지연기 835로 입력되어 지연되었다가 출력된다. 그러면, 제1 레지스터의 값들중 0번째,7번째 레지스터 값들은 가산기 800으로 출력되어 가산되어지고, 이 때,왼쪽의 값들이 오른쪽으로 한칸씩 이동되어 지면, 맨 왼쪽의 레지스터에 가산기 800으로부터 출력된 값이 채워지고, 하위 레지스터의 값들중 0번째,5번째,7번째,10번째 레지스터 값들은 가산기 805으로 출력되어 가산되어지고, 이 때,왼쪽의 값들이 오른쪽으로 한 칸씩 이동되어 지면, 맨 왼쪽의 레지스터에 가산기 805으로부터 출력된 값이 채워지면 다시 상기와 같은 동작을 반복하면서 여러 개의 스크램블링 코드를 생성한다.

상기 제1실시 예에서 나타난 스크램블링 코드 생성기는 송신기의 구조에 대해서는 각각의 이차적 스크램블링 코드를 생성하기 위해 제1쉬프트 레지스터 메모리와 제2쉬프트 레지스터 메모리에 각각 다른 2개의 마스크함수를 구비하여야하고, N개의 스크램블링 코드를 생성하기 위해서는 2N개의 마스크함수를 구비하여야한다. 따라서, 상기의 도6의 일차적 스크램블링 코드와 이차적 스크램블링 코드의 구조를 가짐으로써 상기 도7과 도8과 같은 송수신구조의 스크램블링 코드 생성기를 구현하여 아주 작은 하드웨어 복잡도를 가지는 2N개의 마스크함수만을 더 구비하여 여러개의 스크램블링코드를 생성할 수 있다.

제 2실시예

도 9는 상기 제2실시 예에 따른 일차적스크램블링 코드와 이차적스크램블링 코드의 구조를 나타내는 도면이다. 상기 제1실시 예가 m1(t) 시퀀스와 m2(t) 시퀀스에 모두 마스킹하여 스크램블링 코드를 생성한 데 반하여, 제2실시 예는 m1(t)는 순환 이동하지 않고, m2(t)만 순환 이동하여 스크램블링 코드를 생성하는 것이다. 즉, 제2실시 예는 상기 <수학식 1>로 표현되는 실시 예이다.

도9를 참조하면, 먼저 하나의 일차적 스크램블링 코드에 따라 M개의 이차적 스크램블링 코드가 대응될 때, 골드코드 집합중 1, M+2, 2M+3,...,((K-k)*M+1),...,511M+512번 골드코드들을 일차적 스크램블링 코드로 사용하고, K번째 일차적 스크램블링 코드로 사용되는 ((K-1)*M+1)번째 골드코드에 대응하는 이차적 스크램블링 코드들은 M개의 2+i*(M+1),...,((K+1)*M+1)번째 골드코드들로 구성되어져 있다. 이때, 상기의 각각의 스크램블링 코드는 각각에 해당하는 골드코드의 앞의 38400칩를 반복하여 사용하게 되어진다. 이 때, 상기와 같은 일차적 스크램블링 코드가 512개가 사용되어지면 512개의 일차적 스크램블링 코드에 각각 대응하는 이차적 스크램블링 코드 집합은 M개의 이차적 스크램블링 코드들로 이루어진다. 상기와 같은 구조에서 한 셀에서 일차 스크램블링 코드들 중 하나의 일차적 스크램블링 코드를 사용하고, 이 셀에서 채널코드 부족현상이 일어나면 데이터 채널과 같은 특정 사용자들에게 전송되어지는 채널들에 대해서 상기 일차적 스크램블링 코드에 대응하는 이차적 스크램블링 코드집합의 한 원소인 이차적 스크램블링 코드를 사용하게 된다. 도9에서 일단 일차적 스크램블링 코드가 결정되면 그에 대응하는 이차적 스크램블링 코드들은 항상 일차적 스크램블링 코드의 제1쉬프트 레지스터만을 순환 이동을 한 형태를 갖는다. 이 때, 상기의 이차적 스크램블링 코드들은 상기 일차적 스크램블링코드들의 제1 쉬프트 레지스터에 대해 마스크함수를 적용함으로써 생성되어질 수 있다. 이를 이용하여 하나의 일차적 스크램블링 코드와 다수개의 이차적 스크램블링 코드를 동시에 생성하는 송신기의 스크램블링 코드 생성기는 도10에서 나타내었다.

도 10을 참조하면 상기 제1 m-시퀀스 발생기 1050은 제1 쉬프트 레지스터 메모리 1004(레지스터들 0에서 17을 가짐)과 레지스터 0과 7의 출력을 가산하기 위한 가산기 1010을 포함하고, 상기 제2 m-시퀀스 발생기 1060은 제2 레지스터 메모리 1045(레지스터들 0에서 17을 가짐)와 레지스터들 0, 5, 7, 10의 출력을 가산하기 위한 가산기 1015를 포함한다. 도 10에서 상기 스크램블링 코드 발생기는 상기 두 개의 m-시퀀스 발생기 1050 및 1060과, 다수의 마스킹부 1000 - 1005와, 다수의 가산기 1030-1034와, 다수의 지연기 1020-1024로 이루어진다.

상기 제1쉬프트 레지스터 메모리 1040은 소정의 레지스터 값 a_i를 저장하고 있다. 제2쉬프트 레지스터 메모리 1045는 소정의 레지스터 값 b_i를 저장하고 있다.

상기 쉬프트 레지스터 메모리 1040과 1045는 18 이진값들(비트들 또는 심볼들) "a_i" 및 "b_i"(0≤i≤17)의 값을 저장할 수 있다. 상기 두 개의 m-시퀀스 발생기들 1050 및 1060은 입력 클럭이 입력할 때마다 각각의 생성다항식에 따라 직렬 출력 시퀀스 비트들을 발생한다.

본 발명의 제2실시 예에서 스크램블링 코드들을 발생하기 위해서 38400 심볼들의 길이를 갖는 골드코드를 사용한다. 따라서 상기 쉬프트 레지스터 메모리들 1040 및 1045는 각각의 쉬프트 레지스터 메모리들 1040 및 1045가 38400 심볼들의 길이를 가지는 시퀀스들을 출력할 때 초기값으로 리셋해야 한다.

상기 제1 m-시퀀스 발생기 1050은 쉬프트 레지스터 메모리 1040과 상기 쉬프트 레지스터 메모리 1040의 레지스터 0과 7의 이진값들을 가산하고 상기 가산된 값을 레지스터 17로 출력하는 가산기를 사용하여 제1 m-시퀀스를 발생한다. 상기 쉬프트 레지스터 메모리 1040의 레지스터 0은 입력클럭이 입력될 때마다 상기 제1 m-시퀀스를 생성하여 이진값들로 순차적으로 출력한다.

마스킹부 1000과 1005는 상기 제1 m-시퀀스를 일정 칩만큼 순환 이동시켜 발생하기 위한 각각의 마스크 코드값(to)을 저장한다. 상기 순환 이동은 상기 마스킹 코드 값들과 제1 쉬프트 레지스터 메모리 1040의 레지스터값 "a_i"를 곱하여 수행된다. 이를 식으로 표현하면이다. 상기 결과값은 가산기들 1032-1034로 각각 제공된다. 본 발명의 참조된 실시 예에서 상기 마스크 코드 값들(to) 각각은 1에서 n번 순환적으로 쉬프트되는 새로운 시퀀스를 생성한다. 따라서 마스크 코드 값의 각각은 요구되는 순환 쉬프팅의 수에 의해 결정된다.

가산기 1030은 상기 제1쉬프트 레지스터 메모리 1040의 0 번째 레지스터 값과 상기 제2쉬프트 레지스터 메모리 1045의 0 번째 레지스터 값을 가산하여 출력한다. 상기 가산기 1030에서 가산되어 출력되는 스크램블링 코드가 일차적 스크램블링 코드가 된다. 그리고 가산기 1032와 1034는 상기 제1쉬프트 레지스터 메모리 1040에 연결된 마스킹부 1000과 1005에서 각각 출력되는 1비트와 상기 제2쉬프트 레지스터 메모리 1045에서 출력되는 1비트를 가산하여 출력한다. 이때 출력되는 스크램블링 코드 신호들은 I성분을 갖는다. 여기서 상기 1030의 출력은 상기 일차 스크램블링 코드로 사용된다. 그리고 상기 가산기 1032-1034에서 출력되는 스크램블링 코드들은 상기 일차 스크램블링 코드들에 대응되는 이차 스크램블링 코드들로서 사용될 수 있다. 예를 들면, 마스크 값들이 (to)이라면 k¹ _i=(000000000000000010), k² _i=(000000000000000100), k³ _i=(00000000000001000).....

마스크 값들을 제어함에 의해 다른 일차 및 이차 코드들은 생성될 수 있다. 상기 예에서는 m-시퀀스를 'n'번 순환 이동하여 필요로 하는 마스크 코드를 얻는 방법을 나타내었다. 일반적으로 m-시퀀스는 생성다항식으로 Xⁿ을 나누는(i.e., Xⁿ/f(x);f(x)는 생성다항식) 것이고 마스크 코드를 생성하기 위해 나눈것의 나머지를 취하는 것이다. 예를 들면, 생성다항식이 f(x)=x¹⁸+ x⁷+ 1이고 31번 순환 이동시킨 마스크 코드가 요구된다면 상기 f(x)로 상기 x³¹을 나누고, 더 나눌 수 없을 때의 나머지를 취한다. 상기 최종 나머지는

이므로

x¹³+ x⁹+ x²이다.

상기 x¹³+ x⁹+ x²에 대응하는 이진 시퀀스는 m-시퀀스를 31번 순환 이동시키기 위해 필요로 되는 마스크 코드는 "000010001000000100"이다.

지연기 1020-1024는 상기 I성분의 스크램블링 코드 신호들을 일정 칩만큼 지연하여 Q성분의 신호를 출력한다.

상술한 바와 같이 본 발명의 제2실시 예에서는 도9에서 나타나는 스크램블링 코드 그룹들을 생성하고, 하나의 골드 코드 발생기와 마스킹부 1000-1005와 가산기 1022-1034를 사용한다.

구체적인 동작을 설명 설명하면, 상위에 18개의 쉬프트 레지스터를 가지는 제1쉬프트 레지스터 메모리1040과 하위에 18개의 쉬프트 레지스터를 가지는 제2쉬프트 레지스터 메모리 1045에 일차적 스크램블링코드에 대한 초기치가 입력되면, 제1 및 제2 쉬프트레지스터 메모리 1040, 1045의 0번째 레지스터값들은 가산기 1030으로 입력되어지고, 상기 제1쉬프트 레지스터 메모리 1040의 18개의 값a_i들은 제1쉬프트 레지스터의 순환 이동된 1- N개의 수열을 생성하기 위해 마스킹부1 1000 ~ 마스킹부N 1005에 입력되어진다. 그러면, 상기의 마스킹부1 1000은 상기 제1 쉬프트 레지스터 메모리 1040에서 입력되어진 값(a_i)들을 1번째 이차적 스크램블링을 생성하기 위한 마스크함수로 마스킹(즉,)하여 상기 마스킹되어진 값(a_i)을 가산기 1032로 출력한다. 그리고, 상기의 마스킹부N 1005는 상기 제1쉬프트 레지스터 메모리 1040에서 입력되어진 값(a_i)들을 N번째 이차적 스크램블링을 생성하기 위한 마스크함수로 마스킹(즉,)하여 상기 마스킹되어진 값을 가산기 1034로 출력한다. 동시에 상기 가산기 1030은 제1쉬프트 레지스터 메모리 1040과 제2쉬프트 레지스터 메모리 1045의 0번째 레지스터에서 각각 출력된 비트들을 가산하여 출력하고 이 출력된 신호들은 바로 출력됨과 동시에 지연기 1020으로 입력되어 지연되었다가 출력된다. 그리고, 상기 가산기 1032는 마스킹부1 1000와 제2쉬프트 레지스터 메모리 1045의 0번째 레지스터에서 각각 출력된 비트들을 가산하여 출력하고 이 출력된 신호들은 바로출력됨과 동시에 지연기 1022로 입력되어 지연되었다가 출력되고, 상기 가산기 1034는 마스킹부N 1005와 쉬프트 레지스터 1045의 0번째 레지스터에서 각각 출력된 비트들을 가산하여 출력하고 이 출력된 신호들은 바로 출력됨과 동시에 지연기 1024로 입력되어 지연되었다가 출력된다. 그러면, 상위 레지스터의 값들중 0번째,7번째 레지스터 값들은 가산기 1010으로 출력되어 가산되어지고, 이 때, 왼쪽의 값들이 오른쪽으로 한 칸씩 이동되어 지면, 맨 왼쪽의 레지스터에 가산기 1010으로부터 출력된 값이 채워지고, 제2 쉬프트 레지스터 메모리 1045의 값들 중 0번째, 5번째, 7번째, 10번째 레지스터값들은 가산기 1015로 출력되어 가산되어지고, 이 때,왼쪽의 값들이 오른쪽으로 한칸씩 이동되어 지면, 맨 왼쪽의 레지스터에 가산기 1015로부터 출력된 값이 17번째 레지스터로 채워지면 다시 상기와 같은 동작을 반복하면서 여러 개의 스크램블링 코드를 생성한다.

도 11은 상기 하나의 일차적 스크램블링 코드와 하나의 이차적 스크램블링 코드를 동시에 생성하는 수신기의 스크램블링 코드 생성기를 나타낸 도면이다. 도10과 도11에서 설명한 실시 예는 다른 송신기 및 수신기에도 적용되어질 수 있다.

본 발명의 제2 실시 예에 따른 수신기는 하나의 이차적 스크램블링 코드만을 사용하므로 마스킹부 1100이 하나만 있으면 된다.

도 11을 참조하여 수신기의 동작을 설명하면 상위의 18개의 쉬프트 레지스터를 가지는 제1쉬프트 레지스터 메모리1140와 하위의 18개의 쉬프트 레지스터를 가지는 쉬프트 레지스터 메모리1145에 일차적 스크램블링 코드에 대한 초기치가 입력되면, 제1 및 제2 쉬프트 레지스트 메모리 1140, 1145의 0번째 레지스터 값들은 가산기 1120으로 입력되어지고, 상기 제1쉬프트 레지스터 메모리 1140의 18개의 값a_i들은 제1쉬프트 레지스터의 순환 이동된 수열을 생성하기 위해 마스킹부 1100에 입력되어진다. 그러면, 상기의 마스킹부 1100은 상기 제1 쉬프트 레지스터 메모리 1040에서 입력되어진 값들을 1번째 이차적 스크램블링을 생성하기 위한 마스크함수로 마스킹(즉,)하여 상기 마스킹되어진 값을 가산기 1125로 출력한다. 그러면 상기 가산기 1125는 제1쉬프트 레지스터 메모리 1140과 제2쉬프트 레지스터 메모리 1145의 0번째 레지스터에서 각각 출력된 비트들을 가산하여 출력하고 이 출력된 신호들은 바로 출력됨과 동시에 지연기 1130으로 입력되어 지연되었다가 출력된다. 그리고, 상기 가산기 1125는 마스킹부 1100과 제2쉬프트 레지스터 메모리 1145의 0번째 레지스터에서 각각 출력된 비트들을 가산하여 출력하고 이 출력된 신호들은 바로 출력됨과 동시에 지연기 1135로 입력되어 지연되었다가 출력된다. 그러면, 제1쉬프트 레지스터 메모리의 값들중 0번째, 7번째 레지스터 값들은 가산기 1110으로 출력되어 가산되어지고, 이 때,왼쪽의 값들이 오른쪽으로 한칸씩 이동되어 지면, 맨 왼쪽의 레지스터에 가산기 1110으로부터 출력된 값이 채워진다. 제2쉬프트 레지스터 메모리 1145의 값들 중 0번째, 5번째, 7번째, 10번째 레지스터 값들은 가산기 1115로 출력되어 가산되어지고, 이 때,왼쪽의 값들이 오른쪽으로 한 칸씩 이동되어 지면, 맨 왼쪽의 레지스터에 가산기 1115로부터 출력된 값이 채워지면 다시 상기와 같은 동작을 반복하면서 여러 개의 스크램블링 코드를 생성한다. 상기 마스크 값들은 수신기가 다른 스크램블링 코드들을 필요할 때 제어기(도시하지 않음)에 의해 제어되어 생성될 수 있다.

상기 제1실시 예에서 나타난 스크램블링 코드 생성기는 송신기의 구조에 대해서는 각각의 이차적 스크램블링 코드를 생성하기 위해 상위에 각각 다른 마스크함수들을 구비하여야 하고, N개의 스크램블링 코드를 생성하기 위해서는 N개의 마스크함수를 구비하여야한다. 따라서, 상기의 도9의 일차적 스크램블링 코드와 이차적 스크램블링 코드의 구조를 가짐으로써 상기 도10과 도11과 같은 송수신구조의 스크램블링 코드 생성기를 구현하여 아주 작은 하드웨어 복잡도를 가지는 N개의 마스크함수만을 더 구비하여 여러개의 스크램블링 코드를 생성할 수 있는 이점이 있다.

마스크 함수를 이용하여 일정 길이 단위로 그룹핑되는 스크램블링 코드를 생성하는 스크램블링 코드를 생성함으로서 하드웨어 복잡도를 최소화 할 수 있는 이점이 있다.

기지국에 가용한 직교코드가 없을 때 일차 스크램블링 코드 및 이차 스크램블링 코드를 사용함으로써 기지국의 가용한 통신 링크를 증가시킬 수 있는 이점이 있다.

Claims (30)

1. 이동통신시스템을 위한 일차적 스크램블링 코드 및 상기 일차 스크램블링 코드에 결합된 N차의 이차적 스크램블링 코드 생성방법에 있어서,

   값 a_i를 갖는 복수개의 레지스터를 갖는 제1 쉬프트 레지스터 메모리로부터 제1 엠 시퀀스를 생성하는 과정과,

   값 b_i를 갖는 복수개의 레지스터를 갖는 제2 쉬프트 레지스터 메모리로부터 제2 엠 시퀀스를 생성하는 과정과,

   상기 제1 엠 시퀀스를 상기 제2 엠 시퀀스에 가산하여 상기 일차적 스크램블링 코드를 생성하는 과정과,

   상기 a_i를 마스킹함으로써 L번 순환적으로 이동시킨 제1 엠-시퀀스인 L 번째의 이차적 시퀀스를 발생하는 과정과,

   상기 L 번째의 이차적 시퀀스를 상기 제2 엠 시퀀스에 가산함으로써 L 번째의 이차적 스크램블링 코드를 발생하는 과정으로 이루어짐을 특징으로 하는 방법.
2. 제1항에 있어서, 상기 제1 및 제2 엠 시퀀스들은 각각 제1의 발생기 다항식과 제2의 발생기 다항식에 기초하여 생성되는 것을 특징으로 하는 방법.
3. 제1항에 있어서, 상기 단계 a_i의 마스킹은 하기의 수학식으로 표현되는 것을 특징으로 하는 방법:
4. 제2항에 있어서, 상기 제1 쉬프트 레지스터 메모리를 순환적으로 쉬프트하는 단계를 더 포함하는 것을 특징으로 하는 방법.
5. 제4항에 있어서, 상기 제1 쉬프트 레지스터 메모리를 순환적으로 쉬프트하는 단계는, 상기 제1의 엠 시퀀스의 상기 제1의 발생기 다항식에 기초하여 상기 제1 쉬프트 레지스터 메모리의 미리 정해진 비트들을 더하는 단계와, 상기 제1 쉬프트 레지스터 메모리를 우측으로 쉬프트하는 단계와, 상기 미리 정해진 비트들의 더해진 값을 상기 제 1쉬프트 레지스터 메모리의 17번째 레지스터에 삽입하는 단계를 포함하는 것을 특징으로 하는 방법.
6. 제5항에 있어서, 상기 미리 정해진 비트들은 상기 제 1쉬프트 레지스터 메모리의 0번째 레지스터와 7번째 레지스터를 포함함을 특징으로 하는 방법.
7. 제2항에 있어서, 상기 제2 쉬프트 레지스터 메모리를 순환적으로 쉬프트하는 단계를 더 포함하는 것을 특징으로 하는 방법.
8. 제7항에 있어서, 상기 제2 쉬프트 레지스터 메모리를 순환적으로 쉬프트하는 단계는, 상기 제2의 엠 시퀀스의 상기 제2의 발생기 다항식에 기초하여 상기 제2 쉬프트 레지스터 메모리의 미리 정해진 비트들을 더하는 단계와, 상기 제2의 쉬프트 레지스터 메모리를 우측으로 쉬프트하는 단계와, 상기 미리 정해진 비트들의 더해진 값을 상기 제 2 쉬프트 레지스터 메모리이 17번째 레지스터에 삽입하는 단계를 포함하는 것을 특징으로 하는 방법.
9. 제8항에 있어서, 상기 미리 정해진 비트들은 상기 제 2 쉬프트 레지스터 메모리의 0번째, 5번째, 7번째, 그리고 10번째 레지스터를 포함함을 특징으로 하는 방법.
10. 제1항에 있어서, 상기 L번째 이차적 스크램블링 코드의 Q-채널 요소를 생성하기 위해 상기 L번째의 이차적 스크램블링 코드를 지연시키는 단계를 더 포함하며, 상기 지연되지 않은 L번째의 이차적 스크램블링 코드는 상기 L번째 이차적 스크램블링 코드의 I-채널 요소인 것을 특징으로 하는 방법.
11. 이동통신시스템을 위한 일차적 스크램블링 코드 및 상기 일차적 스크램블링 코드에 결합된 N차의 이차적 스크램블링 코드 생성방법에 있어서,

    값 a_i를 갖는 복수개의 레지스터를 갖는 제1 쉬프트 레지스터 메모리로부터 제1 엠 시퀀스를 생성하는 과정과,

    값 b_i를 갖는 복수개의 레지스터를 갖는 제2의 쉬프트 레지스터 메모리로부터 제2 엠 시퀀스를 생성하는 과정과,

    상기 제1 엠 시퀀스를 상기 제2 엠 시퀀스에 가산하여 상기 일차적 스크램블링 코드를 생성하는 과정과,

    상기 a_i를 마스킹 섹션에 입력하는 과정과,

    각각의 마스킹 섹션 내의 상기 a_i를 마스킹하여 이차적 시퀀스를 생성하는 과정과,

    상기 각각의 이차적 시퀀스를 상기 엠 시퀀스에 가산함으로써 N차의 이차적 스크램블링 코드를 발생하는 과정을 포함하며,

    L 번째 이차적 시퀀스는 L번 순환적으로 쉬프트된 제1 엠 시퀀스인 것을 특징으로 하는 방법.
12. 제11항에 있어서, 상기 제1 및 제2의 엠 시퀀스들은 각각 제1의 발생기 다항식과 제2의 발생기 다항식에 기초하여 생성되는 것을 특징으로 하는 방법.
13. 제11항에 있어서, 상기 단계 a_i의 마스킹은 하기의 수학식으로 표현되는 것을 특징으로 하는 방법:
14. 제12항에 있어서, 상기 제1 쉬프트 레지스터 메모리를 순환적으로 쉬프트하는 단계를 더 포함하는 것을 특징으로 하는 방법.
15. 제14항에 있어서, 상기 제1 쉬프트 레지스터 메모리를 순환적으로 쉬프트하는 단계는, 상기 제1의 엠 시퀀스의 상기 제1의 발생기 다항식에 기초하여 상기 제1 쉬프트 레지스터 메모리의 미리 정해진 비트들을 더하는 단계와, 상기 제1 쉬프트 레지스터 메모리를 우측으로 쉬프트하는 단계와, 상기 미리 정해진 비트들의 더해진 값을 상기 제 1 쉬프트 레지스터 메모리의 17번째 레지스터에 삽입하는 단계를 포함하는 것을 특징으로 하는 방법.
16. 제15항에 있어서, 상기 미리 정해진 비트들은 상기 제 1쉬프트 레지스터 메모리의 0번째 레지스터와 7번째 레지스터를 포함함을 특징으로 하는 방법.
17. 제12항에 있어서, 상기 제2 쉬프트 레지스터 메모리를 순환적으로 쉬프트하는 단계를 더 포함하는 것을 특징으로 하는 방법.
18. 제17항에 있어서, 상기 제2 쉬프트 레지스터 메모리를 순환적으로 쉬프트하는 단계는, 상기 제2의 엠 시퀀스의 상기 제2의 발생기 다항식에 기초하여 상기 제2 쉬프트 레지스터 메모리의 미리 정해진 비트들을 더하는 단계와, 상기 제2 쉬프트 레지스터 메모리를 우측으로 쉬프트하는 단계와, 상기 미리 정해진 비트들의 더해진 값을 상기 제 2 쉬프트 레지스터 메모리의 17번째 레지스터에 삽입하는 단계를 포함하는 것을 특징으로 하는 방법.
19. 제18항에 있어서, 상기 미리 정해진 비트들은 상기 제 2 쉬프트 레지스터 메모리의 0번째, 5번째, 7번째, 그리고 10번째 레지스터를 포함함을 특징으로 하는 방법.
20. 제11항에 있어서, 상기 L번째 이차적 스크램블링 코드들의 Q-채널 요소를생성하기 위해 상기 L번째의 이차적 스크램블링 코드들을 지연시키는 단계를 더 포함하며, 상기 지연되지 않은 L번째의 이차적 스크램블링 코드들은 상기 L번째 이차적 스크램블링 코드들의 I-채널 요소들인 것을 특징으로 하는 방법.
21. 이동통신시스템을 위한 일차적 스크램블링 코드 및 상기 일차적 스크램블링 코드에 결합된 N차의 이차적 스크램블링 코드를 생성하는 스크램블링 코드 생성장치에 있어서,

    제1 엠 시퀀스를 생성하는 제1 쉬프트 레지스터 메모리와,

    제2 엠 시퀀스를 생성하는 제2 쉬프트 레지스터 메모리와,

    상기 제1 엠 시퀀스와 상기 제2 엠 시퀀스를 가산하여 일차적 스크램블링 코드를 생성하는 일차적 가산기와,

    상기 제1 쉬프트 레지스터 메모리의 각 레지스터 값 a_i를 마스킹하여 이차적 시퀀스를 생성하는 복수개의 마스킹 섹션과

    제2시퀀스를 상기 제2 엠 시퀀스에 가산하여 이차적 스크램블링 코드를 생성하는 복수개의 이차적 가산기,

    를 포함하며,

    상기 제1 쉬프트 레지스터 메모리는 , 값 a_i를 갖는 복수개의 레지스터를 가지고,

    상기 제2 쉬프트 레지스터 메모리는, 값 b_i를 갖는 복수개의 레지스터를 가지며,

    상기 각각의 마스킹 섹션은 상기 제1 엠 시퀀스에 마스크를 사용함으로써 이용하는 것을 특징으로 하는 상기 장치.
22. 제21항에 있어서, 상기 제1 및 제2의 엠 시퀀스들은 각각 제1의 발생기 다항식과 제2의 발생기 다항식에 기초하여 생성되는 것을 특징으로 하는 장치.
23. 제21항에 있어서, 상기 각 마스킹 섹션의 마스킹은 하기의 수학식으로 표현되는 것을 특징으로 하는 장치:
24. 제22항에 있어서, 상기 제1 쉬프트 레지스터 메모리의 비트들을 더하는 제1의 레지스터 가산기를 더 포함하며, 상기 제1 쉬프트 레지스터는 상기 제1의 엠 시퀀스의 상기 제1의 발생기 다항식에 기초하여 상기 제1의 레지스터 가산기내의 상기 제1 쉬프트 레지스터 메모리의 미리 정해진 비트들을 더하고, 상기 제1 쉬프트 레지스터 메모리를 우측으로 쉬프트하고, 상기 제1의 레지스터 가산기의 출력을 상기 제 1 쉬프트 레지스터 메모리의 17번째 레지스터에 삽입함으로써 순환적으로 쉬프트되는 것을 특징으로 하는 장치.
25. 제24항에 있어서, 상기 미리 정해진 비트들은 상기 제 1쉬프트 레지스터 메모리의 0번째 레지스터와 7번째 레지스터를 포함함을 특징으로 하는 장치.
26. 제24항에 있어서, 상기 제2의 쉬프트 레지스터 메모리의 비트들을 더하는 제2의 레지스터 가산기를 더 포함하며, 상기 제2의 쉬프트 레지스터는 상기 제2의 엠 시퀀스의 상기 제2의 발생기 다항식에 기초하여 상기 제2의 레지스터 가산기내의 상기 제2의 쉬프트 레지스터 메모리의 미리 정해진 비트들을 더하고, 상기 제2의 쉬프트 레지스터 메모리를 우측으로 쉬프트하고, 상기 제2의 레지스터 가산기의 출력을 상기 제 2 쉬프트 레지스터 메모리의 17번째 레지스터에 삽입함으로써 순환적으로 쉬프트되는 것을 특징으로 하는 장치.
27. 제26항에 있어서, 상기 미리 정해진 비트들은 상기 제 2 쉬프트 레지스터 메모리의 0번째, 5번째, 7번째, 그리고 10번째 레지스터를 포함함을 특징으로 하는 장치.
28. 제21항에 있어서, 상기 일차적 스크램블링 코드와 상기 이차적 스크램블링 코드들의 Q-채널 요소들을 생성하기 위해 상기 일차적 가산기와 상기 이차적 가산기의 출력들을 지연시키는 다수개의 지연블럭을 더 포함하는 것을 특징으로 하는 장치.
29. 이동통신시스템에서 일차적 스크램블링 코드 및 상기 일차적 스크램블링 코드에 연관되는 이차적 스크램블링 코드들을 생성하는 장치에 있어서,

    a_i를 갖는 다수의 레지스터들을 갖고 제1 엠 시퀀스를 생성하는 제1 쉬프트 레지스터와,

    b_i를 갖는 다수의 레지스터들을 갖고 제2 엠 시퀀스를 생성하는 제2 쉬프트 레지스터와,

    상기 제1 엠 시퀀스와 상기 제2 엠 시퀀스를 가산하여 상기 이차 스크램블링 코드들을 생성하는 제1 가산기와,

    상기 a_i를 마스킹 하여 이차 시퀀스를 생성하는 마스킹부와,

    상기 2차 시퀀스와 상기 제2 엠 시퀀스를 가산하여 상기 이차적 스크램블링 코드를 생성하는 제2차 가산기로 구성되며,

    상기 마스킹부에서 상기 마스크를 사용하여 상기 제1 엠 시퀀스를 순화적으로 이동함을 특징으로 하는 상기 장치.
30. 제29항에 있어서, 상기 제1가산기의 출력을 지연하는 지연기와,

    상기 일차 스크램블링 코드의 Q 채널 성분과 이차 스크램블링 코드를 생성하기 위한 제2 가산기를 더 포함함을 특징으로 하는 상기 장치.