JP3391012B2 - ディジタル処理直交変調方法及び直交変調器 - Google Patents
ディジタル処理直交変調方法及び直交変調器Info
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Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号の位相
変調、振幅変調及び振幅直交変調を行なう直交変調方法
及び直交変調器に関する。
変調、振幅変調及び振幅直交変調を行なう直交変調方法
及び直交変調器に関する。
【０００２】
【従来の技術】Ｉチャネル及びＱチャネルの各ｎ系列
（ｎは１以上の整数）のディジタル信号（周期：Ｔ）を
入力し、ディジタル信号処理を用いて波形整形及び直交
変調を行なう直交変調器は、基本的にはアナログ回路に
より構成される直交変調器の各構成要素をディジタル信
号処理デバイスに置き換えることにより実現できる。
（ｎは１以上の整数）のディジタル信号（周期：Ｔ）を
入力し、ディジタル信号処理を用いて波形整形及び直交
変調を行なう直交変調器は、基本的にはアナログ回路に
より構成される直交変調器の各構成要素をディジタル信
号処理デバイスに置き換えることにより実現できる。
【０００３】図６は、従来のディジタル処理型直交変調
器の一構成例を示すブロック図である。同図において、
ＡはＩチャネルの信号入力端子、ＢはＱチャネルの信号
入力端子、１０I はＩチャネル用ディジタルフィルタ、
１０Q はＱチャネル用ディジタルフィルタ、１１I 及び
１１Q はディジタル乗算器、１２はディジタル加算器、
Ｇは変調用クロック入力端子、１３はカウンタ、１４は
キャリア信号発生用波形ＲＯＭ、３はディジタル−アナ
ログ変換器、４はバンドパスフィルタ（ＢＰＦ）、５は
ミキサ、６はＢＰＦ、Ｆは変調信号出力端子、７はロー
カル発振器をそれぞれ示している。
器の一構成例を示すブロック図である。同図において、
ＡはＩチャネルの信号入力端子、ＢはＱチャネルの信号
入力端子、１０I はＩチャネル用ディジタルフィルタ、
１０Q はＱチャネル用ディジタルフィルタ、１１I 及び
１１Q はディジタル乗算器、１２はディジタル加算器、
Ｇは変調用クロック入力端子、１３はカウンタ、１４は
キャリア信号発生用波形ＲＯＭ、３はディジタル−アナ
ログ変換器、４はバンドパスフィルタ（ＢＰＦ）、５は
ミキサ、６はＢＰＦ、Ｆは変調信号出力端子、７はロー
カル発振器をそれぞれ示している。
【０００４】この従来構成において、各チャネルに配置
したディジタルフィルタ１０I 及び１０Q を用いて各位
相の振幅情報を発生させ、これらをカウンタ１３を介し
て波形ＲＯＭ１４より順次出力される直交キャリア信号
の各位相に対応した振幅情報とディジタル乗算器１１I
及び１１Q においてそれぞれ乗算し、両チャネルの信号
をディジタル加算器１２で加算することにより直交変調
が行なわれる。
したディジタルフィルタ１０I 及び１０Q を用いて各位
相の振幅情報を発生させ、これらをカウンタ１３を介し
て波形ＲＯＭ１４より順次出力される直交キャリア信号
の各位相に対応した振幅情報とディジタル乗算器１１I
及び１１Q においてそれぞれ乗算し、両チャネルの信号
をディジタル加算器１２で加算することにより直交変調
が行なわれる。
【０００５】また、上記の方法を簡略化したものが、論
文（Ｈｅｎｒｙ Ｓａｍｕｅｌｉａｎｄ Ｂｅｎｎｅｔ
Ｃ．Ｗｏｎｇ “Ａ ＶＬＳＩ Ａｒｃｈｉｔｅｃｔ
ｕｒｅ ｆｏｒ ａ Ｈｉｇｈ−Ｓｐｅｅｄ Ａｌｌ−
Ｄｉｇｉｔａｌ Ｑｕａｄｒａｔｕｒｅ Ｍｏｄｕｌａ
ｔｏｒ ａｎｄ Ｄｅｍｏｄｕｌａｔｏｒ ｆｏｒＤｉ
ｇｉｔａｌ Ｒａｄｉｏ Ａｐｐｌｉｃａｔｉｏｎ
ｓ”、ＩＥＥＥ Ｊ−ＳＡＣ ｖｏｌ．８、 Ｎｏ．
８、 Ｏｃｔ．１９９０、 ｐｐ１５１２〜１５１９）
に報告されており、その構成が図７のブロック図に示さ
れている。
文（Ｈｅｎｒｙ Ｓａｍｕｅｌｉａｎｄ Ｂｅｎｎｅｔ
Ｃ．Ｗｏｎｇ “Ａ ＶＬＳＩ Ａｒｃｈｉｔｅｃｔ
ｕｒｅ ｆｏｒ ａ Ｈｉｇｈ−Ｓｐｅｅｄ Ａｌｌ−
Ｄｉｇｉｔａｌ Ｑｕａｄｒａｔｕｒｅ Ｍｏｄｕｌａ
ｔｏｒ ａｎｄ Ｄｅｍｏｄｕｌａｔｏｒ ｆｏｒＤｉ
ｇｉｔａｌ Ｒａｄｉｏ Ａｐｐｌｉｃａｔｉｏｎ
ｓ”、ＩＥＥＥ Ｊ−ＳＡＣ ｖｏｌ．８、 Ｎｏ．
８、 Ｏｃｔ．１９９０、 ｐｐ１５１２〜１５１９）
に報告されており、その構成が図７のブロック図に示さ
れている。
【０００６】同図において、ＡはＩチャネルの信号入力
端子、ＢはＱチャネルの信号入力端子、１５0 は０位相
用ディジタルフィルタ、１５1 はπ／２位相用ディジタ
ルフィルタ、１５2 はπ位相用ディジタルフィルタ、１
５3 は３π／２位相用ディジタルフィルタ、１７は４入
力信号合成回路（４入力マルチプレクサ）、Ｇはクロッ
ク入力端子、１６はクロック発生回路、３はディジタル
−アナログ変換器、４はバンドパスフィルタ（ＢＰ
Ｆ）、５はミキサ、６はＢＰＦ、Ｆは変調信号出力端
子、７はローカル発振器をそれぞれ示している。
端子、ＢはＱチャネルの信号入力端子、１５0 は０位相
用ディジタルフィルタ、１５1 はπ／２位相用ディジタ
ルフィルタ、１５2 はπ位相用ディジタルフィルタ、１
５3 は３π／２位相用ディジタルフィルタ、１７は４入
力信号合成回路（４入力マルチプレクサ）、Ｇはクロッ
ク入力端子、１６はクロック発生回路、３はディジタル
−アナログ変換器、４はバンドパスフィルタ（ＢＰ
Ｆ）、５はミキサ、６はＢＰＦ、Ｆは変調信号出力端
子、７はローカル発振器をそれぞれ示している。
【０００７】この従来構成では、キャリア信号の０°、
９０°、１８０°、２７０°位相の振幅値が１又は０で
あることを利用し、各位相に分割したディジタルフィル
タ１５0 〜１５3 を用いて演算を行ない、マルチプレク
サ１７を用いて時間順に合成することにより直交変調を
実現している。
９０°、１８０°、２７０°位相の振幅値が１又は０で
あることを利用し、各位相に分割したディジタルフィル
タ１５0 〜１５3 を用いて演算を行ない、マルチプレク
サ１７を用いて時間順に合成することにより直交変調を
実現している。
【０００８】
【発明が解決しようとする課題】図６及び図７に示す従
来の構成において、直交変調回路部分は２つの乗算器及
び加算器又はマルチプレクサで構成された比較的簡単で
あるのに対し、波形整形用ディジタルフィルタ部分は所
要特性を満足させるために十分な量子化精度と多くのタ
ップ数が必要となる。このため、ディジタルフィルタ部
分の回路規模は直交変調回路部分に比べて大きく、変調
装置全体の回路規模もディジタルフィルタの回路規模に
依存することとなる。また、一般にディジタル信号処理
回路の大きさ及び消費電力は回路規模に依存する。従っ
て、直交変調器の小型化、低消費電力化のためにはフィ
ルタ回路部分の規模削減が必要となる。
来の構成において、直交変調回路部分は２つの乗算器及
び加算器又はマルチプレクサで構成された比較的簡単で
あるのに対し、波形整形用ディジタルフィルタ部分は所
要特性を満足させるために十分な量子化精度と多くのタ
ップ数が必要となる。このため、ディジタルフィルタ部
分の回路規模は直交変調回路部分に比べて大きく、変調
装置全体の回路規模もディジタルフィルタの回路規模に
依存することとなる。また、一般にディジタル信号処理
回路の大きさ及び消費電力は回路規模に依存する。従っ
て、直交変調器の小型化、低消費電力化のためにはフィ
ルタ回路部分の規模削減が必要となる。
【０００９】図６に示す従来構成では、直交キャリア信
号の各位相に対し、同一の特性を有するディジタルフィ
ルタを用いてＩ及びＱチャネル入力信号の各位相の波形
整形情報を出力させるため、フィルタは変調用クロック
速度と同じ速度で動作しなくてはならない。この構成に
おいて、回路規模の削減を考えた場合、タップ係数が同
一であることからフィルタ回路を時分割で使用する方法
が考えられる。しかしこの方法では、変調用クロック速
度の２倍の速度でディジタルフィルタを動作させること
が必要となる。このため、時分割使用によるフィルタ回
路の共用化で回路規模を削減することは動作速度の点か
ら困難となる。
号の各位相に対し、同一の特性を有するディジタルフィ
ルタを用いてＩ及びＱチャネル入力信号の各位相の波形
整形情報を出力させるため、フィルタは変調用クロック
速度と同じ速度で動作しなくてはならない。この構成に
おいて、回路規模の削減を考えた場合、タップ係数が同
一であることからフィルタ回路を時分割で使用する方法
が考えられる。しかしこの方法では、変調用クロック速
度の２倍の速度でディジタルフィルタを動作させること
が必要となる。このため、時分割使用によるフィルタ回
路の共用化で回路規模を削減することは動作速度の点か
ら困難となる。
【００１０】一方、図７に示す従来構成では、直交変調
を単純にマルチプレクサを用いて実現しているため、フ
ィルタの動作速度は変調用クロック速度の１／４とな
り、動作速度については時分割でフィルタを使用するこ
とも可能であるが、各フィルタのタップ係数が異なるた
め、単純に時分割によってフィルタ回路を共用化するこ
とはできない。そのため、タップ係数も入力信号に対し
て時分割で切り替えることが要求されるため、フィルタ
回路の制御が複雑となる。
を単純にマルチプレクサを用いて実現しているため、フ
ィルタの動作速度は変調用クロック速度の１／４とな
り、動作速度については時分割でフィルタを使用するこ
とも可能であるが、各フィルタのタップ係数が異なるた
め、単純に時分割によってフィルタ回路を共用化するこ
とはできない。そのため、タップ係数も入力信号に対し
て時分割で切り替えることが要求されるため、フィルタ
回路の制御が複雑となる。
【００１１】本発明の目的は、従来技術の上述した問題
点を解決し、ディジタルフィルタに複雑な制御を付加す
ることなく、回路規模の削減が可能な直交変調方法及び
直交変調器を提供することにある。
点を解決し、ディジタルフィルタに複雑な制御を付加す
ることなく、回路規模の削減が可能な直交変調方法及び
直交変調器を提供することにある。
【００１２】
【課題を解決するための手段】本発明によれば、Ｉチャ
ネル及びＱチャネルの各ｎ系列（ｎは１以上の整数）の
ディジタル信号を入力しディジタル信号処理を用いて直
交変調を行なう方法であって、各チャネルの位相特性
を、ディジタル処理を用いた直交変調演算において発生
するチャネル間のタイミング位相差の半分だけ時間軸上
で前後に均等にずらした単一パルス応答からＩチャネル
及びＱチャネルの一方のチャネルのタップ係数ａ ０ 、ａ
１ 、・・・、ａ ｋ を決定し、Ｉチャネル及びＱチャネル
の他方のチャネルのタップ係数をａ ｋ 、ａ ｋ−１ 、・・
・、ａ ０ とこの一方のチャネルのタップ係数に対して時
間軸上で反転させることにより、上述したタイミング位
相差に相当する位相差を両チャネルの入力信号間に与え
るようにしたディジタル処理直交変調方法が提供され
る。
ネル及びＱチャネルの各ｎ系列（ｎは１以上の整数）の
ディジタル信号を入力しディジタル信号処理を用いて直
交変調を行なう方法であって、各チャネルの位相特性
を、ディジタル処理を用いた直交変調演算において発生
するチャネル間のタイミング位相差の半分だけ時間軸上
で前後に均等にずらした単一パルス応答からＩチャネル
及びＱチャネルの一方のチャネルのタップ係数ａ ０ 、ａ
１ 、・・・、ａ ｋ を決定し、Ｉチャネル及びＱチャネル
の他方のチャネルのタップ係数をａ ｋ 、ａ ｋ−１ 、・・
・、ａ ０ とこの一方のチャネルのタップ係数に対して時
間軸上で反転させることにより、上述したタイミング位
相差に相当する位相差を両チャネルの入力信号間に与え
るようにしたディジタル処理直交変調方法が提供され
る。
【００１３】さらに本発明によれば、Ｉチャネル及びＱ
チャネルの各ｎ系列（ｎは１以上の整数）のディジタル
信号を入力しディジタル信号処理を用いて直交変調を行
なう直交変調器であって、ディジタル処理を用いた直交
変調演算において発生するチャネル間のタイミング位相
差に相当する位相差を各チャネルの入力信号間に与える
ディジタルフィルタを備えており、このディジタルフィ
ルタが各チャネルの位相特性を上述したタイミング位相
差の半分だけ時間軸上で前後に均等にずらした単一パル
ス応答からＩチャネル及びＱチャネルの一方のチャネル
のタップ係数ａ ０ 、ａ １ 、・・・、ａ ｋ を決定し、Ｉチ
ャネル及びＱチャネルの他方のチャネルのタップ係数を
ａ ｋ 、ａ ｋ−１ 、・・・、ａ ０ とこの一方のチャネルの
タップ係数に対して時間軸上で反転させるように構成さ
れているディジタル処理直交変調器が提供される。
チャネルの各ｎ系列（ｎは１以上の整数）のディジタル
信号を入力しディジタル信号処理を用いて直交変調を行
なう直交変調器であって、ディジタル処理を用いた直交
変調演算において発生するチャネル間のタイミング位相
差に相当する位相差を各チャネルの入力信号間に与える
ディジタルフィルタを備えており、このディジタルフィ
ルタが各チャネルの位相特性を上述したタイミング位相
差の半分だけ時間軸上で前後に均等にずらした単一パル
ス応答からＩチャネル及びＱチャネルの一方のチャネル
のタップ係数ａ ０ 、ａ １ 、・・・、ａ ｋ を決定し、Ｉチ
ャネル及びＱチャネルの他方のチャネルのタップ係数を
ａ ｋ 、ａ ｋ−１ 、・・・、ａ ０ とこの一方のチャネルの
タップ係数に対して時間軸上で反転させるように構成さ
れているディジタル処理直交変調器が提供される。
【００１４】
【作用】一般に、変調器の入力部に配置されているディ
ジタルフィルタは、入力信号に対して等間隔で各位相の
振幅値をディジタル演算により求めることで、所要の特
性を満足させている。また通常、ディジタル信号処理の
サンプル数に応じて発生する折り返し雑音はアナログフ
ィルタを用いて除去し、演算により求めた位相以外の振
幅値はこのアナログフィルタによりスムージングされ、
最終的な信号波形が生成される。一方、ディジタル信号
処理を用いた直交変調において、直交キャリア信号を０
°、９０°、１８０°、２７０°で発生させた場合、片
チャネルの振幅値が０となるため、Ｉチャネル信号とＱ
チャネル信号とを全く独立に扱うことができる。
ジタルフィルタは、入力信号に対して等間隔で各位相の
振幅値をディジタル演算により求めることで、所要の特
性を満足させている。また通常、ディジタル信号処理の
サンプル数に応じて発生する折り返し雑音はアナログフ
ィルタを用いて除去し、演算により求めた位相以外の振
幅値はこのアナログフィルタによりスムージングされ、
最終的な信号波形が生成される。一方、ディジタル信号
処理を用いた直交変調において、直交キャリア信号を０
°、９０°、１８０°、２７０°で発生させた場合、片
チャネルの振幅値が０となるため、Ｉチャネル信号とＱ
チャネル信号とを全く独立に扱うことができる。
【００１５】このため、図３に示すように信号合成によ
り変調波を生成してもＩチャネルとＱチャネルとの間の
干渉は発生しない。さらにアナログフィルタを用いて高
調波を除去した後でもＩチャネルとＱチャネルとの直交
関係は保たれているため、互いに干渉することはない。
このため、ディジタルフィルタ出力の１タイムスロット
に任意の周期のキャリア信号を重畳することができる。
しかしながら、この手法ではチャネル間にタイミング位
相差が発生するため、図４に示すようにＩチャネル及び
Ｑチャネル間でディジタルフィルタの位相特性をＰdif
分あらかじめずらしておき、信号合成による位相差を補
償する。
り変調波を生成してもＩチャネルとＱチャネルとの間の
干渉は発生しない。さらにアナログフィルタを用いて高
調波を除去した後でもＩチャネルとＱチャネルとの直交
関係は保たれているため、互いに干渉することはない。
このため、ディジタルフィルタ出力の１タイムスロット
に任意の周期のキャリア信号を重畳することができる。
しかしながら、この手法ではチャネル間にタイミング位
相差が発生するため、図４に示すようにＩチャネル及び
Ｑチャネル間でディジタルフィルタの位相特性をＰdif
分あらかじめずらしておき、信号合成による位相差を補
償する。
【００１６】一般にデータ伝送に用いられる波形整形フ
ィルタの伝達関数はコサインロールオフ特性などほとん
どが、ｔ＝０に関して偶対称である。このため、図４に
示すように各チャネルの位相特性をＰdif ／２だけ左右
に均等にずらして時間軸を反転させた場合、同一の波形
応答となる。
ィルタの伝達関数はコサインロールオフ特性などほとん
どが、ｔ＝０に関して偶対称である。このため、図４に
示すように各チャネルの位相特性をＰdif ／２だけ左右
に均等にずらして時間軸を反転させた場合、同一の波形
応答となる。
【００１７】従って、例えばＩチャネル用に設計したタ
ップ係数を時間軸を反転させて使用することにより、Ｑ
ｃｈのタップ係数として用いることができる。またこの
時、信号合成により変調波を生成する方法を用いること
でフィルタ回路の動作速度を従来よりも低く抑えること
ができるため、フィルタ回路を時分割処理が可能とな
る。
ップ係数を時間軸を反転させて使用することにより、Ｑ
ｃｈのタップ係数として用いることができる。またこの
時、信号合成により変調波を生成する方法を用いること
でフィルタ回路の動作速度を従来よりも低く抑えること
ができるため、フィルタ回路を時分割処理が可能とな
る。
【００１８】
【実施例】図２は、本発明の一実施例における変調器全
体の構成を概略的に示すブロック図である。同図におい
て、ＡはＩチャネルの信号入力端子、ＢはＱチャネルの
信号入力端子、１は信号入力端子Ａ及びＢに接続された
波形整形ディジタルフィルタをそれぞれ示している。デ
ィジタルフィルタ１のＩチャネル信号出力端子Ｃには、
直交変調回路２における４入力信号合成回路（４入力マ
ルチプレクサ）２０２の第１の入力端子が直接的に接続
されており、さらに補数回路２０１I を介してマルチプ
レクサ２０２の第３の入力端子が接続されている。ディ
ジタルフィルタ１のＱチャネル信号出力端子Ｄには、直
交変調回路２におけるマルチプレクサ２０２の第２の入
力端子が直接的に接続されており、さらに補数回路２０
１Q を介してマルチプレクサ２０２の第４の入力端子が
接続されている。
体の構成を概略的に示すブロック図である。同図におい
て、ＡはＩチャネルの信号入力端子、ＢはＱチャネルの
信号入力端子、１は信号入力端子Ａ及びＢに接続された
波形整形ディジタルフィルタをそれぞれ示している。デ
ィジタルフィルタ１のＩチャネル信号出力端子Ｃには、
直交変調回路２における４入力信号合成回路（４入力マ
ルチプレクサ）２０２の第１の入力端子が直接的に接続
されており、さらに補数回路２０１I を介してマルチプ
レクサ２０２の第３の入力端子が接続されている。ディ
ジタルフィルタ１のＱチャネル信号出力端子Ｄには、直
交変調回路２におけるマルチプレクサ２０２の第２の入
力端子が直接的に接続されており、さらに補数回路２０
１Q を介してマルチプレクサ２０２の第４の入力端子が
接続されている。
【００１９】クロック入力端子Ｅはｍｓ倍用のクロック
逓倍回路８に接続されている。このクロック逓倍回路８
の出力端子は、波形整形ディジタルフィルタ１のクロッ
ク入力端子と２ｍｃ倍用のクロック逓倍回路９とに接続
されている。ただし、ｍｓ及びｍｃは整数である。この
クロック逓倍回路９の出力端子は、マルチプレクサ２０
２のクロック入力端子に接続されている。マルチプレク
サ２０２の出力端子は、ディジタル−アナログ変換器
３、バンドパスフィルタ（ＢＰＦ）３、ミキサ５及びＢ
ＰＦ６を介して変調信号出力端子Ｆに接続されている。
ミキサ５には、さらに、ローカル発振器７の出力端子が
接続されている。
逓倍回路８に接続されている。このクロック逓倍回路８
の出力端子は、波形整形ディジタルフィルタ１のクロッ
ク入力端子と２ｍｃ倍用のクロック逓倍回路９とに接続
されている。ただし、ｍｓ及びｍｃは整数である。この
クロック逓倍回路９の出力端子は、マルチプレクサ２０
２のクロック入力端子に接続されている。マルチプレク
サ２０２の出力端子は、ディジタル−アナログ変換器
３、バンドパスフィルタ（ＢＰＦ）３、ミキサ５及びＢ
ＰＦ６を介して変調信号出力端子Ｆに接続されている。
ミキサ５には、さらに、ローカル発振器７の出力端子が
接続されている。
【００２０】この構成において各チャネルの入力信号
は、波形整形ディジタルフィルタ１において波形整形さ
れた後、各チャネル毎に出力される。また、入力信号に
同期したクロック信号を入力し、ｍｓ倍用のクロック逓
倍回路８及び２ｍｃ倍用のクロック逓倍回路９を用いて
信号処理用のクロックを発生させる。そして、ディジタ
ルフィルタの出力信号の１タイムスロット毎に補数回路
２０１I 及２０１Q 並びにマルチプレクサ２０２を用い
て、以下に示す順序（即ち、ディジタルフィルタ１のＩ
チャネル出力、ディジタルフィルタ１のＱチャネル出
力、補数回路２０１I の出力、補数回路２０１Q の出力
という順序）で合成することにより、図３に示すような
変調出力を得る。
は、波形整形ディジタルフィルタ１において波形整形さ
れた後、各チャネル毎に出力される。また、入力信号に
同期したクロック信号を入力し、ｍｓ倍用のクロック逓
倍回路８及び２ｍｃ倍用のクロック逓倍回路９を用いて
信号処理用のクロックを発生させる。そして、ディジタ
ルフィルタの出力信号の１タイムスロット毎に補数回路
２０１I 及２０１Q 並びにマルチプレクサ２０２を用い
て、以下に示す順序（即ち、ディジタルフィルタ１のＩ
チャネル出力、ディジタルフィルタ１のＱチャネル出
力、補数回路２０１I の出力、補数回路２０１Q の出力
という順序）で合成することにより、図３に示すような
変調出力を得る。
【００２１】
【数１】
【００２２】この場合、チャネル間にタイミング位相差
が発生するため、図４に示すようにＩチャネル及びＱチ
ャネル間でディジタルフィルタの位相特性をあらかじめ
ずらしておき、信号合成による位相差を補償する。この
ため、ディジタルフィルタ１を以下のように設計する。
が発生するため、図４に示すようにＩチャネル及びＱチ
ャネル間でディジタルフィルタの位相特性をあらかじめ
ずらしておき、信号合成による位相差を補償する。この
ため、ディジタルフィルタ１を以下のように設計する。
【００２３】本発明におけるＩチャネル及びＱチャネル
間のタイミング位相差Ｐdif は、 Ｐdif ＝Ｔ／（ｍｓ×２ｍｃ） （１） で示される。ここで、Ｔは信号周期、ｍｓはディジタル
フィルタのサンプル数、ｍｃ／２は１タイムスロットに
重畳するキャリア周期である。図３の例（ｍｓ＝４、ｍ
ｃ＝２）においては、Ｉチャネル及びＱチャネル間の位
相差は式（１）より、Ｐdif ＝Ｔ／１６となる。また、
Ｉ、Ｑの順序で合成されるため、Ｑチャネル信号はＩチ
ャネル信号より位相が遅れる。そのため、フィルタの単
一パルス応答をｒ（ｔ）とした場合、 Ｉチャネル： ｒ（ｋＴ／４＋Ｔ／３２） Ｑチャネル： ｒ（ｋＴ／４−Ｔ／３２） （ただし、ｋ＝０、１、２・・・） のように位相差の補償を両チャネルに均等に配分した単
一パルス応答を用い、片方のチャネル（例えば、Ｉチャ
ネル）の単一パルス応答を用いてタップ係数を決定す
る。
間のタイミング位相差Ｐdif は、 Ｐdif ＝Ｔ／（ｍｓ×２ｍｃ） （１） で示される。ここで、Ｔは信号周期、ｍｓはディジタル
フィルタのサンプル数、ｍｃ／２は１タイムスロットに
重畳するキャリア周期である。図３の例（ｍｓ＝４、ｍ
ｃ＝２）においては、Ｉチャネル及びＱチャネル間の位
相差は式（１）より、Ｐdif ＝Ｔ／１６となる。また、
Ｉ、Ｑの順序で合成されるため、Ｑチャネル信号はＩチ
ャネル信号より位相が遅れる。そのため、フィルタの単
一パルス応答をｒ（ｔ）とした場合、 Ｉチャネル： ｒ（ｋＴ／４＋Ｔ／３２） Ｑチャネル： ｒ（ｋＴ／４−Ｔ／３２） （ただし、ｋ＝０、１、２・・・） のように位相差の補償を両チャネルに均等に配分した単
一パルス応答を用い、片方のチャネル（例えば、Ｉチャ
ネル）の単一パルス応答を用いてタップ係数を決定す
る。
【００２４】図１は、図２の実施例における波形整形フ
ィルタの具体的な構成例を示すブロック図である。この
例では波形整形フィルタとしてＦＩＲ型ディジタルフィ
ルタを用いている。
ィルタの具体的な構成例を示すブロック図である。この
例では波形整形フィルタとしてＦＩＲ型ディジタルフィ
ルタを用いている。
【００２５】図１において、１０１I0〜１０１I(K-1)は
Ｉチャネルの信号入力端子Ａに直列接続された遅延回
路、１０１Q0〜１０１Q(K-1)はＱチャネルの信号入力端
子Ｂに直列接続された遅延回路をそれぞれ示している。
Ｉチャネルの信号入力端子Ａ及び遅延回路１０１Q(K-1)
の出力端子は２入力信号合成回路１０２0 の入力端子
に、遅延回路１０１I0の出力端子及び遅延回路１０１
Q(K-2)の出力端子は２入力信号合成回路１０２1 の入力
端子に、…、遅延回路１０１I(K-2)の出力端子及び遅延
回路１０１Q0の出力端子は２入力信号合成回路１０２
K-1 の入力端子に、遅延回路１０１I(K-1)の出力端子及
びＱチャネルの信号入力端子Ｂは２入力信号合成回路１
０２K の入力端子にそれぞれ接続されている。２入力信
号合成回路１０２0 〜１０２K の出力端子は乗算器１０
３0 〜１０３K の一方の入力端子にそれぞれ接続されて
おり、これら乗算器１０３0 〜１０３K の他方の入力端
子にはタップ係数ａ0 〜ａK がそれぞれ印加されるよう
に構成されている。乗算器１０３0〜１０３K の出力端
子は信号分配回路１０４0 〜１０４K の入力端子にそれ
ぞれ接続されており、これら各信号分配回路１０４0 〜
１０４K の２つの出力端子は多入力加算器１０５I 及び
１０５Q の入力端子にそれぞれ接続されている。多入力
加算器１０５I 及び１０５Q の出力端子は、Ｉチャネル
信号出力端子Ｃ及びＱチャネル信号出力端子Ｄにそれぞ
れ接続されている。
Ｉチャネルの信号入力端子Ａに直列接続された遅延回
路、１０１Q0〜１０１Q(K-1)はＱチャネルの信号入力端
子Ｂに直列接続された遅延回路をそれぞれ示している。
Ｉチャネルの信号入力端子Ａ及び遅延回路１０１Q(K-1)
の出力端子は２入力信号合成回路１０２0 の入力端子
に、遅延回路１０１I0の出力端子及び遅延回路１０１
Q(K-2)の出力端子は２入力信号合成回路１０２1 の入力
端子に、…、遅延回路１０１I(K-2)の出力端子及び遅延
回路１０１Q0の出力端子は２入力信号合成回路１０２
K-1 の入力端子に、遅延回路１０１I(K-1)の出力端子及
びＱチャネルの信号入力端子Ｂは２入力信号合成回路１
０２K の入力端子にそれぞれ接続されている。２入力信
号合成回路１０２0 〜１０２K の出力端子は乗算器１０
３0 〜１０３K の一方の入力端子にそれぞれ接続されて
おり、これら乗算器１０３0 〜１０３K の他方の入力端
子にはタップ係数ａ0 〜ａK がそれぞれ印加されるよう
に構成されている。乗算器１０３0〜１０３K の出力端
子は信号分配回路１０４0 〜１０４K の入力端子にそれ
ぞれ接続されており、これら各信号分配回路１０４0 〜
１０４K の２つの出力端子は多入力加算器１０５I 及び
１０５Q の入力端子にそれぞれ接続されている。多入力
加算器１０５I 及び１０５Q の出力端子は、Ｉチャネル
信号出力端子Ｃ及びＱチャネル信号出力端子Ｄにそれぞ
れ接続されている。
【００２６】遅延回路１０１I0〜１０１I(K-1)及び１０
１Q0〜１０１Q(K-1)によって、各チャネルの入力信号は
互いに逆方向にτ（＝Ｔ／４）時間づつシフトされ、２
入力信号合成回路（２−１セレクタ回路）１０２0 〜１
０２K によって合成される。その後、乗算器１０３0 〜
１０３K において、タップ係数ａ0 〜ａK との乗算が行
われる。そして、乗算器１０３0 〜１０３K の出力は、
１−２信号分配回路１０４0 〜１０４K により、各チャ
ネル信号に分配され、多入力加算器１０５I 及び１０５
Q で各タップ出力が全て加算されることにより、両チャ
ネルのフィルタ出力信号が得られる。
１Q0〜１０１Q(K-1)によって、各チャネルの入力信号は
互いに逆方向にτ（＝Ｔ／４）時間づつシフトされ、２
入力信号合成回路（２−１セレクタ回路）１０２0 〜１
０２K によって合成される。その後、乗算器１０３0 〜
１０３K において、タップ係数ａ0 〜ａK との乗算が行
われる。そして、乗算器１０３0 〜１０３K の出力は、
１−２信号分配回路１０４0 〜１０４K により、各チャ
ネル信号に分配され、多入力加算器１０５I 及び１０５
Q で各タップ出力が全て加算されることにより、両チャ
ネルのフィルタ出力信号が得られる。
【００２７】図５は、図２の実施例における波形整形フ
ィルタの具体的な他の構成例を示すブロック図である。
この例では波形整形フィルタとしてＢＴＦ型ディジタル
フィルタを用いている。
ィルタの具体的な他の構成例を示すブロック図である。
この例では波形整形フィルタとしてＢＴＦ型ディジタル
フィルタを用いている。
【００２８】図５において、１０６I0〜１０６I(K-1)は
Ｉチャネルの信号入力端子Ａに直列接続された遅延回
路、１０６Q0〜１０６Q(K-1)はＱチャネルの信号入力端
子Ｂに直列接続された遅延回路をそれぞれ示している。
Ｉチャネルの信号入力端子Ａ及び遅延回路１０６Q(K-1)
の出力端子、遅延回路１０６I0の出力端子及び遅延回路
１０６Q(K-2)の出力端子、…、遅延回路１０６I(K-2)の
出力端子及び遅延回路１０６Q0の出力端子、並びに遅延
回路１０６I(K-1)の出力端子及びＱチャネルの信号入力
端子Ｂは、２入力信号合成回路１０２の入力端子にそれ
ぞれ接続されている。２入力信号合成回路１０２の出力
端子は各位相の波形ＲＯＭ１０７0 〜１０７3 の入力端
子に接続されている。波形ＲＯＭ１０７0 〜１０７3 の
出力端子は信号分配回路１０４0 〜１０４3 の入力端子
にそれぞれ接続されている。信号分配回路１０４0 の一
方の出力端子は多入力加算器１０５I の入力端子に直接
的に接続されており、他方の出力端子は３Ｔ／４の遅延
回路１０８Q を介して多入力加算器１０５Q の入力端子
に接続されている。信号分配回路１０４1 の一方の出力
端子はＴ／４の遅延回路１１０I を介して多入力加算器
１０５I の入力端子に接続されており、他方の出力端子
はＴ／２の遅延回路１０９Q を介して多入力加算器１０
５Q の入力端子に接続されている。信号分配回路１０４
2 の一方の出力端子はＴ／２の遅延回路１０９I を介し
て多入力加算器１０５I の入力端子に接続されており、
他方の出力端子はＴ／４の遅延回路１１０Q を介して多
入力加算器１０５Q の入力端子に接続されている。信号
分配回路１０４3 の一方の出力端子は３Ｔ／４の遅延回
路１０８I を介して多入力加算器１０５I の入力端子に
接続されており、他方の出力端子は直接的に多入力加算
器１０５Q の入力端子に接続されている。多入力加算器
１０５I 及び１０５Q の出力端子は、Ｉチャネル信号出
力端子Ｃ及びＱチャネル信号出力端子Ｄにそれぞれ接続
されている。
Ｉチャネルの信号入力端子Ａに直列接続された遅延回
路、１０６Q0〜１０６Q(K-1)はＱチャネルの信号入力端
子Ｂに直列接続された遅延回路をそれぞれ示している。
Ｉチャネルの信号入力端子Ａ及び遅延回路１０６Q(K-1)
の出力端子、遅延回路１０６I0の出力端子及び遅延回路
１０６Q(K-2)の出力端子、…、遅延回路１０６I(K-2)の
出力端子及び遅延回路１０６Q0の出力端子、並びに遅延
回路１０６I(K-1)の出力端子及びＱチャネルの信号入力
端子Ｂは、２入力信号合成回路１０２の入力端子にそれ
ぞれ接続されている。２入力信号合成回路１０２の出力
端子は各位相の波形ＲＯＭ１０７0 〜１０７3 の入力端
子に接続されている。波形ＲＯＭ１０７0 〜１０７3 の
出力端子は信号分配回路１０４0 〜１０４3 の入力端子
にそれぞれ接続されている。信号分配回路１０４0 の一
方の出力端子は多入力加算器１０５I の入力端子に直接
的に接続されており、他方の出力端子は３Ｔ／４の遅延
回路１０８Q を介して多入力加算器１０５Q の入力端子
に接続されている。信号分配回路１０４1 の一方の出力
端子はＴ／４の遅延回路１１０I を介して多入力加算器
１０５I の入力端子に接続されており、他方の出力端子
はＴ／２の遅延回路１０９Q を介して多入力加算器１０
５Q の入力端子に接続されている。信号分配回路１０４
2 の一方の出力端子はＴ／２の遅延回路１０９I を介し
て多入力加算器１０５I の入力端子に接続されており、
他方の出力端子はＴ／４の遅延回路１１０Q を介して多
入力加算器１０５Q の入力端子に接続されている。信号
分配回路１０４3 の一方の出力端子は３Ｔ／４の遅延回
路１０８I を介して多入力加算器１０５I の入力端子に
接続されており、他方の出力端子は直接的に多入力加算
器１０５Q の入力端子に接続されている。多入力加算器
１０５I 及び１０５Q の出力端子は、Ｉチャネル信号出
力端子Ｃ及びＱチャネル信号出力端子Ｄにそれぞれ接続
されている。
【００２９】遅延回路１０６I0〜１０６I(K-1)及び１０
６Q0〜１０６Q(K-1)によって、各チャネルの入力信号は
互いに逆方向にＴ時間づつシフトされ、２入力信号合成
回路（２−１セレクタ回路）１０２によって合成され
る。その後、各位相の波形ＲＯＭ１０７0 〜１０７3 か
ら振幅情報が出力される。そして、波形ＲＯＭ１０７0
〜１０７3 の出力は１−２信号分配回路１０４0 〜１０
４3 によって各チャネル信号に分配され、 Ｉチャネル Ｑチャネル Ｐｈａｓｅ−０ ０ ３Ｔ／４ Ｐｈａｓｅ−１ Ｔ／４ Ｔ／２ Ｐｈａｓｅ−２ Ｔ／２ Ｔ／４ Ｐｈａｓｅ−３ ３Ｔ／４ ０ のように、各位相の出力信号に対して逆の遅延時間が与
えられた後に、多入力加算器１０５I 及び１０５Q で各
タップ出力が全て加算されることにより、両チャネルの
フィルタ出力信号が得られる。
６Q0〜１０６Q(K-1)によって、各チャネルの入力信号は
互いに逆方向にＴ時間づつシフトされ、２入力信号合成
回路（２−１セレクタ回路）１０２によって合成され
る。その後、各位相の波形ＲＯＭ１０７0 〜１０７3 か
ら振幅情報が出力される。そして、波形ＲＯＭ１０７0
〜１０７3 の出力は１−２信号分配回路１０４0 〜１０
４3 によって各チャネル信号に分配され、 Ｉチャネル Ｑチャネル Ｐｈａｓｅ−０ ０ ３Ｔ／４ Ｐｈａｓｅ−１ Ｔ／４ Ｔ／２ Ｐｈａｓｅ−２ Ｔ／２ Ｔ／４ Ｐｈａｓｅ−３ ３Ｔ／４ ０ のように、各位相の出力信号に対して逆の遅延時間が与
えられた後に、多入力加算器１０５I 及び１０５Q で各
タップ出力が全て加算されることにより、両チャネルの
フィルタ出力信号が得られる。
【００３０】以上述べた実施例は全て本発明を例示的に
示すものであって限定的に示すものではなく、本発明は
他の種々の変形態様及び変更態様で実施することができ
る。従って本発明の範囲は特許請求の範囲及びその均等
範囲によってのみ規定されるものである。
示すものであって限定的に示すものではなく、本発明は
他の種々の変形態様及び変更態様で実施することができ
る。従って本発明の範囲は特許請求の範囲及びその均等
範囲によってのみ規定されるものである。
【００３１】
【発明の効果】以上詳細に説明したように本発明では、
各チャネルの位相特性を、ディジタル処理を用いた直交
変調演算において発生するチャネル間のタイミング位相
差の半分だけ時間軸上で前後に均等にずらした単一パル
ス応答からＩチャネル及びＱチャネルの一方のチャネル
のタップ係数ａ ０ 、ａ １ 、・・・、ａ ｋ を決定し、Ｉチ
ャネル及びＱチャネルの他方のチャネルのタップ係数を
ａ ｋ 、ａ ｋ−１ 、・・・、ａ ０ とこの一方のチャネルの
タップ係数に対して時間軸上で反転させることにより、
上述したタイミング位相差に相当する位相差を両チャネ
ルの入力信号間に与えるようにしている。即ち、ディジ
タルフィルタの位相特性をＰｄｉｆ ／２だけずらして
設計し、時間軸を反転させてタップ係数を使用すること
により、複雑な回路を付加することなく、フィルタ回路
を時分割で使用することができ、ディジタルフィルタの
回路規模を削減が可能となる。また、本発明によれば、
ディジタルフィルタの動作速度が変調用クロックの１／
２以下であるため、時分割で共用した場合でも、これは
速度的に変調用クロックを越えることはない。
各チャネルの位相特性を、ディジタル処理を用いた直交
変調演算において発生するチャネル間のタイミング位相
差の半分だけ時間軸上で前後に均等にずらした単一パル
ス応答からＩチャネル及びＱチャネルの一方のチャネル
のタップ係数ａ ０ 、ａ １ 、・・・、ａ ｋ を決定し、Ｉチ
ャネル及びＱチャネルの他方のチャネルのタップ係数を
ａ ｋ 、ａ ｋ−１ 、・・・、ａ ０ とこの一方のチャネルの
タップ係数に対して時間軸上で反転させることにより、
上述したタイミング位相差に相当する位相差を両チャネ
ルの入力信号間に与えるようにしている。即ち、ディジ
タルフィルタの位相特性をＰｄｉｆ ／２だけずらして
設計し、時間軸を反転させてタップ係数を使用すること
により、複雑な回路を付加することなく、フィルタ回路
を時分割で使用することができ、ディジタルフィルタの
回路規模を削減が可能となる。また、本発明によれば、
ディジタルフィルタの動作速度が変調用クロックの１／
２以下であるため、時分割で共用した場合でも、これは
速度的に変調用クロックを越えることはない。
【図１】図２の実施例における波形整形フィルタの具体
的な構成例を示すブロック図である。
的な構成例を示すブロック図である。
【図２】本発明の一実施例の全体構成を概略的に示すブ
ロック図である。
ロック図である。
【図３】図２の実施例における信号処理例のタイミング
チャートである。
チャートである。
【図４】図２の実施例における各チャネルのディジタル
フィルタに与える単一パルス応答を示す図である。
フィルタに与える単一パルス応答を示す図である。
【図５】波形整形フィルタの他の具体的な構成例を示す
ブロック図である。
ブロック図である。
【図６】従来の１つの構成例を示すブロック図である。
【図７】従来の他の構成例を示すブロック図である。
Ａ Ｉチャネル信号入力端子
Ｂ Ｑチャネル信号入力端子
Ｃ Ｉチャネル信号出力端子
Ｄ Ｑチャネル信号出力端子
Ｅ クロック信号入力端子
Ｆ 変調信号出力端子
Ｇ 変調用クロック信号入力端子
１ 波形整形ディジタルフィルタ
２ 直交変調回路
３ ディジタル−アナログ変換器
４、６ バンドパスフィルタ
５ ミキサ
７ ローカル発振器
８ フィルタ用クロック逓倍回路
９ 変調用クロック逓倍回路
１０１I0〜１０１I(K-1)、１０１Q0〜１０１Q(K-1)、１
０６I0〜１０６I(K-1)、１０６Q0〜１０６Q(K-1)、１０
８I 、１０８Q 、１０９I 、１０９Q 、１１０I 、１１
０Q 遅延回路 １０２、１０２0 〜１０２K ２入力信号合成回路 １０３0 〜１０３K 乗算器 １０４0 〜１０４K 信号分配回路 １０５I 、１０５Q 多入力加算器 １０７0 〜１０７3 波形ＲＯＭ ２０２ ４入力信号合成回路 ２０１I 、２０１Q 補数回路
０６I0〜１０６I(K-1)、１０６Q0〜１０６Q(K-1)、１０
８I 、１０８Q 、１０９I 、１０９Q 、１１０I 、１１
０Q 遅延回路 １０２、１０２0 〜１０２K ２入力信号合成回路 １０３0 〜１０３K 乗算器 １０４0 〜１０４K 信号分配回路 １０５I 、１０５Q 多入力加算器 １０７0 〜１０７3 波形ＲＯＭ ２０２ ４入力信号合成回路 ２０１I 、２０１Q 補数回路
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平３−179945（ＪＰ，Ａ)
特開 平７−38381（ＪＰ，Ａ)
特開 平６−244876（ＪＰ，Ａ)
特開 平４−239254（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 27/00 - 27/38
Claims (2)
- 【請求項１】 Ｉチャネル及びＱチャネルの各ｎ系列
（ｎは１以上の整数）のディジタル信号を入力しディジ
タル信号処理を用いて直交変調を行なう方法であって、
各チャネルの位相特性を、ディジタル処理を用いた直交
変調演算において発生するチャネル間のタイミング位相
差の半分だけ時間軸上で前後に均等にずらした単一パル
ス応答からＩチャネル及びＱチャネルの一方のチャネル
のタップ係数ａ ０ 、ａ １ 、・・・、ａ ｋ を決定し、該Ｉ
チャネル及びＱチャネルの他方のチャネルのタップ係数
をａ ｋ 、ａ ｋ−１ 、・・・、ａ ０ と前記一方のチャネル
のタップ係数に対して時間軸上で反転させることによ
り、前記タイミング位相差に相当する位相差を両チャネ
ルの入力信号間に与えるようにしたことを特徴とするデ
ィジタル処理直交変調方法。 - 【請求項２】 Ｉチャネル及びＱチャネルの各ｎ系列
（ｎは１以上の整数）のディジタル信号を入力しディジ
タル信号処理を用いて直交変調を行なう直交変調器であ
って、ディジタル処理を用いた直交変調演算において発
生するチャネル間のタイミング位相差に相当する位相差
を各チャネルの入力信号間に与えるディジタルフィルタ
を備えており、該ディジタルフィルタが各チャネルの位
相特性を前記タイミング位相差の半分だけ時間軸上で前
後に均等にずらした単一パルス応答からＩチャネル及び
Ｑチャネルの一方のチャネルのタップ係数ａ ０ 、ａ １ 、
・・・、ａ ｋ を決定し、該Ｉチャネル及びＱチャネルの
他方のチャネルのタップ係数をａ ｋ 、ａ ｋ−１ 、・・
・、ａ ０ と前記一方のチャネルのタップ係数に対して時
間軸上で反転させるように構成されていることを特徴と
するディジタル処理直交変調器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20303394A JP3391012B2 (ja) | 1994-08-05 | 1994-08-05 | ディジタル処理直交変調方法及び直交変調器 |
| DE69534666T DE69534666T2 (de) | 1994-07-20 | 1995-07-17 | Digitaler Quadraturmodulator |
| EP95304966A EP0693844B1 (en) | 1994-07-20 | 1995-07-17 | Digital quadrature modulator |
| US08/503,478 US5534828A (en) | 1994-07-20 | 1995-07-18 | Digitized quadrature modulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20303394A JP3391012B2 (ja) | 1994-08-05 | 1994-08-05 | ディジタル処理直交変調方法及び直交変調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0851466A JPH0851466A (ja) | 1996-02-20 |
| JP3391012B2 true JP3391012B2 (ja) | 2003-03-31 |
Family
ID=16467241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20303394A Expired - Fee Related JP3391012B2 (ja) | 1994-07-20 | 1994-08-05 | ディジタル処理直交変調方法及び直交変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3391012B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6763072B1 (en) * | 1999-08-25 | 2004-07-13 | Victor Company Of Japan, Ltd. | Method and apparatus for modulation and demodulation related to orthogonal frequency division multiplexing |
-
1994
- 1994-08-05 JP JP20303394A patent/JP3391012B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0851466A (ja) | 1996-02-20 |
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