CN101163125B - 一种cpfsk信号调制装置 - Google Patents
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Abstract
本发明适用于信号处理领域，提供了一种CPFSK信号调制装置，所述装置包括：数据缓冲器，用于输入的数字信号流进行缓冲，输出匀速数字信号流；直接数字频率合成器，用于对所述匀速数字信号流进行直接数字频率合成，输出正弦波数字信号；数/模转换器，用于将正弦波数字信号转换为正弦波模拟信号；晶体振荡器，用于提供参考时钟同步所述直接数字频率合成器的直接数字频率合成过程；以及低通滤波器，用于对所述正弦波模拟信号进行滤波，输出滤波后更为纯净的正弦波模拟信号。本发明在对数字信号流进行直接数字频率合成时先把数字信号流转换成三角波数字信号，再把三角波数字信号转换成正弦波数字信号，省去了直接转换成正弦波数字信号时所需的幅度表格，在一般的单片机中都可实现，不需要专用的MODEM IC，降低了实现成本，节省了PCB电路板的占用面积，可适应多种调制解调标准。
Description
技术领域
本发明属于信号处理领域，尤其涉及一种CPFSK信号调制装置。
背景技术
在数据通信的过程中，信号之间经常需要进行转换，如模拟信号转换成数字信号，或者数字信号转换成模拟信号。目前，数字信号转换成模拟信号一般通过连续相位频移键控(Continuous-Phase Frequency Shift Keying，CPFSK)调制解调器完成，转换过程需要用调制解调器芯片(MODEM IC)完成。虽然这种方式简单，方便，但实现成本过高。同时，由于调制解调标准有多种，而每种MODEM IC芯片只针对一种标准，一旦选定MODEM IC芯片，完成印刷电路板(Printed Circuit Board，PCB)制作后则不易改动，并且由于需要安装MODEM IC芯片，占用了不少宝贵的PCB板的面积。
发明内容
本发明的目的在于提供一种CPFSK信号调制的装置，旨在解决现有技术中数字信号转换成模拟信号通过MODEM IC芯片实现，导致实现成本高，PCB板的占用面积大，实现不灵活的问题。
为解决上述技术问题，本发明提供一种连续相位频移键控CPFSK信号调制装置，所述装置包括：
数据缓冲器，用于对输入的数字信号流进行缓冲，输出匀速数字信号流；
直接数字频率合成器， 用于对所述匀速数字信号流进行直接数字频率合成时，将所述匀速数字信号流转换成三角波数字信号，再把所述三角波数字信号转换成正弦波数字信号；
数/模转换器，用于将所述正弦波数字信号转换为正弦波模拟信号；
晶体振荡器，用于提供参考时钟同步所述直接数字频率合成器的直接数字频率合成过程；以及
低通滤波器，用于对所述正弦波模拟信号进行滤波，输出滤波后更为纯净的正弦波模拟信号；
其中，所述直接数字频率合成器包括：
相位增量选择器，用于每隔ΔT对输入的匀速数字信号流进行一次相位增量选择，输出相位增量；
定时器，用于根据晶体振荡器提供的脉冲信号确定ΔT；
分别与所述相位增量选择器和定时器连接的累加器，用于每隔ΔT将相位增量选择器输出的相位增量与上一ΔT的相位值，以及所述定时器的定时值分别进行累加；当相位累加值达到或超过N时，将相位累加值减去N，保留余数继续与下一个ΔT时相位增量选择器输出的相位增量进行累加；当所述定时器的定时值累加值达到L值时，将定时值累加值减去L，保留余数继续与下一个ΔT时所述定时器的定时值进行累加；
累加寄存器，用于保存所述累加器的相位值以及定时值的累加结果；
相位/幅度转换器，用于每隔ΔT对所述累加器输出的相位值进行相位/幅度线性转换，输出三角波数字信号；以及
数字低通滤波器，用于对所述三角波数字信号进行滤波，输出正弦波数字信号；
其中，ΔT是抽样间隔，f0是本装置所能输出的最小频率，即分辨率，f0的周期是T0＝1/f0，是最大周期，N＝T0/ΔT，N为在一个最大周期内抽样的幅度值数量，L为输入1比特数据所包含的抽样次数，相当于1比特数据占用的时间。
本发明在对数字信号流进行直接数字频率合成时先把数字信号流转换成三角波数字信号，再把三角波数字信号转换成正弦波数字信号，省去了直接转换成正弦波数字信号时所需的幅度表格，在一般的单片机中都可实现，不需要专用的MODEM IC，降低了实现成本，节省了PCB电路板的占用面积，可适应多种调制解调标准。同时，三角波数字信号在输出前经过数字低通滤波消除三角波数字信号的尖顶，形成正弦波数字信号。
附图说明
图1是本发明提供的CPFSK信号调制装置的结构图；
图2是本发明提供的直接频率合成器的控制图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明直接在单片机微处理机控制单元(Microprocessor Control Unit，MCU)中完成数字信号到模拟信号的转换，实现数据的CPFSK调制，可以省去MCU外部的MODEM IC芯片，既降低了成本，又节省了PCB面积，同时提高了信号转换的灵活性，能够适应多种调制解调标准。
图1示出了本发明提供的CPFSK信号调制装置的结构，MCU11在晶体振荡器12的控制下对输入的数字信号流进行转换处理，输出正弦波模拟信号，经低通滤波器(Low Pass Filter，LPF)13平滑滤波，输出滤波后的更为纯净的正弦波模拟信号。
由于数字信号流进入MCU11时的瞬时速率并不是相同的，可能在一段时间内有很多数字信号流进入MCU11，同样也可能在另一段时间内没有数字信号流进入MCU11，而直接频率合成器(Direct Digital Frequency Synthesis，DDFS)112要求进入其中的数字信号流的速度必须匀速。因此，数字信号流输入直接频率合成器112前先经数据缓冲器111进行缓冲，输出匀速的数字信号流。直接频率合成器112将数据缓冲器111输出的匀速数字信号流进行直接数字频率合成得到正弦波数字信号。在直接频率合成器112将输入的数字信号流进行直接数字频率合成的过程中，晶体振荡器12提供参考时钟来同步整个直接数字频率合成器112各个组成部分的直接数字频率合成过程。
数/模转换器113对直接频率合成器112输出的正弦波数字信号进行数/模转换，输出正弦波模拟信号，由低通滤波器13对此正弦波模拟信号进行滤波，输出滤波后的更为纯净的正弦波模拟信号。
由于三角波的相位与幅度呈线性关系，只要知道相位，就可计算出幅度，无需保存任何幅度表格，本发明在对直接数字频率合成过程中先把数字信号流调制成三角波数字信号，再把三角波信号转换成正弦波数字信号。
如图2所示，定时器26根据晶体振荡器12提供的脉冲信号来确定ΔT，ΔT＝T*K，T为MCU晶体振荡器的一个时钟周期，K为MCU内部定时器值。相位增量选择器21每隔ΔT对输入的数字信号流进行一次相位增量选择，输出相位增量。如果输入数据是1，则相位增量为m，如果输入数据是0，则相位增量为s。以V.23标准为例，fm表示CPFSK信号中代表1的频率，fm＝mf0；fs表示CPFSK信号中代表0的频率，fs＝sf0；f0是频率分辨率，一般f0＝1Hz，fs频率的相位增量为s＝fs/f0＝2100，fm频率的相位增量为m＝fm/f0＝1300。
累加器22每隔ΔT将相位增量选择器21输出的相位增量与累加寄存器23寄存的相位值进行累加，累加后的结果送至累加寄存器23保存，同时输出至相位/幅度转换器24。到下一个ΔT时，累加寄存器23将保存的累加器22在上一个ΔT作用后所产生的相位值反馈到累加器22的输入端，以使累加器22在下一个ΔT作用下继续累加。这样，累加器22在ΔT的作用下将相位值进行线性累加，每当相位累加值达到或超过N时，说明相位值超过2π，则累加器22把相位累加值减去N，保留余数并把所得余数送至累加寄存器23进行保存，继续累加，以保证三角波数字信号的波形呈现周期性。
累加器22在累加相位的同时，也对时间进行累加。假设输入1bit数据所占用的时间为L，就是比特率B的倒数，即L＝1/B。折算成定时器值，则L＝[(1/B)/ΔT]*K＝K/(BΔT)，其中K为MCU内部定时器值。每隔一个ΔT，累加器22就累加一个ΔT时间值，并把累加后的时间值保存在累加寄存器23。在下一ΔT时间内，累加寄存器23把时间值返回给累加器22进行下一次累加。当时间累加值达到L值时，说明1bit数据发送完成。此时，累加器22把时间累加值减去L，保留余数，并把余数保存入累加寄存器23，进入下一个bit位的发送。因此，上个数据结束时的相位累加值代表的就是当前频率的相位值，下个数据在相位累加值的基础上继续累加，从而保证了相位的连续性。
由于ΔT和L完全由定时器26确定，则比特率的准确性也由定时器26确定。而定时器26的准确性由MCU的时钟晶振确定。因此，只要选择足够精确和稳定的时钟晶振，就可保证符合要求的比特率。V.23标准中规定比特率误差≤±30ppm，故选择的MCU晶体的频率稳定度和精确度也要小于该值。
由于三角波的相位与幅度呈线性关系，相位/幅度转换器24每隔ΔT对累加器22输出的相位值进行相位/幅度线性转换计算，输出三角波数字信号。数字低通滤波器25每隔ΔT对相位/幅度转换器24输出的三角波数字信号进行滤波，消除它的尖顶，输出正弦波数字信号。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (1)
1.一种连续相位频移键控CPFSK信号调制装置，其特征在于，所述装置包括：
数据缓冲器，用于对输入的数字信号流进行缓冲，输出匀速数字信号流；
直接数字频率合成器， 用于对所述匀速数字信号流进行直接数字频率合成时，将所述匀速数字信号流转换成三角波数字信号，再把所述三角波数字信号转换成正弦波数字信号；
数/模转换器，用于将所述正弦波数字信号转换为正弦波模拟信号；
晶体振荡器，用于提供参考时钟同步所述直接数字频率合成器的直接数字频率合成过程；以及
低通滤波器，用于对所述正弦波模拟信号进行滤波，输出滤波后更为纯净的正弦波模拟信号；
其中，所述直接数字频率合成器包括：
相位增量选择器，用于每隔ΔT对输入的匀速数字信号流进行一次相位增量选择，输出相位增量；
定时器，用于根据晶体振荡器提供的脉冲信号确定ΔT；
分别与所述相位增量选择器和定时器连接的累加器，用于每隔ΔT将相位增量选择器输出的相位增量与上一ΔT的相位值，以及所述定时器的定时值分别进行累加；当相位累加值达到或超过N时，将相位累加值减去N，保留余数继续与下一个ΔT时相位增量选择器输出的相位增量进行累加；当所述定时器的定时值累加值达到L值时，将定时值累加值减去L，保留余数继续与下一个ΔT时所述定时器的定时值进行累加；
累加寄存器，用于保存所述累加器的相位值以及定时值的累加结果；
相位/幅度转换器，用于每隔ΔT对所述累加器输出的相位值进行相位/幅度线性转换，输出三角波数字信号；以及
数字低通滤波器，用于对所述三角波数字信号进行滤波，输出正弦波数字信号；
其中，ΔT是抽样间隔，f0是本装置所能输出的最小频率，即分辨率，f0的周期是T0＝1/f0，是最大周期，N＝T0/ΔT，N为在一个最大周期内抽样的幅度值数量，L为输入1比特数据所包含的抽样次数，相当于1比特数据占用的时间。
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