JP2004096427A - パターン発生装置及び方法 - Google Patents
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Abstract
【課題】ランニングコストを含めたコストの上昇を引き起こさずに高い発生レートのＰＮパターンを発生させることができるパターン発生装置及び方法を提供する
【解決手段】周期が２ｎ−１ビット（ｎは２以上の整数）であって、ｋ（ｋはｋ＞２ｎ−１を満たす整数）ビットのパラレルのＰＮパターンを基準クロックに同期して発生させる。第ｍ番目の基準クロックで発生したＰＮパターンの最下位ビットからＰＮパターンの１周期分の２ｎ−１ビット分のパターン（以下、このパターンを「Ａパターン」という）を、第ｍ＋１番目の基準クロックで発生させるパターンの最上位ビットから２ｎ−１ビット分のパターンとする。また、Ａパターンの上位ビット側からｋ−（２ｎ−１）ビット分のパターンを、第ｍ＋１番目の基準クロックで発せさせるパターンの最下位ビットからｋ−（２ｎ−１）ビット分のパターンとする。
【選択図】 図１
【解決手段】周期が２ｎ−１ビット（ｎは２以上の整数）であって、ｋ（ｋはｋ＞２ｎ−１を満たす整数）ビットのパラレルのＰＮパターンを基準クロックに同期して発生させる。第ｍ番目の基準クロックで発生したＰＮパターンの最下位ビットからＰＮパターンの１周期分の２ｎ−１ビット分のパターン（以下、このパターンを「Ａパターン」という）を、第ｍ＋１番目の基準クロックで発生させるパターンの最上位ビットから２ｎ−１ビット分のパターンとする。また、Ａパターンの上位ビット側からｋ−（２ｎ−１）ビット分のパターンを、第ｍ＋１番目の基準クロックで発せさせるパターンの最下位ビットからｋ−（２ｎ−１）ビット分のパターンとする。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、疑似ランダムパターン（以下、ＰＮパターンという）を発生するパターン発生装置及び方法に関する。
【０００２】
【従来の技術】
ＰＮパターンは種々の装置が正常に動作しているか否かを試験するために頻繁に用いられる。例えば、半導体集積回路が設計通りに動作するか否かの試験又は通信路で生ずる符号誤り率を測定するときに用いられる。図４は、従来のパターン発生装置の構成を示すブロック図である。尚、図４においては、７ビットの初期値データを入力して１０ビットのパラレルのＰＮパターンを発生する７段のパターン発生装置を一例として図示している。図４に示したパターン発生回路は、初期値データの入力部としての切替部５０と、ＰＮパターンの出力線Ｌ１３各々に対して設けられた１０個の排他的論理和回路（以下、ＥＸＯＲ回路という）５１とを備える。
【０００３】
切替部５０には不図示の制御部から出力される制御信号ＣＳ１０及び基準クロックＣＬＫが入力されており、その内部には７つのビットレジスタＢ０〜Ｂ６が設けられている。各ビットレジスタＢ０〜Ｂ６には信号線Ｌ１０及びＬＳＢ側の７ビットの出力線Ｌ１３に接続された信号線Ｌ１２がそれぞれ接続されている。また、各ビットレジスタＢ０〜Ｂ６の出力側には信号線Ｌ１１が接続されており、この信号線Ｌ１１と１０個のＥＸＯＲ回路５１との接続関係は発生させるＰＮパターンに応じて設定されている。
【０００４】
この切替部５０は、不図示の制御部から出力される制御信号ＣＳ１０に基づいて、ＰＮパターンを発生させるときには信号線Ｌ１０を介して入力される初期パターンを各ビットレジスタＢ０〜Ｂ６に取り込み、この初期パターンを一度取り込んだ後は信号線Ｌ１２を介して入力される信号を各ビットレジスタＢ０〜Ｂ６に取り込むように入力を切り替える。
【０００５】
信号線Ｌ１１とＥＸＯＲ回路５１との接続関係は、以下の（１）式に示すＰＮパターンの生成多項式に基づいて設定される。尚、以下の式における演算子「＋」は排他的論理和である。
ｆ（ｘ）＝ｘ７＋ｘ＋１ ……（１）
ｘ０＝１〜ｘ６は、各々ビットレジスタＢ０〜Ｂ６に記憶されている値を示しており、ｘ７〜ｘ１６は出力線Ｌ１３のビットＢ７〜ビットＢ１６に現れる値を示している。
【０００６】
上記（１）式でｆ（ｘ）＝０とすると、以下の（２）式が得られる。
ｘ７ ＝ｘ＋１
ｘ８ ＝ｘ７・ｘ ＝ｘ２＋ｘ
ｘ９ ＝ｘ７・ｘ２＝ｘ３＋ｘ２
ｘ１０＝ｘ７・ｘ３＝ｘ４＋ｘ３
ｘ１１＝ｘ７・ｘ４＝ｘ５＋ｘ４
ｘ１２＝ｘ６＋ｘ５
ｘ１３＝ｘ６＋ｘ＋１
ｘ１４＝ｘ２＋１
ｘ１５＝ｘ３＋ｘ
ｘ１６＝ｘ４＋ｘ２ ……（２）
【０００７】
上記（２）式から信号線Ｌ１１とＥＸＯＲ回路５１との接続関係を得るには、例えば、ビットＢ８の出力線に現れる値ｘ８は、ビットレジスタＢ２に記憶されている値ｘ２とビットレジスタＢ１に格納されている値ｘとの排他的論理和であるため、ビットＢ８の出力線に接続されているＥＸＯＲ回路５１の入力端と、ビットレジスタＢ２及びビットレジスタＢ１に接続されている接続線とを接続する。
【０００８】
次に、以上の構成の従来のパターン発生装置の動作について説明する。動作開始時点において信号線Ｌ１０に初期パターンが印加されている状態で、制御信号ＣＳ１０が入力されると、切替部５０が各ビットレジスタＢ０〜Ｂ６の入力を信号線Ｌ１０に切り替え、信号線Ｌ１０に印加されている初期パターンが各ビットレジスタＢ０〜Ｂ６に取り込まれる。
【０００９】
初期パターンが入力されると、（２）式に従ってＥＸＯＲ回路５１で演算された１０ビットのパラレルのＰＮパターンＰ１が出力線Ｌ１３から出力される。尚、初期パターンが各ビットレジスタＢ０〜Ｂ６に取り込まれると、次のクロックが入力される迄に不図示の制御部から制御信号ＣＳ１０が出力され、ビットレジスタＢ０〜Ｂ６の入力が信号線Ｌ１２に切り替えられる、
【００１０】
信号線Ｌ１３から出力されたＰＮパターンの内、ＬＳＢ側の７ビットのＰＮパターンが信号線Ｌ１２を介して、ビットレジスタＢ０〜Ｂ６に入力される。次の基準クロックＣＬＫが入力されると、信号線Ｌ１２のＰＮパターンが各ビットレジスタＢ０〜Ｂ６に取り込まれ、（２）式に従ってＥＸＯＲ回路５１で演算された１０ビットのパラレルのＰＮパターンＰ１が出力線Ｌ１３から出力される。以後同様に、信号線Ｌ１２がビットレジスタＢ０〜Ｂ６の入力に接続された状態で、クロックが入力される度に１０ビットのパラレルのＰＮパターンＰ１が出力線Ｌ１３から出力される。尚、出力線Ｌ１３から出力されるＰＮパターンは不図示のパラレル・シリアル変換部において、シリアルのＰＮパターンに変換される。
【００１１】
【発明が解決しようとする課題】
ところで、上述したパターン発生装置において、１つの基準クロックＣＬＫが入力される度に１０ビットのパラレルのＰＮパターンを発生させ、不図示のパラレル・シリアル変換部でシリアルのＰＮパターンに変換するのは、基準クロックＣＬＫを高周波数化せずに、ＰＮパターンの単位時間あたりの発生率（発生レート）を上げるためである。これは、例えば通信技術の発達に伴って高速通信路が整備されつつあるが、この高速通信路の試験を行うときに高い発生レートのＰＮパターンが必要になるからである。
【００１２】
図４に示すパターン発生装置において、７段のＰＮパターンの単位時間あたりの発生率（発生レート）を更に上げるためには、ＥＸＯＲ回路５１の数及び出力線Ｌ１３の数、即ちビット幅を増加させるとともに、増加させたＥＸＯＲ回路５１と信号線Ｌ１１とを上記（２）式を満足するように接続すれば良い。
【００１３】
しかしながら、ＰＮパターンの発生レートを高めるために単純にビット幅を増加させると、パターン発生装置の回路規模が増大して実装の問題が生ずるとともに消費電力が大きくなり、結果として装置の高コスト化及びランニングコストの上昇を招いてしまうという問題があった。
【００１４】
本発明は上記事情に鑑みてなされたものであり、ランニングコストを含めたコストの上昇を引き起こさずに高い発生レートのＰＮパターンを発生させることができるパターン発生装置及び方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の観点によるパターン発生装置は、周期が２ｎ−１ビット（ｎは２以上の整数）であって、ｋ（ｋはｋ＞２ｎ−１を満たす整数）ビットのパラレルの疑似ランダムパターンを基準クロック（ＣＬＫ）に同期して発生するパターン発生回路において、前記疑似ランダムパターンを出力するｋビットの出力線（Ｌ２）の各々が出力側に接続され、前記基準クロックに同期して入力側に入力される信号を取り込んで前記出力側から出力するｋ個のレジスタ（Ｒ１〜Ｒ１２８）を備え、前記出力線のうちの最下位ビットから２ｎ−１ビット分の出力線のそれぞれが、最上位ビットから２ｎ−１ビット分の出力線に接続されたレジスタの入力側にビットの並びを変えずにそれぞれ第１接続線（Ｌ３）によって接続され、前記第１接続線のうちの上位ｋ−（２ｎ−１）ビット分の接続線のそれぞれが、最下位ビットからｋ−（２ｎ−１）ビット分の出力線に接続されたレジスタの入力側にビットの並びを変えずにそれぞれ第２接続線（Ｌ４）によって接続されていることを特徴としている。
この発明によれば、発生させる疑似ランダムパターンのビット幅と同数の出力線と、各々の出力線に出力側が接続されたレジスタとを備え、レジスタの出力側と入力側とにおける結線を工夫して疑似ランダムパターンを発生させているため、疑似ランダムパターンを発生させるために従来必要であったＥＸＯＲ回路が不要となり、装置の規模を縮小することができる。また、より高いレートのＰＮパターンを発生させる場合であっても、出力線及びレジスタの数を増やしてレジスタの入力側と出力側との結線を変えるだけで良いため、装置規模の増大を防止することができる。更に、回路規模の増大が防止されるとパターン発生装置の省電力化も可能である。このように、本発明のパターン発生装置は、ランニングコストを含めたコストの上昇を引き起こさずに高い発生レートのＰＮパターンを発生させることができる。
また、本発明の第２の観点によるパターン発生装置は、周期が２ｎ−１ビット（ｎは２以上の整数）であって、ｋ（ｋはｋ＞２ｎ−１を満たす整数）ビットのパラレルの疑似ランダムパターンを基準クロック（ＣＬＫ）に同期して発生するパターン発生回路において、前記疑似ランダムパターンを出力するｋビットの出力線（Ｌ７）の各々が出力側に接続され、前記基準クロックに同期して入力側に入力される信号を取り込んで前記出力側から出力するｋ個のレジスタ（Ｒ１〜Ｒ１２８）と、前記出力線のうちの最下位ビットからｋ−（２ｎ−１）ビット分の出力線に接続されたレジスタの入力側に第１接続線（Ｌ９）によって出力端が接続されたｋ−（２ｎ−１）個の排他的論理和演算回路（２１）とを備え、前記出力線のうちの最下位ビットから２ｎ−１ビット分の出力線のそれぞれが、最上位ビットから２ｎ−１ビット分の出力線に接続されたレジスタの入力側にビットの並びを変えずにそれぞれ第２接続線（Ｌ８）によって接続され、前記排他的論理和演算回路の入力端は、前記疑似ランダムパターンの周期性に応じて前記出力線の少なくとも２本と接続されていることを特徴としている。
この発明によれば、過去の疑似ランダムパターンを並べ替えて新たな疑似ランダムパターンの一部が生成され、過去のランダムパルスパターンの一部に対して排他的論理和演算が行われて新たな疑似ランダムパターンの残りが生成される。このため、装置規模の増加を招くことなく、疑似ランダムパターンの乱れが生じた場合であっても、乱れを補正して正常な疑似ランダムパルスパターンを発生することができる。
また、本発明の第１の観点又は第２の観点によるパターン発生装置は、前記レジスタ各々の入力側には、前記疑似ランダムパターンを発生させるための初期パターンを入力する第３接続線（Ｌ１、Ｌ６）が接続されており、前記第１接続線及び前記第２接続線を介した信号、並びに、前記第３接続線を介した信号の何れの信号を前記レジスタに入力させるかを切り替える切替部を備えることを特徴としている。
上記課題を解決するために、本発明の第１の観点によるパタ−ン発生方法は、周期が２ｎ−１ビット（ｎは２以上の整数）であって、ｋ（ｋはｋ＞２ｎ−１を満たす整数）ビットのパラレルの疑似ランダムパターンを基準クロックに同期して発生するパターン発生方法において、前記基準クロックに同期して、前記出力ビットのうちの最下位ビットから２ｎ−１ビット分の出力ビットに対応する記憶領域から出力される信号のそれぞれを、最上位ビットから２ｎ−１ビット分の出力ビットに対応する記憶領域にビットの並びを変えずに記憶させるとともに、前記最下位ビットから２ｎ−１ビット分の出力ビットの内の上位ｋ−（２ｎ−１）ビット分の出力ビットに対応する記憶領域から出力される信号のそれぞれを、最下位ビットからｋ−（２ｎ−１）ビット分の出力ビットに対応する記憶領域にビットの並びを変えずに記憶させるステップを含むことを特徴としている。
また、本発明の第２の観点によるパタ−ン発生方法は、周期が２ｎ−１ビット（ｎは２以上の整数）であって、ｋ（ｋはｋ＞２ｎ−１を満たす整数）ビットのパラレルの疑似ランダムパターンを基準クロックに同期して発生するパターン発生方法において、前記基準クロックに同期して、前記出力ビットのうちの最下位ビットから２ｎ−１ビット分の出力ビットに対応する記憶領域から出力される信号のそれぞれを、最上位ビットから２ｎ−１ビット分の出力ビットに対応する記憶領域にビットの並びを変えずに記憶させるとともに、前記疑似ランダムパターンの周期性に応じて少なくとも２つの出力ビットに対応する記憶領域から出力される信号の排他的論理和を演算して得られたｋ−（２ｎ−１）ビット分の信号を、最下位ビットからｋ−（２ｎ−１）ビット分の出力ビットに対応する記憶領域に記憶させるステップを含むことを特徴としている。
また、本発明の第１の観点又は第２の観点によるパターン発生方法は、前記記憶領域の各々に対して、前記疑似ランダムパターンを発生させるための初期パターンを入力するステップを含むことを特徴としている。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態によるパターン発生装置及び方法について詳細に説明する。本発明の実施形態によるパターン発生装置の具体的な構成を説明する前に、まず本発明のパターン発生装置及び方法によるＰＮパターンの発生原理について説明する。図１は、本発明のパターン発生装置及び方法によるＰＮパターンの発生原理を説明するための図である。
【００１７】
図１（ａ）に示すように、本発明のパターン発生装置及び方法で発生するＰＮパターンは、ｎ（ｎは２以上の整数）段のＰＮパターン、即ち周期が２ｎ−１ビットであるＰＮパターンであるとする。尚、図１（ａ）においては、ＰＮパターンの１周期を‘Ａ’から始まり‘Ｏ’で終わるパターンとして表している。また、このＰＮパターンはｋ（ｋはｋ＞２ｎ−１を満たす整数）ビットのパラレルのパターンであり、本発明のパターン発生装置及び方法では、基準クロックが入力される度にｋビットのパラレルのＰＮパターンが発生するとする。尚、図１（ａ）においては、第ｍ番目、第ｍ＋１番目、及び第ｍ＋２番目の基準クロックを「ｍ」、「ｍ＋１」、「ｍ＋２」とそれぞれ表している。
【００１８】
図１（ｂ）は、図１（ａ）に示す各周期でに発生するＰＮパターンを、最下位ビット（ＬＳＢ）から最上位ビット（ＭＳＢ）までを揃えて順に表している。本発明のパターン発生装置及び方法は、ＰＮパターンの周期性に着目して以下の方法でＰＮパターンを発生している。
【００１９】
つまり、第ｍ番目の基準クロックで発生したＰＮパターンの最下位ビットからＰＮパターンの１周期分の２ｎ−１ビット分のパターン（以下、このパターンを「Ａパターン」という）を、第ｍ＋１番目の基準クロックで発生させるパターンの最上位ビットから２ｎ−１ビット分のパターンとする。尚、このときＡパターンをなす各ビットの並びに変更はない。また、基準クロックに同期して一度に出力されるＰＮパターンのビット数ｋと、ＰＮパターンの１周期のビット数２ｎ−１とは、ｋ＞２ｎ−１なる関係があるため、Ａパターンの上位ビット側からｋ−（２ｎ−１）ビット分のパターンを、第ｍ＋１番目の基準クロックで発せさせるパターンの最下位ビットからｋ−（２ｎ−１）ビット分のパターンとする。尚、このときにおいても各ビットの並びに変更はない。
【００２０】
このように、本発明のパターン発生装置及び方法においては、従来のように、第ｍ番目の基準クロックで発生したＰＮパターンに対して演算を行って第ｍ＋１番目の基準クロックで発生させるＰＮパターンを得ている訳ではなく、第ｍ番目の基準クロックで発生したＰＮパターンに対して並べ替えのみを行って第ｍ＋１番目の基準クロックで発生させるＰＮパターンを得ている。かかる方法でＰＮパターンを発生させても、図１（ｂ）に示すように連続性が保たれたＰＮパターンを発生させることができる。
【００２１】
次に、以上説明した原理を用いてＰＮパターンを発生する本発明の実施形態によるパターン発生装置及び方法について詳細に説明する。
〔第１実施形態〕
図２は、本発明の第１実施形態によるパターン発生装置の構成を示すブロック図である。尚、図２に示すパターン発生装置は、７段（ｎ＝７）のＰＮパターン、即ち１周期が１２７ビットのＰＮパターンであって、１２８ビット（ｋ＝１２８）のパラレルのＰＮパターンを発生するパターン発生装置である。
【００２２】
図２に示すように、本発明の第１実施形態によるパターン発生装置は、ＰＮパターンのビット幅（１２８ビット）と同数のレジスタＲ１〜Ｒ１２８を含む切替部１０を備える。切替部１０には不図示の制御部から出力される制御信号ＣＳ１及び基準クロックＣＬＫが入力されている。
【００２３】
各レジスタＲ１〜Ｒ１２８の入力側には信号線Ｌ１（第３接続線）がそれぞれ接続されている。これら１２８本の信号線Ｌ１は、ＰＮパターンを発生させるための初期パターンをレジスタＲ１〜Ｒ１２８に入力させるための信号線である。また、各レジスタＲ１〜Ｒ１２８の出力側には、発生したＰＮパターンを出力するための出力線Ｌ２がそれぞれ接続されている。本実施形態における出力線Ｌ２の本数は１２８本であり、これら各々がＰＮパターンの出力ビットＢ１〜Ｂ１２８それぞれに対応する。
【００２４】
また、出力線Ｌ２の内の最下位ビットから１２７ビット分の信号線、即ち出力ビットＢ１〜Ｂ１２７に対応する出力線Ｌ２が、最上位ビットから１２７ビット分の出力線Ｌ２に接続されたレジスタＲ２〜Ｒ１２８の入力側に各ビットの並びを変えずに信号線Ｌ３（第１接続線）によってそれぞれ接続されている。更に、信号線Ｌ３の中の上位側の１ビット、即ち出力ビットＢ１２７に対応する出力線Ｌ２に接続された信号線Ｌ３が、最下位ビットに対応する出力線Ｌ２に接続されたレジスタＲ１の入力側に信号線Ｌ４（第２接続線）によって接続されている。尚、信号線Ｌ４の本数は、ＰＮパターンのビット幅ｋが１２８であって、１周期が２８−１＝１２７ビットであるため１本に設定される。
【００２５】
また、上述した切替部１０は、不図示の制御部から出力される制御信号ＣＳ１に基づいて、ＰＮパターンを発生させるときには信号線Ｌ１を介して入力される初期パターンを各レジスタＲ１〜Ｒ１２８に取り込み、この初期パターンを一度取り込んだ後は信号線Ｌ３及び信号線Ｌ４を介して入力される信号を各レジスタＲ１〜Ｒ１２８に取り込むように入力を切り替える。
【００２６】
次に、以上の構成の本発明の第１実施形態によるパターン発生装置の動作について説明する。動作開始時点において信号線Ｌ１に初期パターンが印加されている状態で、制御信号ＣＳ１が入力されると、切替部１０が各レジスタＲ１〜Ｒ１２８の入力を信号線Ｌ１に切り替え、基準クロックＣＬＫが入力されたときに信号線Ｌ１に印加されている初期パターンが各レジスタＲ１〜Ｒ１２８に取り込まれる。尚、初期パターンが各レジスタＲ１〜Ｒ１２８に取り込まれると、次の基準クロックＣＬＫが入力される迄に不図示の制御部から制御信号ＣＳ１が出力され、レジスタＲ１の入力が信号線Ｌ４に切り替えられ、レジスタＲ２〜Ｒ１２８の入力が信号線Ｌ３に切り替えられる。
【００２７】
各レジスタＲ１〜Ｒ１２８に初期パターンが取り込まれると、レジスタＲ１〜Ｒ１２８各々から取り込んだ初期パターンに応じた信号が出力線Ｌ２へ出力される。また、レジスタＲ１〜Ｒ１２７の出力側に接続された最下位ビットから１２７ビット分の出力線Ｌ２と、最上位ビットから１２７ビット分のレジスタＲ２〜Ｒ１２８とは信号線Ｌ３によって接続されているため、レジスタＲ１〜Ｒ１２７から出力される信号は、信号線Ｌ３を介してレジスタＲ２〜Ｒ１２８にそれぞれ印加される。更に、信号線Ｌ３の上位側の１ビットの信号線と最下位ビットのレジスタＲ１とは信号線Ｌ４によって接続されているため、レジスタＲ１２７から出力される信号は、信号線Ｌ４を介してレジスタＲ１に印加される。
【００２８】
次の基準クロックＣＬＫが入力されると、信号線Ｌ３及び信号線Ｌ４に印加されている信号がレジスタＲ１〜Ｒ１２８に取り込まれ、以下同様の動作が繰り返し行われることで、連続したパラレルのＰＮパターンが出力線Ｌ２を介して順次出力される。尚、出力線Ｌ２から出力されるパラレルのＰＮパターンを不図示のパラレル・シリアル変換部において、シリアルのＰＮパターンに変換しても良い。
【００２９】
以上説明したように、本発明の第１実施形態においては、ＰＮパターンのビット幅と同数の出力線と、各々の出力線に出力側が接続されたレジスタとを設け、レジスタの出力側と入力側において前述した原理に従った結線を行っている。このため、ＰＮパターンを発生させるために従来必要であったＥＸＯＲ回路が不要となり、装置の規模を縮小することができる。
【００３０】
また、より高いレートのＰＮパターンを発生させる場合であっても、出力線及びレジスタの数を増やしてレジスタの入力側と出力側との結線を変えるだけであるので、装置規模の増大を防止することができる。更に、回路規模の増大が防止されるとパターン発生装置の省電力化も可能である。このように、本発明の第１実施形態によるパターン発生装置は、ランニングコストを含めたコストの上昇を引き起こさずに高い発生レートのＰＮパターンを発生させることができる。
【００３１】
〔第２実施形態〕
図３は、本発明の第２実施形態によるパターン発生装置の構成を示すブロック図である。尚、図３に示す第２実施形態のパターン装置は、図２に示した第２実施形態のパターン装置と同様に、７段（ｎ＝７）のＰＮパターン、即ち１周期が１２７ビットのＰＮパターンであって、１２８ビット（ｋ＝１２８）のパラレルのＰＮパターンを発生するパターン発生装置である。
【００３２】
図３に示す本発明の第２実施形態によるパターン発生装置は、図２に示した第１実施形態によるパターン発生装置と同様に、１２８個のレジスタＲ１〜Ｒ１２８を含む切替部１０を備える。各レジスタＲ１〜Ｒ１２８の入力側には図２に示す信号線Ｌ１と同様の信号線Ｌ６が接続され、出力側には図２に示す信号線Ｌ２と同様の出力線Ｌ７が接続されている。更に、最下位ビットから１２７ビット分の出力線Ｌ７とレジスタＲ２〜Ｒ１２８の入力側とを第１実施形態と同様に接続する接続線Ｌ８（第２接続線）を備える。
【００３３】
図２に示す第１実施形態においては、接続線Ｌ３の上位１ビットとレジスタＲ１の入力側とを接続していたが、本実施形態においては１つのＥＸＯＲ回路２１を備え、レジスタＲ６，Ｒ７の出力側に接続されている出力線とＥＸＯＲ回路２１の２つの入力端とを接続するとともに、ＥＸＯＲ回路２１の出力端とレジスタＲ１との入力端とを信号線Ｌ９（第１接続線）によって接続している。
【００３４】
このＥＸＯＲ回路２１は、パターン発生回路が発生するＰＮパターンがノイズや温度等の影響で一時的に乱れた場合に、その乱れを修正するために設けられる。図２に示す第１実施形態のパターン発生装置は、レジスタＲ１〜Ｒ１２８の内容を並べ替えて次に発生させるＰＮパターンを生成している。このため、発生させるＰＮパターンが一時的に乱れると、それ以降はＰＮパターンは乱れたままであり、正常なＰＮパターンを発生させることができない。
【００３５】
本実施形態においては、過去のＰＮパターンを並べ変えるだけで次に発生させるＰＮパターンを生成するのではなく、図３に示すＥＸＯＲ回路２１を設けてＰＮパターンの一部を演算により生成することで、パターンの乱れが生じても修正可能としている。ここで、図３示した例においては、レジスタＲ６，Ｒ７に接続された出力ビットＢ６，Ｂ７に対応する出力線とＥＸＯＲ回路２１とを接続しているが、この接続関係は発生させるＰＮパターンに応じて、前述の（２）式と同様の式に基づいて決定される。
【００３６】
また、図１（ｂ）を参照すると、本発明の原理では基準クロックが入力される度にパターン（Ａパターン）がＭＳＢ側にシフトして、新たなパターン（例えば、ｍ＋１の基準クロックが入力された時点におけるパターン「ＣＤ」）がＬＳＢ側に入力される変化を示す。よって、Ａパターンに乱れが生じている場合には、その乱れもＭＳＢ側にシフトすることになる。よって、ＬＳＢ側のパターンを用いてＥＸＯＲ回路２１が新たなパターンを生成した方がパターンの乱れの影響が少ない。このため、発生させるＰＮパターンの段数がｎ段である場合には、ＬＳＢ側からｎビットの出力ビットに対応する出力線Ｌ２の内の上記（２）式に基づいて決定される出力線とＥＸＯＲ回路の各々の入力端とを接続しなければならない。
【００３７】
以上本発明の一実施形態について説明したが、本発明は上記実施形態に制限されず、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態においては、ＰＮパターンの周期が７段、即ち２７−１＝１２７ビットであり、パターン幅ｋが１２８ビットである場合を例に挙げて説明したが、ｋ＞２ｎ−１（ｎは２以上の整数）を満足する限りにおいて、ｋ，ｎの値について任意の整数を用いることができる。
【００３８】
また、上述した第１実施形態及び第２実施形態においては、レジスタＲ１〜Ｒ１２８における入力端と出力端とを接続線によって接続する構成を例に挙げて説明したが、かかるハードウェア構成のみならず、ソフトウェアにてＰＮパターンを発生させる方法にも適用することができる。この場合には、各レジスタとして記憶領域を割り当て、この記憶領域各々から出力される信号（読み出した信号）の順序を図１に示す原理に基づいて並び替えた後で、記憶領域に入力すれば（書き込めば）、上記第１実施形態及び第２実施形態と同様のＰＮパターンを発生させることができる。
【００３９】
【発明の効果】
以上説明したように、本発明によれば、発生させる疑似ランダムパターンのビット幅と同数の出力線と、各々の出力線に出力側が接続されたレジスタとを備え、レジスタの出力側と入力側とにおける結線を工夫して疑似ランダムパターンを発生させているため、疑似ランダムパターンを発生させるために従来必要であったＥＸＯＲ回路が不要となり、装置の規模を縮小することができるという効果がある。また、より高いレートのＰＮパターンを発生させる場合であっても、出力線及びレジスタの数を増やしてレジスタの入力側と出力側との結線を変えるだけで良いため、装置規模の増大を防止することができるという効果がある。更に、回路規模の増大が防止されるとパターン発生装置の省電力化も可能である。このように、本発明のパターン発生装置は、ランニングコストを含めたコストの上昇を引き起こさずに高い発生レートのＰＮパターンを発生させることができるという効果がある。
また、本発明によれば、過去の疑似ランダムパターンを並べ替えて新たな疑似ランダムパターンの一部が生成され、過去のランダムパルスパターンの一部に対して排他的論理和演算が行われて新たな疑似ランダムパターンの残りが生成される。このため、装置規模の増加を招くことなく、疑似ランダムパターンの乱れが生じた場合であっても、乱れを補正して正常な疑似ランダムパルスパターンを発生することができるという効果がある。
【図面の簡単な説明】
【図１】本発明のパターン発生装置及び方法によるＰＮパターンの発生原理を説明するための図である。
【図２】本発明の第１実施形態によるパターン発生装置の構成を示すブロック図である。
【図３】本発明の第２実施形態によるパターン発生装置の構成を示すブロック図である。
【図４】従来のパターン発生装置の構成を示すブロック図である。
【符号の説明】
２１ 排他的論理和演算回路
ＣＬＫ 基準クロック
Ｌ１ 信号線（第１接続線）
Ｌ２，Ｌ７ 出力線
Ｌ３，Ｌ６ 信号線（第３接続線）
Ｌ４ 信号線（第２接続線）
Ｌ８ 信号線（第２接続線）
Ｌ９ 信号線（第１接続線）
Ｒ１〜Ｒ１２８ レジスタ
【発明の属する技術分野】
本発明は、疑似ランダムパターン（以下、ＰＮパターンという）を発生するパターン発生装置及び方法に関する。
【０００２】
【従来の技術】
ＰＮパターンは種々の装置が正常に動作しているか否かを試験するために頻繁に用いられる。例えば、半導体集積回路が設計通りに動作するか否かの試験又は通信路で生ずる符号誤り率を測定するときに用いられる。図４は、従来のパターン発生装置の構成を示すブロック図である。尚、図４においては、７ビットの初期値データを入力して１０ビットのパラレルのＰＮパターンを発生する７段のパターン発生装置を一例として図示している。図４に示したパターン発生回路は、初期値データの入力部としての切替部５０と、ＰＮパターンの出力線Ｌ１３各々に対して設けられた１０個の排他的論理和回路（以下、ＥＸＯＲ回路という）５１とを備える。
【０００３】
切替部５０には不図示の制御部から出力される制御信号ＣＳ１０及び基準クロックＣＬＫが入力されており、その内部には７つのビットレジスタＢ０〜Ｂ６が設けられている。各ビットレジスタＢ０〜Ｂ６には信号線Ｌ１０及びＬＳＢ側の７ビットの出力線Ｌ１３に接続された信号線Ｌ１２がそれぞれ接続されている。また、各ビットレジスタＢ０〜Ｂ６の出力側には信号線Ｌ１１が接続されており、この信号線Ｌ１１と１０個のＥＸＯＲ回路５１との接続関係は発生させるＰＮパターンに応じて設定されている。
【０００４】
この切替部５０は、不図示の制御部から出力される制御信号ＣＳ１０に基づいて、ＰＮパターンを発生させるときには信号線Ｌ１０を介して入力される初期パターンを各ビットレジスタＢ０〜Ｂ６に取り込み、この初期パターンを一度取り込んだ後は信号線Ｌ１２を介して入力される信号を各ビットレジスタＢ０〜Ｂ６に取り込むように入力を切り替える。
【０００５】
信号線Ｌ１１とＥＸＯＲ回路５１との接続関係は、以下の（１）式に示すＰＮパターンの生成多項式に基づいて設定される。尚、以下の式における演算子「＋」は排他的論理和である。
ｆ（ｘ）＝ｘ７＋ｘ＋１ ……（１）
ｘ０＝１〜ｘ６は、各々ビットレジスタＢ０〜Ｂ６に記憶されている値を示しており、ｘ７〜ｘ１６は出力線Ｌ１３のビットＢ７〜ビットＢ１６に現れる値を示している。
【０００６】
上記（１）式でｆ（ｘ）＝０とすると、以下の（２）式が得られる。
ｘ７ ＝ｘ＋１
ｘ８ ＝ｘ７・ｘ ＝ｘ２＋ｘ
ｘ９ ＝ｘ７・ｘ２＝ｘ３＋ｘ２
ｘ１０＝ｘ７・ｘ３＝ｘ４＋ｘ３
ｘ１１＝ｘ７・ｘ４＝ｘ５＋ｘ４
ｘ１２＝ｘ６＋ｘ５
ｘ１３＝ｘ６＋ｘ＋１
ｘ１４＝ｘ２＋１
ｘ１５＝ｘ３＋ｘ
ｘ１６＝ｘ４＋ｘ２ ……（２）
【０００７】
上記（２）式から信号線Ｌ１１とＥＸＯＲ回路５１との接続関係を得るには、例えば、ビットＢ８の出力線に現れる値ｘ８は、ビットレジスタＢ２に記憶されている値ｘ２とビットレジスタＢ１に格納されている値ｘとの排他的論理和であるため、ビットＢ８の出力線に接続されているＥＸＯＲ回路５１の入力端と、ビットレジスタＢ２及びビットレジスタＢ１に接続されている接続線とを接続する。
【０００８】
次に、以上の構成の従来のパターン発生装置の動作について説明する。動作開始時点において信号線Ｌ１０に初期パターンが印加されている状態で、制御信号ＣＳ１０が入力されると、切替部５０が各ビットレジスタＢ０〜Ｂ６の入力を信号線Ｌ１０に切り替え、信号線Ｌ１０に印加されている初期パターンが各ビットレジスタＢ０〜Ｂ６に取り込まれる。
【０００９】
初期パターンが入力されると、（２）式に従ってＥＸＯＲ回路５１で演算された１０ビットのパラレルのＰＮパターンＰ１が出力線Ｌ１３から出力される。尚、初期パターンが各ビットレジスタＢ０〜Ｂ６に取り込まれると、次のクロックが入力される迄に不図示の制御部から制御信号ＣＳ１０が出力され、ビットレジスタＢ０〜Ｂ６の入力が信号線Ｌ１２に切り替えられる、
【００１０】
信号線Ｌ１３から出力されたＰＮパターンの内、ＬＳＢ側の７ビットのＰＮパターンが信号線Ｌ１２を介して、ビットレジスタＢ０〜Ｂ６に入力される。次の基準クロックＣＬＫが入力されると、信号線Ｌ１２のＰＮパターンが各ビットレジスタＢ０〜Ｂ６に取り込まれ、（２）式に従ってＥＸＯＲ回路５１で演算された１０ビットのパラレルのＰＮパターンＰ１が出力線Ｌ１３から出力される。以後同様に、信号線Ｌ１２がビットレジスタＢ０〜Ｂ６の入力に接続された状態で、クロックが入力される度に１０ビットのパラレルのＰＮパターンＰ１が出力線Ｌ１３から出力される。尚、出力線Ｌ１３から出力されるＰＮパターンは不図示のパラレル・シリアル変換部において、シリアルのＰＮパターンに変換される。
【００１１】
【発明が解決しようとする課題】
ところで、上述したパターン発生装置において、１つの基準クロックＣＬＫが入力される度に１０ビットのパラレルのＰＮパターンを発生させ、不図示のパラレル・シリアル変換部でシリアルのＰＮパターンに変換するのは、基準クロックＣＬＫを高周波数化せずに、ＰＮパターンの単位時間あたりの発生率（発生レート）を上げるためである。これは、例えば通信技術の発達に伴って高速通信路が整備されつつあるが、この高速通信路の試験を行うときに高い発生レートのＰＮパターンが必要になるからである。
【００１２】
図４に示すパターン発生装置において、７段のＰＮパターンの単位時間あたりの発生率（発生レート）を更に上げるためには、ＥＸＯＲ回路５１の数及び出力線Ｌ１３の数、即ちビット幅を増加させるとともに、増加させたＥＸＯＲ回路５１と信号線Ｌ１１とを上記（２）式を満足するように接続すれば良い。
【００１３】
しかしながら、ＰＮパターンの発生レートを高めるために単純にビット幅を増加させると、パターン発生装置の回路規模が増大して実装の問題が生ずるとともに消費電力が大きくなり、結果として装置の高コスト化及びランニングコストの上昇を招いてしまうという問題があった。
【００１４】
本発明は上記事情に鑑みてなされたものであり、ランニングコストを含めたコストの上昇を引き起こさずに高い発生レートのＰＮパターンを発生させることができるパターン発生装置及び方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の観点によるパターン発生装置は、周期が２ｎ−１ビット（ｎは２以上の整数）であって、ｋ（ｋはｋ＞２ｎ−１を満たす整数）ビットのパラレルの疑似ランダムパターンを基準クロック（ＣＬＫ）に同期して発生するパターン発生回路において、前記疑似ランダムパターンを出力するｋビットの出力線（Ｌ２）の各々が出力側に接続され、前記基準クロックに同期して入力側に入力される信号を取り込んで前記出力側から出力するｋ個のレジスタ（Ｒ１〜Ｒ１２８）を備え、前記出力線のうちの最下位ビットから２ｎ−１ビット分の出力線のそれぞれが、最上位ビットから２ｎ−１ビット分の出力線に接続されたレジスタの入力側にビットの並びを変えずにそれぞれ第１接続線（Ｌ３）によって接続され、前記第１接続線のうちの上位ｋ−（２ｎ−１）ビット分の接続線のそれぞれが、最下位ビットからｋ−（２ｎ−１）ビット分の出力線に接続されたレジスタの入力側にビットの並びを変えずにそれぞれ第２接続線（Ｌ４）によって接続されていることを特徴としている。
この発明によれば、発生させる疑似ランダムパターンのビット幅と同数の出力線と、各々の出力線に出力側が接続されたレジスタとを備え、レジスタの出力側と入力側とにおける結線を工夫して疑似ランダムパターンを発生させているため、疑似ランダムパターンを発生させるために従来必要であったＥＸＯＲ回路が不要となり、装置の規模を縮小することができる。また、より高いレートのＰＮパターンを発生させる場合であっても、出力線及びレジスタの数を増やしてレジスタの入力側と出力側との結線を変えるだけで良いため、装置規模の増大を防止することができる。更に、回路規模の増大が防止されるとパターン発生装置の省電力化も可能である。このように、本発明のパターン発生装置は、ランニングコストを含めたコストの上昇を引き起こさずに高い発生レートのＰＮパターンを発生させることができる。
また、本発明の第２の観点によるパターン発生装置は、周期が２ｎ−１ビット（ｎは２以上の整数）であって、ｋ（ｋはｋ＞２ｎ−１を満たす整数）ビットのパラレルの疑似ランダムパターンを基準クロック（ＣＬＫ）に同期して発生するパターン発生回路において、前記疑似ランダムパターンを出力するｋビットの出力線（Ｌ７）の各々が出力側に接続され、前記基準クロックに同期して入力側に入力される信号を取り込んで前記出力側から出力するｋ個のレジスタ（Ｒ１〜Ｒ１２８）と、前記出力線のうちの最下位ビットからｋ−（２ｎ−１）ビット分の出力線に接続されたレジスタの入力側に第１接続線（Ｌ９）によって出力端が接続されたｋ−（２ｎ−１）個の排他的論理和演算回路（２１）とを備え、前記出力線のうちの最下位ビットから２ｎ−１ビット分の出力線のそれぞれが、最上位ビットから２ｎ−１ビット分の出力線に接続されたレジスタの入力側にビットの並びを変えずにそれぞれ第２接続線（Ｌ８）によって接続され、前記排他的論理和演算回路の入力端は、前記疑似ランダムパターンの周期性に応じて前記出力線の少なくとも２本と接続されていることを特徴としている。
この発明によれば、過去の疑似ランダムパターンを並べ替えて新たな疑似ランダムパターンの一部が生成され、過去のランダムパルスパターンの一部に対して排他的論理和演算が行われて新たな疑似ランダムパターンの残りが生成される。このため、装置規模の増加を招くことなく、疑似ランダムパターンの乱れが生じた場合であっても、乱れを補正して正常な疑似ランダムパルスパターンを発生することができる。
また、本発明の第１の観点又は第２の観点によるパターン発生装置は、前記レジスタ各々の入力側には、前記疑似ランダムパターンを発生させるための初期パターンを入力する第３接続線（Ｌ１、Ｌ６）が接続されており、前記第１接続線及び前記第２接続線を介した信号、並びに、前記第３接続線を介した信号の何れの信号を前記レジスタに入力させるかを切り替える切替部を備えることを特徴としている。
上記課題を解決するために、本発明の第１の観点によるパタ−ン発生方法は、周期が２ｎ−１ビット（ｎは２以上の整数）であって、ｋ（ｋはｋ＞２ｎ−１を満たす整数）ビットのパラレルの疑似ランダムパターンを基準クロックに同期して発生するパターン発生方法において、前記基準クロックに同期して、前記出力ビットのうちの最下位ビットから２ｎ−１ビット分の出力ビットに対応する記憶領域から出力される信号のそれぞれを、最上位ビットから２ｎ−１ビット分の出力ビットに対応する記憶領域にビットの並びを変えずに記憶させるとともに、前記最下位ビットから２ｎ−１ビット分の出力ビットの内の上位ｋ−（２ｎ−１）ビット分の出力ビットに対応する記憶領域から出力される信号のそれぞれを、最下位ビットからｋ−（２ｎ−１）ビット分の出力ビットに対応する記憶領域にビットの並びを変えずに記憶させるステップを含むことを特徴としている。
また、本発明の第２の観点によるパタ−ン発生方法は、周期が２ｎ−１ビット（ｎは２以上の整数）であって、ｋ（ｋはｋ＞２ｎ−１を満たす整数）ビットのパラレルの疑似ランダムパターンを基準クロックに同期して発生するパターン発生方法において、前記基準クロックに同期して、前記出力ビットのうちの最下位ビットから２ｎ−１ビット分の出力ビットに対応する記憶領域から出力される信号のそれぞれを、最上位ビットから２ｎ−１ビット分の出力ビットに対応する記憶領域にビットの並びを変えずに記憶させるとともに、前記疑似ランダムパターンの周期性に応じて少なくとも２つの出力ビットに対応する記憶領域から出力される信号の排他的論理和を演算して得られたｋ−（２ｎ−１）ビット分の信号を、最下位ビットからｋ−（２ｎ−１）ビット分の出力ビットに対応する記憶領域に記憶させるステップを含むことを特徴としている。
また、本発明の第１の観点又は第２の観点によるパターン発生方法は、前記記憶領域の各々に対して、前記疑似ランダムパターンを発生させるための初期パターンを入力するステップを含むことを特徴としている。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態によるパターン発生装置及び方法について詳細に説明する。本発明の実施形態によるパターン発生装置の具体的な構成を説明する前に、まず本発明のパターン発生装置及び方法によるＰＮパターンの発生原理について説明する。図１は、本発明のパターン発生装置及び方法によるＰＮパターンの発生原理を説明するための図である。
【００１７】
図１（ａ）に示すように、本発明のパターン発生装置及び方法で発生するＰＮパターンは、ｎ（ｎは２以上の整数）段のＰＮパターン、即ち周期が２ｎ−１ビットであるＰＮパターンであるとする。尚、図１（ａ）においては、ＰＮパターンの１周期を‘Ａ’から始まり‘Ｏ’で終わるパターンとして表している。また、このＰＮパターンはｋ（ｋはｋ＞２ｎ−１を満たす整数）ビットのパラレルのパターンであり、本発明のパターン発生装置及び方法では、基準クロックが入力される度にｋビットのパラレルのＰＮパターンが発生するとする。尚、図１（ａ）においては、第ｍ番目、第ｍ＋１番目、及び第ｍ＋２番目の基準クロックを「ｍ」、「ｍ＋１」、「ｍ＋２」とそれぞれ表している。
【００１８】
図１（ｂ）は、図１（ａ）に示す各周期でに発生するＰＮパターンを、最下位ビット（ＬＳＢ）から最上位ビット（ＭＳＢ）までを揃えて順に表している。本発明のパターン発生装置及び方法は、ＰＮパターンの周期性に着目して以下の方法でＰＮパターンを発生している。
【００１９】
つまり、第ｍ番目の基準クロックで発生したＰＮパターンの最下位ビットからＰＮパターンの１周期分の２ｎ−１ビット分のパターン（以下、このパターンを「Ａパターン」という）を、第ｍ＋１番目の基準クロックで発生させるパターンの最上位ビットから２ｎ−１ビット分のパターンとする。尚、このときＡパターンをなす各ビットの並びに変更はない。また、基準クロックに同期して一度に出力されるＰＮパターンのビット数ｋと、ＰＮパターンの１周期のビット数２ｎ−１とは、ｋ＞２ｎ−１なる関係があるため、Ａパターンの上位ビット側からｋ−（２ｎ−１）ビット分のパターンを、第ｍ＋１番目の基準クロックで発せさせるパターンの最下位ビットからｋ−（２ｎ−１）ビット分のパターンとする。尚、このときにおいても各ビットの並びに変更はない。
【００２０】
このように、本発明のパターン発生装置及び方法においては、従来のように、第ｍ番目の基準クロックで発生したＰＮパターンに対して演算を行って第ｍ＋１番目の基準クロックで発生させるＰＮパターンを得ている訳ではなく、第ｍ番目の基準クロックで発生したＰＮパターンに対して並べ替えのみを行って第ｍ＋１番目の基準クロックで発生させるＰＮパターンを得ている。かかる方法でＰＮパターンを発生させても、図１（ｂ）に示すように連続性が保たれたＰＮパターンを発生させることができる。
【００２１】
次に、以上説明した原理を用いてＰＮパターンを発生する本発明の実施形態によるパターン発生装置及び方法について詳細に説明する。
〔第１実施形態〕
図２は、本発明の第１実施形態によるパターン発生装置の構成を示すブロック図である。尚、図２に示すパターン発生装置は、７段（ｎ＝７）のＰＮパターン、即ち１周期が１２７ビットのＰＮパターンであって、１２８ビット（ｋ＝１２８）のパラレルのＰＮパターンを発生するパターン発生装置である。
【００２２】
図２に示すように、本発明の第１実施形態によるパターン発生装置は、ＰＮパターンのビット幅（１２８ビット）と同数のレジスタＲ１〜Ｒ１２８を含む切替部１０を備える。切替部１０には不図示の制御部から出力される制御信号ＣＳ１及び基準クロックＣＬＫが入力されている。
【００２３】
各レジスタＲ１〜Ｒ１２８の入力側には信号線Ｌ１（第３接続線）がそれぞれ接続されている。これら１２８本の信号線Ｌ１は、ＰＮパターンを発生させるための初期パターンをレジスタＲ１〜Ｒ１２８に入力させるための信号線である。また、各レジスタＲ１〜Ｒ１２８の出力側には、発生したＰＮパターンを出力するための出力線Ｌ２がそれぞれ接続されている。本実施形態における出力線Ｌ２の本数は１２８本であり、これら各々がＰＮパターンの出力ビットＢ１〜Ｂ１２８それぞれに対応する。
【００２４】
また、出力線Ｌ２の内の最下位ビットから１２７ビット分の信号線、即ち出力ビットＢ１〜Ｂ１２７に対応する出力線Ｌ２が、最上位ビットから１２７ビット分の出力線Ｌ２に接続されたレジスタＲ２〜Ｒ１２８の入力側に各ビットの並びを変えずに信号線Ｌ３（第１接続線）によってそれぞれ接続されている。更に、信号線Ｌ３の中の上位側の１ビット、即ち出力ビットＢ１２７に対応する出力線Ｌ２に接続された信号線Ｌ３が、最下位ビットに対応する出力線Ｌ２に接続されたレジスタＲ１の入力側に信号線Ｌ４（第２接続線）によって接続されている。尚、信号線Ｌ４の本数は、ＰＮパターンのビット幅ｋが１２８であって、１周期が２８−１＝１２７ビットであるため１本に設定される。
【００２５】
また、上述した切替部１０は、不図示の制御部から出力される制御信号ＣＳ１に基づいて、ＰＮパターンを発生させるときには信号線Ｌ１を介して入力される初期パターンを各レジスタＲ１〜Ｒ１２８に取り込み、この初期パターンを一度取り込んだ後は信号線Ｌ３及び信号線Ｌ４を介して入力される信号を各レジスタＲ１〜Ｒ１２８に取り込むように入力を切り替える。
【００２６】
次に、以上の構成の本発明の第１実施形態によるパターン発生装置の動作について説明する。動作開始時点において信号線Ｌ１に初期パターンが印加されている状態で、制御信号ＣＳ１が入力されると、切替部１０が各レジスタＲ１〜Ｒ１２８の入力を信号線Ｌ１に切り替え、基準クロックＣＬＫが入力されたときに信号線Ｌ１に印加されている初期パターンが各レジスタＲ１〜Ｒ１２８に取り込まれる。尚、初期パターンが各レジスタＲ１〜Ｒ１２８に取り込まれると、次の基準クロックＣＬＫが入力される迄に不図示の制御部から制御信号ＣＳ１が出力され、レジスタＲ１の入力が信号線Ｌ４に切り替えられ、レジスタＲ２〜Ｒ１２８の入力が信号線Ｌ３に切り替えられる。
【００２７】
各レジスタＲ１〜Ｒ１２８に初期パターンが取り込まれると、レジスタＲ１〜Ｒ１２８各々から取り込んだ初期パターンに応じた信号が出力線Ｌ２へ出力される。また、レジスタＲ１〜Ｒ１２７の出力側に接続された最下位ビットから１２７ビット分の出力線Ｌ２と、最上位ビットから１２７ビット分のレジスタＲ２〜Ｒ１２８とは信号線Ｌ３によって接続されているため、レジスタＲ１〜Ｒ１２７から出力される信号は、信号線Ｌ３を介してレジスタＲ２〜Ｒ１２８にそれぞれ印加される。更に、信号線Ｌ３の上位側の１ビットの信号線と最下位ビットのレジスタＲ１とは信号線Ｌ４によって接続されているため、レジスタＲ１２７から出力される信号は、信号線Ｌ４を介してレジスタＲ１に印加される。
【００２８】
次の基準クロックＣＬＫが入力されると、信号線Ｌ３及び信号線Ｌ４に印加されている信号がレジスタＲ１〜Ｒ１２８に取り込まれ、以下同様の動作が繰り返し行われることで、連続したパラレルのＰＮパターンが出力線Ｌ２を介して順次出力される。尚、出力線Ｌ２から出力されるパラレルのＰＮパターンを不図示のパラレル・シリアル変換部において、シリアルのＰＮパターンに変換しても良い。
【００２９】
以上説明したように、本発明の第１実施形態においては、ＰＮパターンのビット幅と同数の出力線と、各々の出力線に出力側が接続されたレジスタとを設け、レジスタの出力側と入力側において前述した原理に従った結線を行っている。このため、ＰＮパターンを発生させるために従来必要であったＥＸＯＲ回路が不要となり、装置の規模を縮小することができる。
【００３０】
また、より高いレートのＰＮパターンを発生させる場合であっても、出力線及びレジスタの数を増やしてレジスタの入力側と出力側との結線を変えるだけであるので、装置規模の増大を防止することができる。更に、回路規模の増大が防止されるとパターン発生装置の省電力化も可能である。このように、本発明の第１実施形態によるパターン発生装置は、ランニングコストを含めたコストの上昇を引き起こさずに高い発生レートのＰＮパターンを発生させることができる。
【００３１】
〔第２実施形態〕
図３は、本発明の第２実施形態によるパターン発生装置の構成を示すブロック図である。尚、図３に示す第２実施形態のパターン装置は、図２に示した第２実施形態のパターン装置と同様に、７段（ｎ＝７）のＰＮパターン、即ち１周期が１２７ビットのＰＮパターンであって、１２８ビット（ｋ＝１２８）のパラレルのＰＮパターンを発生するパターン発生装置である。
【００３２】
図３に示す本発明の第２実施形態によるパターン発生装置は、図２に示した第１実施形態によるパターン発生装置と同様に、１２８個のレジスタＲ１〜Ｒ１２８を含む切替部１０を備える。各レジスタＲ１〜Ｒ１２８の入力側には図２に示す信号線Ｌ１と同様の信号線Ｌ６が接続され、出力側には図２に示す信号線Ｌ２と同様の出力線Ｌ７が接続されている。更に、最下位ビットから１２７ビット分の出力線Ｌ７とレジスタＲ２〜Ｒ１２８の入力側とを第１実施形態と同様に接続する接続線Ｌ８（第２接続線）を備える。
【００３３】
図２に示す第１実施形態においては、接続線Ｌ３の上位１ビットとレジスタＲ１の入力側とを接続していたが、本実施形態においては１つのＥＸＯＲ回路２１を備え、レジスタＲ６，Ｒ７の出力側に接続されている出力線とＥＸＯＲ回路２１の２つの入力端とを接続するとともに、ＥＸＯＲ回路２１の出力端とレジスタＲ１との入力端とを信号線Ｌ９（第１接続線）によって接続している。
【００３４】
このＥＸＯＲ回路２１は、パターン発生回路が発生するＰＮパターンがノイズや温度等の影響で一時的に乱れた場合に、その乱れを修正するために設けられる。図２に示す第１実施形態のパターン発生装置は、レジスタＲ１〜Ｒ１２８の内容を並べ替えて次に発生させるＰＮパターンを生成している。このため、発生させるＰＮパターンが一時的に乱れると、それ以降はＰＮパターンは乱れたままであり、正常なＰＮパターンを発生させることができない。
【００３５】
本実施形態においては、過去のＰＮパターンを並べ変えるだけで次に発生させるＰＮパターンを生成するのではなく、図３に示すＥＸＯＲ回路２１を設けてＰＮパターンの一部を演算により生成することで、パターンの乱れが生じても修正可能としている。ここで、図３示した例においては、レジスタＲ６，Ｒ７に接続された出力ビットＢ６，Ｂ７に対応する出力線とＥＸＯＲ回路２１とを接続しているが、この接続関係は発生させるＰＮパターンに応じて、前述の（２）式と同様の式に基づいて決定される。
【００３６】
また、図１（ｂ）を参照すると、本発明の原理では基準クロックが入力される度にパターン（Ａパターン）がＭＳＢ側にシフトして、新たなパターン（例えば、ｍ＋１の基準クロックが入力された時点におけるパターン「ＣＤ」）がＬＳＢ側に入力される変化を示す。よって、Ａパターンに乱れが生じている場合には、その乱れもＭＳＢ側にシフトすることになる。よって、ＬＳＢ側のパターンを用いてＥＸＯＲ回路２１が新たなパターンを生成した方がパターンの乱れの影響が少ない。このため、発生させるＰＮパターンの段数がｎ段である場合には、ＬＳＢ側からｎビットの出力ビットに対応する出力線Ｌ２の内の上記（２）式に基づいて決定される出力線とＥＸＯＲ回路の各々の入力端とを接続しなければならない。
【００３７】
以上本発明の一実施形態について説明したが、本発明は上記実施形態に制限されず、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態においては、ＰＮパターンの周期が７段、即ち２７−１＝１２７ビットであり、パターン幅ｋが１２８ビットである場合を例に挙げて説明したが、ｋ＞２ｎ−１（ｎは２以上の整数）を満足する限りにおいて、ｋ，ｎの値について任意の整数を用いることができる。
【００３８】
また、上述した第１実施形態及び第２実施形態においては、レジスタＲ１〜Ｒ１２８における入力端と出力端とを接続線によって接続する構成を例に挙げて説明したが、かかるハードウェア構成のみならず、ソフトウェアにてＰＮパターンを発生させる方法にも適用することができる。この場合には、各レジスタとして記憶領域を割り当て、この記憶領域各々から出力される信号（読み出した信号）の順序を図１に示す原理に基づいて並び替えた後で、記憶領域に入力すれば（書き込めば）、上記第１実施形態及び第２実施形態と同様のＰＮパターンを発生させることができる。
【００３９】
【発明の効果】
以上説明したように、本発明によれば、発生させる疑似ランダムパターンのビット幅と同数の出力線と、各々の出力線に出力側が接続されたレジスタとを備え、レジスタの出力側と入力側とにおける結線を工夫して疑似ランダムパターンを発生させているため、疑似ランダムパターンを発生させるために従来必要であったＥＸＯＲ回路が不要となり、装置の規模を縮小することができるという効果がある。また、より高いレートのＰＮパターンを発生させる場合であっても、出力線及びレジスタの数を増やしてレジスタの入力側と出力側との結線を変えるだけで良いため、装置規模の増大を防止することができるという効果がある。更に、回路規模の増大が防止されるとパターン発生装置の省電力化も可能である。このように、本発明のパターン発生装置は、ランニングコストを含めたコストの上昇を引き起こさずに高い発生レートのＰＮパターンを発生させることができるという効果がある。
また、本発明によれば、過去の疑似ランダムパターンを並べ替えて新たな疑似ランダムパターンの一部が生成され、過去のランダムパルスパターンの一部に対して排他的論理和演算が行われて新たな疑似ランダムパターンの残りが生成される。このため、装置規模の増加を招くことなく、疑似ランダムパターンの乱れが生じた場合であっても、乱れを補正して正常な疑似ランダムパルスパターンを発生することができるという効果がある。
【図面の簡単な説明】
【図１】本発明のパターン発生装置及び方法によるＰＮパターンの発生原理を説明するための図である。
【図２】本発明の第１実施形態によるパターン発生装置の構成を示すブロック図である。
【図３】本発明の第２実施形態によるパターン発生装置の構成を示すブロック図である。
【図４】従来のパターン発生装置の構成を示すブロック図である。
【符号の説明】
２１ 排他的論理和演算回路
ＣＬＫ 基準クロック
Ｌ１ 信号線（第１接続線）
Ｌ２，Ｌ７ 出力線
Ｌ３，Ｌ６ 信号線（第３接続線）
Ｌ４ 信号線（第２接続線）
Ｌ８ 信号線（第２接続線）
Ｌ９ 信号線（第１接続線）
Ｒ１〜Ｒ１２８ レジスタ
Claims (6)
- 周期が２ｎ−１ビット（ｎは２以上の整数）であって、ｋ（ｋはｋ＞２ｎ−１を満たす整数）ビットのパラレルの疑似ランダムパターンを基準クロックに同期して発生するパターン発生回路において、
前記疑似ランダムパターンを出力するｋビットの出力線の各々が出力側に接続され、前記基準クロックに同期して入力側に入力される信号を取り込んで前記出力側から出力するｋ個のレジスタを備え、
前記出力線のうちの最下位ビットから２ｎ−１ビット分の出力線のそれぞれが、最上位ビットから２ｎ−１ビット分の出力線に接続されたレジスタの入力側にビットの並びを変えずにそれぞれ第１接続線によって接続され、前記第１接続線のうちの上位ｋ−（２ｎ−１）ビット分の接続線のそれぞれが、最下位ビットからｋ−（２ｎ−１）ビット分の出力線に接続されたレジスタの入力側にビットの並びを変えずにそれぞれ第２接続線によって接続されていることを特徴とするパターン発生装置。 - 周期が２ｎ−１ビット（ｎは２以上の整数）であって、ｋ（ｋはｋ＞２ｎ−１を満たす整数）ビットのパラレルの疑似ランダムパターンを基準クロックに同期して発生するパターン発生回路において、
前記疑似ランダムパターンを出力するｋビットの出力線の各々が出力側に接続され、前記基準クロックに同期して入力側に入力される信号を取り込んで前記出力側から出力するｋ個のレジスタと、
前記出力線のうちの最下位ビットからｋ−（２ｎ−１）ビット分の出力線に接続されたレジスタの入力側に第１接続線によって出力端が接続されたｋ−（２ｎ−１）個の排他的論理和演算回路と
を備え、
前記出力線のうちの最下位ビットから２ｎ−１ビット分の出力線のそれぞれが、最上位ビットから２ｎ−１ビット分の出力線に接続されたレジスタの入力側にビットの並びを変えずにそれぞれ第２接続線によって接続され、
前記排他的論理和演算回路の入力端は、前記疑似ランダムパターンの周期性に応じて前記出力線の少なくとも２本と接続されている
ことを特徴とするパターン発生装置。 - 前記レジスタ各々の入力側には、前記疑似ランダムパターンを発生させるための初期パターンを入力する第３接続線が接続されており、
前記第１接続線及び前記第２接続線を介した信号、並びに、前記第３接続線を介した信号の何れの信号を前記レジスタに入力させるかを切り替える切替部を備えることを特徴とする請求項１又は請求項２記載のパターン発生装置。 - 周期が２ｎ−１ビット（ｎは２以上の整数）であって、ｋ（ｋはｋ＞２ｎ−１を満たす整数）ビットのパラレルの疑似ランダムパターンを基準クロックに同期して発生するパターン発生方法において、
前記基準クロックに同期して、前記出力ビットのうちの最下位ビットから２ｎ−１ビット分の出力ビットに対応する記憶領域から出力される信号のそれぞれを、最上位ビットから２ｎ−１ビット分の出力ビットに対応する記憶領域にビットの並びを変えずに記憶させるとともに、前記最下位ビットから２ｎ−１ビット分の出力ビットの内の上位ｋ−（２ｎ−１）ビット分の出力ビットに対応する記憶領域から出力される信号のそれぞれを、最下位ビットからｋ−（２ｎ−１）ビット分の出力ビットに対応する記憶領域にビットの並びを変えずに記憶させるステップを含むことを特徴とするパターン発生方法。 - 周期が２ｎ−１ビット（ｎは２以上の整数）であって、ｋ（ｋはｋ＞２ｎ−１を満たす整数）ビットのパラレルの疑似ランダムパターンを基準クロックに同期して発生するパターン発生方法において、
前記基準クロックに同期して、前記出力ビットのうちの最下位ビットから２ｎ−１ビット分の出力ビットに対応する記憶領域から出力される信号のそれぞれを、最上位ビットから２ｎ−１ビット分の出力ビットに対応する記憶領域にビットの並びを変えずに記憶させるとともに、前記疑似ランダムパターンの周期性に応じて少なくとも２つの出力ビットに対応する記憶領域から出力される信号の排他的論理和を演算して得られたｋ−（２ｎ−１）ビット分の信号を、最下位ビットからｋ−（２ｎ−１）ビット分の出力ビットに対応する記憶領域に記憶させるステップを含むことを特徴とするパターン発生方法。 - 前記記憶領域の各々に対して、前記疑似ランダムパターンを発生させるための初期パターンを入力するステップを含むことを特徴とする請求項４又は請求項５記載のパターン発生方法。
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| JP2002254758A JP2004096427A (ja) | 2002-08-30 | 2002-08-30 | パターン発生装置及び方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006313159A (ja) * | 2005-05-03 | 2006-11-16 | Agere Systems Inc | オフセット・テスト・パターン装置および方法 |
| JP2008210139A (ja) * | 2007-02-26 | 2008-09-11 | Ntt Electornics Corp | 擬似乱数発生回路及び電子装置 |
-
2002
- 2002-08-30 JP JP2002254758A patent/JP2004096427A/ja active Pending
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| JP4699403B2 (ja) * | 2007-02-26 | 2011-06-08 | Ｎｔｔエレクトロニクス株式会社 | 擬似乱数発生回路及び電子装置 |
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