JP3568551B2 - 擬似ランダム信号発生装置 - Google Patents
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Description
【産業上の利用分野】
本発明はM系列(最大長周期系列)の擬似ランダム信号を発生する擬似ランダム信号発生装置に係わり、特に高い周波数の擬似ランダム信号を出力する擬似ランダム信号発生装置に関する。
【0002】
【従来の技術】
デジタル伝送システム系で発生する符号誤りの有無を試験する場合においては、試験信号として、一般にM系列(最大長周期系列)の擬似ランダム信号(PN信号:Pseudo random Noise signal)を用いる。
【0003】
(2n −1)の符号周期TB を有するM系列の擬似ランダム信号を出力する擬似ランダム信号発生装置は、図6(a)〜(d)に示すよう、直列接続されたn個のレジスタ1と、最終段のレジスタ1の出力信号とレジスタ段数nによって定まる中間に位置する1個以上のレジスタ1の出力信号との排他的論理和を帰還信号として先頭のレジスタ1へ帰還させる排他的論理和ゲート2とで構成されている。
【0004】
国際電信電話諮問委員会(CCITT)の勧告O.151,O.152によれば、符号通信回線又はそれに用いられる装置の試験には、符号速度により、異なる符号周期TB を有する擬似ランダム信号を用いなければならないと定められている。
【0005】
一方、擬似ランダム信号を用いて符号誤りを検出する装置(誤り検出装置)においては、外部から入力される被測定符号と符号比較を行うための外部同期した擬似ランダム信号が必要となる。
【0006】
したがって、誤り検出装置においては、擬似ランダム信号を用いて測定対象符号通信回線又はそれに用いられる装置に対する試験を行うために、異なる符号同期TB を有した複数種類の擬似ランダム信号が外部被測定符号に同期可能なことが必要となる。
【0007】
擬似ランダム信号の符号周期TB を変更できる擬似ランダム信号発生装置は例えば図7に示すように構成されている。なお、図7に示す擬似ランダム信号発生装置は、説明を簡単にするために、X7 +X6 +1=0の生成多項式を有する、(27 −1)=127の符号周期TB7、又はX9 +X5 +1=0の生成多項式を有する、(29 −1)=511の符号周期TB9の2種類の符号周期TB を選択可能に構成されている。
【0008】
フリップフロップからなる多数のレジスタF1,F2,…,Fn,…が直列接続されている。各レジスタF1,F2,…にはクロック信号CKが印加されている。符号周期TB7に対応する7番目のレジスタF7の出力信号a7 と、符号周期TB9に対応する9番目のレジスタF9の出力信号a9 とが一方のセレクタ3aへ入力されている。また、符号周期TB7に対応する6番目のレジスタF6の出力信号b 6 と、符号周期TB9に対応する5番目のレジスタF5の出力信号b 5 とが他方のセレクタ3bへ入力されている。
【0009】
各セレクタ3a,3bは外部から符号周期TB7を指定する選択信号SEが入力すると、該当符号周期TB7に対応する各出力信号a7 ,b 6 を選択して次の排他的論理和ゲート4へ送出する。また、各セレクタ3a,3bは外部から符号周期TB9を指定する選択信号SEが入力すると、該当符号周期TB9に対応する各出力信号a9 ,b 5 を選択して排他的論理和ゲート4へ送出する。
【0010】
排他的論理和ゲート4は入力された一対の出力信号の排他的論理和を算出して帰還信号cとして信号切換回路5の一方の入力端子へ送出する。この信号選択回路5の他方の入力端子には外部同期信号dが入力されている。信号選択回路5は、通常状態においては、帰還信号cを選択して、先頭のレジスタF1へ送出するが、外部切換信号CHが入力されると、帰還信号cに代えて外部同期信号dを先頭のレジスタF1へ送出する。
【0011】
信号選択回路5からレジスタF1へ送出される信号c,dが出力端子6から擬似ランダム信号eとして出力される。
【0012】
このような構成の擬似ランダム信号発生装置において、セレクタ3a,3bに符号周期TB7を指定する選択信号SEを送出すると、出力信号a7 ,b 6 が選択されて、出力端子6から(27 −1)の符号周期TB7を有する擬似ランダム信号eが出力される。
【0013】
そして、出力される擬似ランダム信号eを外部の同一符号周期TB7を有する擬似ランダム信号と同期させる場合には、この外部の擬似ランダム信号を外部同期信号dとして信号切換回路5へ印加して、外部切換信号CHを印加すると、帰還信号cの代りに、外部同期信号dが先頭のレジスタF1へ印加される。そして、出力端子6から出力される擬似ランダム信号eと前記外部の擬似ランダム信号の同期がとれた時点で、外部切換信号CHを解除すればよい。
【0014】
【発明が解決しようとする課題】
しかしながら上述した擬似ランダム信号発生装置においてもまだ改良すべき次のような課題があった。
【0015】
前述したように、擬似ランダム信号をデジタル伝送システムに対する試験信号として使用する場合、この擬似ランダム信号の周波数は、当然通常の稼働状態における試験対象装置に対して入出力される各種デジタル信号の周波数以上である必要がある。
【0016】
近年、デジタル通信システムにおいては、通信回線を伝送される信号が多重化され、各データ信号の周波数が飛躍的に高くなっている。擬似ランダム信号eの周波数f0 はクロック信号CKの周波数で定まるので、擬似ランダム信号eの周波数f0 を上昇させるにはクロック信号CKの周期T0 を短く設定する必要がある。
【0017】
図8は、クロック信号CKの周期T0 (=1/f0 )で、符号周期TB をTB9に選択した場合における、各部の動作を示すタイムチャートである。
【0018】
各レジスタF1〜F9は、クロック信号CKのクロックの立上りで入力端子に印加されているビットデータDN−1 を読取り、クロック信号CKのクロックの立上り時刻からTFF遅れてこのビットデータDN−1 を出力する。
【0019】
同様に、セレクタ3a,3bは、クロックの立上り時刻からTFF遅れた各レジスタF9,F5からの出力信号a9 ,b5 からさらにTSEL1遅れて、この出力信号a9 ,b5 を排他的論理和ゲート4へ送出する。さらに、排他的論理和ゲート4はセレクタ3a,3bの出力タイミングからTEX遅れて帰還信号cを次の信号切換回路5へ送出する。
【0020】
そして、信号切換回路5は排他的論理和ゲート4からの帰還信号cの出力タイミングからさらにTSEL2遅れてこの帰還信号cを先頭のレジスタF1へ印加する。
【0021】
このように、レジスタF9,F5の各出力信号a9 .b5 は、最終的に先頭レジスタF1の入力端子へ印加されるまでに、セレクタ3a,3bでTSEL1、排他的論理和ゲート4でTEX、信号切換回路5でTSEL2、それぞれ遅延される。そして、先頭レジスタF1の入力端子に印加される帰還信号cの各ビットデータDは、クロック信号CKの立上がり時刻から各レジスタF9,F5自体における遅延時間TFFを加算した合計(TFF+TSEL1+TEX+TSEL2)=TD だけ遅れる。
【0022】
レジスタF1〜Fnがクロックの立上がりに同期して入力端子に印加されているビットデータDを正確に取込むためには、少なくともセットアップ時間TSET が必要である。
【0023】
したがって、次のクロックの立上がり時刻よりセットアップ時間TSET だけ手前の時刻には、前記帰還信号cにおける先頭レジスタF1に読込ませるビットデータDが到着している必要がある。したがって、クロック信号CKの周期T0 から前述した合計遅延時間TD とセットフップ時間TSET とを減算した値が余裕時間ΔTとなる(ΔT=T0 −TD −TSET )。
【0024】
この余裕時間ΔTが負値になると、先頭レジスタF1は正規のビットデータDを読取れなくて、誤動作となる。
【0025】
これは、合計遅延時間TD にセットアップ時間TSET を加算した時間(TD +TSET )以下にクロック信号CKの周期T0 を短縮できないことを示し、出力される擬似ランダム信号eの周波数f0 を1/(TD +TSET )以上高く設定できないことを意味する。
【0026】
本発明はこのような事情に鑑みてなされたものであり、直列接続された複数のレジスタの後段近傍レジスタから先頭近傍レジスタへの信号帰還路に介挿された排他的論理和ゲートを含む各回路素子に起因する各遅延を複数のレジスタに分散させることによって、特定のレジスタ相互間に大きな遅延が印加されるとを防止でき、クロック信号の周期を短縮することによって、擬似ランダム信号の周波数を大幅に上昇できる擬似ランダム信号発生装置を提供することを目的とする。
【0027】
【課題を解決するための手段】
上記課題を解消するために本発明の擬似ランダム信号発生装置は、クロック信号に同期して擬似ランダム信号の各ビットデータを順番にシフトさせる直列接続された(n−1)個(nは3以上の正整数)のレジスタと、この(n−1)個のレジスタの各出力信号の中から、外部指定された(2n―1)又は(2m−1)の擬似ランダム信号周期(mはn未満の正整数)に対応する複数の出力信号を選択する複数のセレクタと、クロック信号に同期して複数のセレクタの各出力信号を取込んで出力する複数の遅延補償レジスタと、この複数の遅延補償レジスタの各出力信号の排他的論理和を直列接続された各レジスタの先頭レジスタへ帰還信号として帰還させる排他的論理和ゲートとを備え、複数の遅延補償レジスタを1段のレジスタとし、この1段の遅延補償レジスタと(n−1)個又は(m−1)個のレジスタとを併せてn段又はm段の擬似ランダム信号を発生する。
【0029】
また、別の発明の擬似ランダム信号発生装置においては、クロック信号に同期して擬似ランダム信号の各ビットデータを順番にシフトさせる直列接続された(n−1)個(nは3以上の正整数)のレジスタと、この(n−1)個のレジスタの各出力信号の中から、外部指定された(2n−1)又は(2m−1)の擬似ランダム信号周期(mはn未満の正整数)に対応する複数の出力信号を選択する複数のセレクタと、クロック信号に同期して複数のセレクタの各出力信号を取込んで出力する複数の遅延補償レジスタと、この複数の遅延補償レジスタの各出力信号の排他的論理和を直列接続された各レジスタの先頭レジスタへ帰還信号として帰還させる排他的論理和ゲートと、複数の出力信号が出力された(n−1)個のレジスタのうちの最上流側レジスタから先頭レジスタまでの任意のレジスタに対する信号入力路に介挿され、外部切換信号に応動して、このレジスタに入力する信号を帰還信号から外部同期信号へ切換える信号切換回路とを備え、複数の遅延補償レジスタを1段のレジスタとし、この1段の遅延補償レジスタと(n−1)個又は(m−1)個のレジスタとを併せてn段又はm段の擬似ランダム信号を発生する。
【0030】
【作用】
このように構成された擬似ランダム信号発生装置によれば、直列接続された複数のレジスタの各出力信号のなかの複数の出力信号を選択するセレクタから出力される複数の出力信号と排他的論理和ゲートとの間にそれぞれ遅延補償レジスタが介挿されている。この遅延補償レジスタに印加される出力信号のクロックの立上り時刻からの遅延量は出力信号を出力したレジスタ自体の遅延時間にセレクタの遅延時間を加算した時間のみである。この遅延時間は前述した従来装置に比較して短いので、たとえより高い周波数であっても、この遅延補償レジスタは前記セレクタの出力信号のビットデータを正確に取込むことができる。そして、遅延補償レジスタは、次のクロックの立上りに同期して、ビットデータを出力して、次の排他的論理和ゲートへ印加する。
【0031】
したがって、排他的論理和ゲートから出力される帰還信号のビットデータは、先の遅延補償レジスタにて1クロック周期分遅らされるが、クロックの立上り時刻からの遅延量は、遅延補償レジスタ自体の遅延時間に排他的論理和ゲートの遅延時間を加算した時間のみである。この遅延時間は前述した従来装置に比較して短いので、たとえより高い周波数であっても、先頭レジスタは帰還信号のビットデータを正確に取込むことができる。
【0032】
このように、セレクタ及び排他的論理和ゲートにて発生する各遅延量を遅延補償レジスタ及び先頭レジスタに分散させて吸収させているので、特定のレジスタ相互間に遅延量が集中することはない。よって、クロック信号の周期を短縮でき、ひいては、擬似ランダム信号の周波数を上昇できる。
【0033】
なお、結果的に遅延補償レジスタもクロック信号に同期して擬似ランダム信号の各ビットデータをシフトさせる機能を有するので、符号周期を設定するに際してこの遅延補償レジスタも1個のレジスタとしてレジスタ段数nに加える。
【0034】
また、別の発明においては、出力される擬似ランダム信号を外部から入力された外部同期信号に同期させる場合に用いる信号切換回路を先頭レジスタ以降のレジスタ相互間に介挿している。したがって、この信号切換回路の遅延量は次段のレジスタにて吸収される。
【0035】
したがって、先頭レジスタには排他的論理和ゲートの遅延量しか印加されないので、排他的論理和ゲート及び信号切換回路の各遅延量が別々のレジスタに分散される。
【0036】
さらに、セレクタと信号切換回路とが組込まれているので、セレクタと排他的論理和ゲートとの間に遅延補償レジスタを挿入すると共に、信号切換回路を先頭レジスタから帰還信号を生成するための出力信号が取出されるレジスタまでの任意のレジスタの信号入力路に介挿されている。
【0037】
したがって、セレクタの遅延量は遅延補償レジスタで吸収され、排他的論理和ゲートおよび信号切換回路の遅延量は別のレジスタで吸収される。
【0038】
【実施例】
以下本発明の一実施例を図面を用いて説明する。
【0039】
図1は実施例の擬似ランダム信号発生装置の概略構成を示すブロック図である。図7に示す従来の擬似ランダム信号発生装置と同一部分には同一符号が付してある。したがって、重複する部分の詳細説明は省略されている。
【0040】
なお、図7の擬似ランダム信号発生装置と同様に、説明を簡単にするために、実施例装置は、(27 −1)=127の符号周期TB7、(この場合、m=7)、又は(29 −1)=511の符号周期TB9、(この場合、n=9)の2種類の符号周期TB を選択信号SEにて選択可能に構成されている。
【0041】
符号周期TB7に対応するレジスタF7の出力信号a7 と、符号周期TB9に対応するレジスタF9の出力信号a9 とが一方のセレクタ3aへ入力され、符号周期TB7に対応するレジスタF6の出力信号b 6 と、符号周期TB9に対応するレジスタF5の出力信号a5 とが他方のセレクタ3bへ入力されている。
【0042】
そして、選択信号SEによって、出力信号a7 ,b6 又は出力信号a9 ,b 5 が択一的に選択されてそれぞれフリップフロップからなる各レジスタF2,F3,…と同一構成の各遅延補償レジスタF1a, F1bへ印加される。各遅延補償レジスタF1a, F1bはクロック信号CKのクロックが立上ると印加された信号のビットデータを取込んで出力する。すなわち、セレクタ3a,3bの各出力信号はこの各遅延補償レジスタF1a,F1bで1クロック周期T0 分だけ遅延される。
【0043】
各遅延補償レジスタF1a,F1bの各出力信号は排他的論理和ゲート4で排他的論理和されて、帰還信号cとして先頭レジスタF2へ印加されると同時に、擬似ランダム信号eとして出力端子6へ送出される。
【0044】
なお、遅延補償レジスタF1a, F1bを出力信号a7 ,a9 ,b5 ,b6 の帰還路に介挿したので、閉ループを構成する全体のレジスタ数nを図7の従来装置のレジスタ数と一致させるため図7におけるレジスタF1を除去している。
【0045】
このように構成された擬似ランダム発生装置においても、符号周期TB7を選択信号SEで選択すると、レジスタF7,F6の各出力信号a7 ,b6 が選択され、出力端子6から(27 −1)の符号周期TB7を有する擬似ランダム信号eが出力される。また、同様に、符号周期TB9を選択すると、出力端子6から(29 −1)の符号周期TB9を有する擬似ランダム信号eが出力さる。
【0046】
図2は、図8と同様に、クロック信号CKの周期T0 (=1/f0 )で、符号周期TB をTB9に選択した場合における、各部の動作を示すタイムチャートである。
【0047】
各レジスタF2〜F9は、クロック信号CKの立上りで入力端子に印加されているビットデータDN−1 を取込み、クロック信号CKのクロックの立上り時刻からTFF遅れてこのビットデータDN−1 を出力する。
【0048】
同様に、セレクタ3a,3bは、クロックの立上り時刻からTFF遅れて立上がった各レジスタF9,F5からの出力信号a9 ,b5 からさらにTSEL1遅れて、この出力信号a9 ,b5 を各遅延補償レジスタF1a,F1bへ送出する。その結果、各遅延補償レジスタF1a,F1bに印加される信号のビットデータDN−1 はクロックの立上り時刻から(TFF+TSEL1)だけ遅延されている。そして、セットアップ時間TSET を除いた余裕時間ΔTは(T0 −TFF−TSEL1−TSET )となる。
【0049】
各遅延補償レジスタF1a,F1bは次のクロックの立上り時刻からTFF遅れて、取込んだビットデータDN−1 を排他的論理和ゲート4へ出力する。排他的論理和ゲート4は、各遅延補償レジスタF1a,F1bの出力タイミングからTEX遅れて帰還信号cを先頭レジスタF2へ送出する。その結果、先頭レジスタF2に印加される帰還信号cのビットデータはクロックの立上り時刻から(TFF+TEX)だけ遅延されている。したがって、セットアップ時間TSET を除いた余裕時間ΔTは(T0 −TFF−TEX−TSET )となる。
【0050】
このように、各セレクタ3a,3bおよび排他的論理和ゲート4で発生する各遅延時間TSEL1,TEXは、それぞれ別々のレジスタで吸収される。したがって、余裕時間ΔTがTEX又はTSEL1だけ増加する。よって、それだけ最高動作周波数f0MAXが高くなる。
【0051】
図3は、参考例の擬似ランダム信号発生装置の概略構成を示すブロック図である。図7に示す従来装置と同一部分には同一符号が付してある。したがって、重複する部分の詳細説明は省略されている。
【0052】
この参考例装置は9段のレジスタF1〜F9と1個の排他的論理和ゲート4と1個の信号切換回路5とで構成されている。したがって、出力端子6から出力される擬似ランダム信号eの符号周期TB は(29 −1)=511の1種類である。
【0053】
そして、信号切換回路5が先頭レジスタF1と2番目のレジスタF2との間に介挿されている。信号切換回路5は、通常、先頭レジスタF1を経由した排他的論理和ゲート4からの帰還信号cを2番目のレジスタF2へそのまま印加する。しかし、信号切換回路5は、外部から外部切換信号CHが印加されると、帰還信号cに代えて外部同期信号dを2番目のレジスタF2へ印加する。そして、出力される擬似ランダム信号eが外部同期信号dに同期した時点で外部切換信号CHが解除されて、2番目のレジスタF2には先頭レジスタF1の出力信号(帰還信号c)が印加される。
【0054】
このように構成された擬似ランダム信号発生装置においては、出力信号a9 ,b5 の帰還路に介挿された排他的論理和ゲート4で発生するTEXの遅延量は先頭レジスタF1で吸収され、信号切換回路5で発生するTSEL2の遅延量は2番目のレジスタF2で吸収される。したがって、特定のレジスタに遅延量が集中されることはないので、図1に示す実施例とほぼ同様の効果を得ることかが可能である。
【0055】
なお、図3の参考例においては、信号切換回路5を先頭レジスタF1と2番目のレジスタF2との間に介挿したが、出力信号b5 のレジスタF5から先頭レジスタF1までの間の任意のレジスタ相互間に介挿することができる。
【0056】
図4は本発明の別の実施例の擬似ランダム信号発生装置の概略構成を示すブロック図である。図1の実施例および図3の参考例と同一部分には同一符号が付してある。したがって、重複する部分の詳細説明は省略されている。
【0057】
この実施例装置においては、図1に示す実施例装置における先頭レジスタF2と2番目のレジスタF3との間に図3で説明した信号切換回路5が介挿されている。したがって、この擬似ランダム信号発生装置においては、出力端子6から出力される擬似ランダム信号eの符号周期TB をセレクタ3a,3bに対する選択信号SEで(29 −1)又は(27 −1)のいずれかに選択設定可能である。さらに、信号切換回路5へ外部切換信号CHを印加することによって、出力される擬似ランダム信号eを外部の擬似ランダム信号に同期させることが可能である。
【0058】
図5は、図2と同様に、クロック信号CKの周期T0 (=1/f0 )で、符号周期TB を(29 −1)に選択した場合における、各部の動作を示すタイムチャートである。
【0059】
各レジスタF9,F5から各出力信号a9 ,b5 が出力され、帰還信号cが先頭レジスタF2に印加されて、次のクロックの立上りでこの先頭レジスタF2から出力されるまでの各部の動作は図2と同じであるので、説明を省略する。
【0060】
先頭レジスタF2は、クロック信号CKのクロックの立上り時刻からTFF遅れてビットデータDN−3 を信号切換回路5へ出力する。信号切換回路5は、クロックの立上り時刻からTFF遅れた先頭レジスタF2からの出力信号(帰還信号c)からさらにTSEL2遅れて、この出力信号を次の2番目レジスタF3へ送出する。その結果、2番目レジスタF3に印加される信号のビットデータはクロックの立上り時刻から(TFF+TSEL2)だけ遅延されている。よって、この2番目レジスタF3に対するセットアップ時間TSET を除いた余裕時間ΔTは(T0 −TFF−TSEL2−TSET )となる。
【0061】
このように構成された擬似ランダム信号発生装置によれば、レジスタF9,F5の出力信号a9 ,b5 の帰還路に介挿されたセレクタ3a,3bで発生する遅延量TSEL1は各遅延補償レジスタF1a,F1bで吸収され、排他的論理和ゲート4で発生する遅延量TEXは先頭レジスタF2で吸収され、さらに信号切換回路5で発生する遅延量TSEL2は2番目のレジスタF3で吸収される。したがって、特定のレジスタ相互間に遅延量が集中されることはないので、図1に示す実施例とほぼ同様の効果を得ることが可能である。
【0062】
次に、各回路素子における実際の遅延量を用いて従来装置および実施装置における余裕時間ΔT及び最高動作周波数f0MAXを算出する。
【0063】
一例として、T0 =100nSec (f0 =1/T0 =10MHz),TFF=20nSec,TSEL1=20nSec,TEX=20nSec,TSEL2=20nSec,TSET =20nSecとすると、
図7に示す従来装置においては、余裕時間ΔTは、
ΔT=T0 −TFF−TSEL1−TEX−TSEL2−TSET =0nSec
である。これは、クロック信号CKの周期T0 をこれ以上小さくできないことを意味する。したがって、最高動作周波数f0MAXは10MHzとなる。
【0064】
これに対して、例えば、図4に示す実施例装置においては、レジスタF9,F5と遅延補償レジスタF1a,F1bとの間の余裕時間ΔTは、
ΔT=T0 −TFF−TSEL1−TSET =40nSec
であり、遅延補償レジスタF1a,F1bと先頭レジスタF2との間の余裕時間ΔTは、
ΔT=T0 −TFF−TEX−TSET =40nSec
であり、先頭レジスタF2と2番目のレジスタF3との間の余裕時間ΔTは、
ΔT=T0 −TFF−TSEL2−TSET =40nSec
である。これによると、最小の余裕時間ΔTでも40nSecである。したがって、最小クロック信号周期T0MINは、
T0MIN=100−40=60nSec
となり、最高動作周波数f0MAXは、
f0MAX=1/T0MIN=16.6MHz
となる。したがって、従来装置に比較して、出力される擬似ランダム信号eの周波数を1.6倍以上高く設定可能となる。
【0065】
なお、本発明は上述した各実施例に限定されるものではない。図4の実施例においては、信号切変回路5を先頭レジスタF2と2番目レジスタF3との間に介挿したが、例えば排他的論理和ゲート4と先頭レジスタF2との間に介挿することも可能である。この場合、先頭レジスタF2の遅延量の吸収負担が多少増加する。
【0066】
さらに、実施例においては、擬似ランダム信号eの符号周期TB は、2つの符号周期TB7,TB9から1個を選択したが、例えば、セレクタ3a,3bにおける選択すべき複数の出力信号を多数のレジスタからの出力信号から選択することによって、もっと多数の符号周期TB のなかから1個を選択することも容易にできる。
【0067】
また、実施例においては、擬似ランダム信号の符号周期TB における生成多項式の項数が3の場合に限って説明したが、項数が4以上である擬似ランダム信号を生成する擬似ランダム信号発生装置の場合も、セレクタ3a,3bと遅延補償レジスタF1a,F1bが増加するのみであり、実施例装置とほぼ同様の作用,効果を有する。
【0068】
さらに、実施例においては、各レジスタはクロック信号の立上りタイミングで動作するが、クロック信号の立下りタイミングで動作するレジスタを用いてもよいことは言うまでもない。
【0069】
【発明の効果】
以上説明したように本発明の擬似ランダム信号発生装置によれば、直列接続された複数のレジスタの後段近傍レジスタから先頭近傍レジスタへの信号帰還路に遅延補償レジスタを介挿することによって、信号帰還路に介挿された排他的論理和ゲートを含む各回路素子に起因して生じる各遅延が複数のレジスタに分散され、特定のレジスタに大きな遅延量が印加されるとを防止でき、クロック信号の周期を短縮することによって、擬似ランダム信号の周波数を大幅に上昇できる。
【0070】
また、外部同期信号を印加するための信号切換回路を直列接続されたレジスタ相互間に介挿することによっても同様の効果を得ることが可能である。
【図面の簡単な説明】
【図1】本発明の一実施例に係わる擬似ランダム信号発生装置の概略構成を示すブロック図。
【図2】同実施例装置の動作を示すタイムチャート。
【図3】参考例の擬似ランダム信号発生装置の概略構成を示すブロック図。
【図4】本発明の別の実施例に係わる擬似ランダム信号発生装置の概略構成を示すブロック図。
【図5】同実施例装置の動作を示すタイムチャート。
【図6】一般的な単一符号周期を有する基本的な各擬似ランダム信号発生装置を示す図。
【図7】従来の擬似ランダム信号発生装置の概略構成を示すブロック図。
【図8】同従来装置の動作を示すタイムチャート。
【符号の説明】
CK…クロック信号、SE…選択信号、CH…外部切換信号、F1〜F9…レジスタ、F1a,F1b…遅延補償レジスタ、a7 〜b6 …出力信号、c…帰還信号、d…外部同期信号、e…擬似ランダム信号、3a,3b…セレクタ、4…排他的論理和ゲート、5…信号切換回路、6…出力端子。
Claims (2)
- クロック信号に同期して擬似ランダム信号の各ビットデータを順番にシフトさせる直列接続された(n−1)個(nは3以上の正整数)のレジスタ (F2〜Fn) と、
この(n−1)個のレジスタの各出力信号の中から、外部指定された(2n−1)又は(2m−1)の擬似ランダム信号周期(mはn未満の正整数)に対応する複数の出力信号を選択する複数のセレクタ(3a,3b) と、
前記クロック信号に同期して前記複数のセレクタの各出力信号を取込んで出力する複数の遅延補償レジスタ(F1a,F1b) と、
この複数の遅延補償レジスタの各出力信号の排他的論理和を前記直列接続された各レジスタの先頭レジスタへ帰還信号として帰還させる排他的論理和ゲート(4) とを備え、
前記複数の遅延補償レジスタを1段のレジスタとし、この1段の遅延補償レジスタと(n−1)個又は(m−1)個のレジスタとを併せてn段又はm段の擬似ランダム信号を発生することを特徴とする擬似ランダム信号発生装置。 - クロック信号に同期して擬似ランダム信号の各ビットデータを順番にシフトさせる直列接続された(n−1)個(nは3以上の正整数)のレジスタ (F2〜Fn) と、
この(n−1)個のレジスタの各出力信号の中から、外部指定された(2n−1)又は(2m−1)の擬似ランダム信号周期(mはn未満の正整数)に対応する複数の出力信号を選択する複数のセレクタ(3a,3b) と、
前記クロック信号に同期して前記複数のセレクタの各出力信号を取込んで出力する複数の遅延補償レジスタ(F1a,F1b) と、
この複数の遅延補償レジスタの各出力信号の排他的論理和を前記直列接続された各レジスタの先頭レジスタへ帰還信号として帰還させる排他的論理和ゲート(4) と、
前記複数の出力信号が出力された(n−1)個のレジスタのうちの最上流側レジスタから前記先頭レジスタまでの任意のレジスタに対する信号入力路に介挿され、外部切換信号に応動して、このレジスタに入力する信号を前記帰還信号から外部同期信号へ切換える信号切換回路(5) とを備え、
前記複数の遅延補償レジスタを1段のレジスタとし、この1段の遅延補償レジスタと(n−1)個又は(m−1)個のレジスタとを併せてn段又はm段の擬似ランダム信号を発生することを特徴とする擬似ランダム信号発生装置。
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