JPH04229495A - 線形帰還シフト・レジスタの状態を模擬する方法および装置 - Google Patents

線形帰還シフト・レジスタの状態を模擬する方法および装置

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JPH04229495A
JPH04229495A JP3203519A JP20351991A JPH04229495A JP H04229495 A JPH04229495 A JP H04229495A JP 3203519 A JP3203519 A JP 3203519A JP 20351991 A JP20351991 A JP 20351991A JP H04229495 A JPH04229495 A JP H04229495A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】本発明は、シフト・レジスタに関し、さ
らに詳しくは、線形帰還シフト・レジスタ（Ｌｉｎｅａ
ｒ　Ｆｅｅｄｂａｃｋ　Ｓｈｉｆｔ　Ｒｅｇｉｓｔｅｒ
ｓ　：　ＬＦＳＲ）に関する。ただし、具体的には、本
発明はＬＦＳＲの状態を模擬する方法に関する。
【０００２】
【従来の技術】ＬＦＳＲは当技術分野では周知である。 一般に、これらの装置は疑似ノイズ／疑似ランダム（Ｐ
Ｎ）コード・シーケンスの生成を必要とする動作におい
て用いられる。ＰＮコード・シーケンスは、ランダムの
ように現われるバイナリ信号である。実際には、ＰＮコ
ード・シーケンスはランダムではない。ＰＮコードは、
周期的な確定性のある信号であり、その周期性はＬＦＳ
Ｒ内のステージの数，帰還タップおよびＬＦＳＲの初期
状態に依存する。ＬＦＳＲをＰＮコード・シーケンス発
生器として用いる典型的な動作には、スプレッド・スペ
クトル・システム，ノイズ発生器および暗号システムが
ある。
【０００３】図１は、ＬＦＳＲ１００の概略図を示す。 数学的には、ＬＦＳＲはＮ次多項式（ただし、ＮはＬＦ
ＳＲの長さである）を定義し、各「タップ」（出力ビッ
ト）の１つの係数を用いて帰還信号を形成する。従って
、ＬＦＳＲ１００は４次多項式として定義可能であり、
４つのステージ１１〜１４からなり、帰還信号Ｔ１はス
テージ１３，１４の出力に作用する排他的ＯＲゲート１
５から得られる。ついで、Ｔ１はステージ１１の入力に
帰還される。ＬＦＳＲ１００はＰＮコード・シーケンス
発生器の簡易モデルであり、Ｎ次のＬＦＳＲは２Ｎ−１
ビットの周期性を有することを示すために選ばれたに過
ぎないことが当業者には理解される（表１参照）。
【０００４】
【表１】
【０００５】また、ＬＦＳＲ１００はタイプＩ型ＬＦＳ
Ｒであることが理解される。ここでいうタイプＩ型とは
、各フリップ・フロップまたはステージが、干渉帰還信
号に中断されることなく入力から出力に至るまでカスケ
ード接続されているＬＦＳＲと定義する。この構成は、
一般にハードウェア・モデルに基づいているが、ＬＦＳ
Ｒの状態の判定を簡略化を図ることができる。従って、
ＬＦＳＲ１００の４つのステージ１１〜１４にある４ビ
ットの情報は容易に利用できる。
【０００６】タイプＩ型ＬＦＳＲのこの注目すべき特性
は、同一出力シーケンスを与えるその他のＬＦＳＲ構成
に比べ決定的な利点である。多くの事例では、タイプＩ
型ＬＦＳＲのＰＮシーケンスを単に反復するできるだけ
では不十分である。多くの場合、ＰＮ出力シーケンスと
共に特定のタイプＩ型ＬＦＳＲステージの状態を判定す
ることは極めて重要である。このデータは、エラー補正
ルーチン，位相連続性検出チェックおよびシステム動作
全体にとって重要なその他の制御機能を実施する際に用
いられる。タイプＩ型ＬＦＳＲは、このような能力が可
能であり、従ってコンピュータやデジタル処理システム
において依然頻繁に用いられている。図２は、別の構成
の図１のＬＦＳＲ１００を示す。図２のＬＦＳＲ２００
は、タイプＩＩ型ＬＦＳＲである。ここでいうタイプＩ
Ｉ型とは、各ステージがカスケード接続されているが、
シフト経路が帰還信号の導入により遮られているＬＦＳ
Ｒと定義する。
【０００７】ＬＦＳＲ２００は、４つのステージ２１〜
２４，排他的ＯＲゲート２５および帰還信号Ｔ２からな
る。この構成によれば、排他的ＯＲゲート２５はステー
ジ２４，２１の出力に対して排他的ＯＲ演算を実行する
。つぎにこの演算を用いて、ステージ２２の状態を判定
する。最後に、２４の出力がステージ２１の入力に帰還
される。重要な点は、ＬＦＳＲ２００の演算を示す表２
が、タイプＩ型ＬＦＳＲ１００およびタイプＩＩ型ＬＦ
ＳＲ２００が生成する出力シーケンスが、タイミング・
シフトに起因する位相不連続性の点を除けば、同一であ
るということを裏付けていることである。この出力シー
ケンスはＬＦＳＲ１００，２００の第４ステージにおけ
るビット・パターンとして現われる。この同じビット・
パターンが再度タイム・シフトされて、ステージおきに
反復される。
【０００８】
【表２】
【０００９】一般に、タイプＩＩ型ＬＦＳＲは、ソフト
ウェア・モデルに基づいており、従って最新のコンピュ
ータやデジタル・プロセッサにおいて構築するのに極め
て経済的であり効率的である。このことは、ステージの
数や帰還タップの数が増加するにつれてますます当ては
まるようになっている。例えば、図１および図２は４つ
のステージと１つのタップのみを有するＬＦＳＲの簡易
例を示している。しかし、実際には、最新のＰＮコード
・シーケンス発生器は３０以上のステージおよび１ない
し３０の帰還タップを用いている。好的な実施例では、
ＬＦＳＲ２００は６４ステージのシフト・レジスタから
なり、６４次多項式を与える。約３２タップが用いられ
、所望のＰＮコード・シーケンスを生成する。この６４
ビットの最大長ＬＦＳＲは、約１．８４ｘ１０１９ビッ
トのシーケンスを発生する。１２ｋＨｚでは、このシー
ケンスを反復するのに約４８・７ｘ１０６年かかる。
【００１０】
【発明が解決しようとする課題】ＰＮコード・シーケン
ス発生器の高度化が進むにつれて、最近の傾向はできる
限りソフトウェア構築型のタイプＩＩ型ＬＦＳＲを利用
する方向に進んでいる。残念ながら、タイプＩＩ型ＬＦ
ＳＲを構築するのは容易ではあるが、タイプＩ型ＬＦＳ
Ｒの内部状態を簡単にあるいは直接判定することは容易
ではない。タイプＩ型ＬＦＳＲの状態を計算することは
可能であるが、この演算の複雑さおよびシステムの処理
能力に与える影響により、タイプＩＩ型ＬＦＳＲを利用
することの利点は低くなっている。その結果、タイプＩ
Ｉ型ＬＦＳＲが対応するタイプＩ型ＬＦＳＲの内部状態
を直接判定できないことは、タイプＩＩ型ＬＦＳＲを利
用するＰＮコード・シーケンス発生器の設計において大
きな欠点となっている。このことは、タイプＩ型構成を
中心にして設計されたシステムにおいて特に当てはまる
。
【００１１】この障害を克服するため、タイプＩＩ型Ｌ
ＦＳＲ構成の結果から得られる情報に基づきタイプＩ型
ＬＦＳＲの状態を模擬する方法を提供することが極めて
有利となる。
【００１２】従って、本発明の目的は、ＰＮコード・シ
ーケンス発生器を提供することである。
【００１３】本発明の他の目的は、タイプＩＩ型ＬＦＳ
Ｒを利用するＰＮコード・シーケンス発生器を提供する
ことである。
【００１４】本発明の最終的な目的は、タイプＩＩ型Ｌ
ＦＳＲ構成の結果から得られる情報に基づきタイプＩ型
ＬＦＳＲの状態を模擬することである。
【００１５】
【課題を解決するための手段】これらおよびその他の目
的は、ＬＦＳＲの状態を模擬する方法として要約される
本発明によって実現される。本発明は、タイプＩ型ＬＦ
ＳＲのＮクロック・サイクル後には、得られた出力のシ
ーケンスはＮクロック・サイクル前のＬＦＳＲの内容を
正確に表している（ただし、ＮはＬＦＳＲの長さ、すな
わちステージの数である）という所見に基づいている。 さらに、対応するタイプＩ型ＬＦＳＲを適切に初期化し
たタイプＩＩ型ＬＦＳＲで構成することにより、全く同
じ出力シーケンスが得られる。従って、タイプＩＩ型Ｌ
ＦＳＲ構成のクロックを進め、かつ対応するタイプＩ型
ＬＦＳＲの状態に対応する出力シーケンスを単に補足す
ることによって、タイプＩＩ型ＬＦＳＲ構成の結果から
得られる情報に基づきタイプＩ型ＬＦＳＲの各ステージ
の内部状態を判定することが可能となる。
【００１６】故に、本発明は、タイプＩＩ型ＬＦＳＲを
計時することにより、タイプＩ型ＬＦＳＲの状態を模擬
して、出力シーケンスを発生することを示唆する。この
シーケンス、または少なくともその一部は、例えばシフ
ト・レジスタなどの記憶媒体に保存される。タイプＩＩ
型ＬＦＳＲ出力シーケンスをＮ長のシフト・レジスタに
カスケード接続すること（ただし、ＮはタイプＩＩ型Ｌ
ＦＳＲが用いるステージの数である）は、タイプＩ型Ｌ
ＦＳＲと全く同等である。タイプＩ型ＬＦＳＲおよびタ
イプＩＩ型ＬＦＳＲが適切に初期化され、カスケード接
続システムがある最小限のサイクルを反復したと仮定す
ると、シフト・レジスタ出力には、タイプＩ型ＬＦＳＲ
の状態に対応するデータが入る。
【００１７】別の実施例では、本発明は、タイプＩＩ型
ＬＦＳＲを計時することにより、タイプＩ型ＬＦＳＲの
状態を模擬して、タイプＩ型ＬＦＳＲとの動作同期をと
り、出力シーケンスを発生することを示唆する。この場
合も、少なくとも出力シーケンスの一部がシフト・レジ
スタまたは同等な記憶媒体に保存される。同期後、タイ
プＩＩ型ＬＦＳＲおよびシフト・レジスタのタイミング
は調整され、シフト・レジスタにおいてタイプＩ型ＬＦ
ＳＲの状態情報を生成する。タイミング調整が完了した
後、シフト・レジスタの状態はタイプＩ型ＬＦＳＲの少
なくとも部分的な状態に対応する。
【００１８】
【実施例】本発明の主な用途は、暗号分野で用いられる
ようなＰＮコード・シーケンス発生器および／または受
信機用である。図３は、ＰＮコード・シーケンス発生器
および受信機を示す。この図は、タイプＩ型ＬＦＳＲ構
成を用いてＰＮキー・シーケンスを発生する暗号チャン
ネルを示す。動作中、受信ＬＦＳＲ３０１は、まず送信
ＬＦＳＲ３００と動作同期をとらなければならない。そ
のため、受信機のスイッチＳ１は最初に位置１に切り換
えられる。これにより、受信ＬＦＳＲ３０１は送信ＬＦ
ＳＲ３００が発生するキー・シーケンスを受信すること
ができるようになる。少なくともＮクロック・サイクル
後（ただし、Ｎは使用するＬＦＳＲステージの数）、ス
イッチＳ１は位置２に切り換えられ、ＬＦＳＲ３０１を
閉ループで動作することを可能にする。そうすると、受
信機はＰＮキー・シーケンスの残りの部分を自動的に発
生することができる。表３から、受信機はＮ番目のクロ
ック・サイクルまでは完全に同期がとれていないことが
理解される。図３の例から、４番目のクロックサイクル
で同期がとられ、その時点で受信ＬＦＳＲ３０１の状態
および出力シーケンスは４クロック・サイクルだけ送信
ＬＦＳＲより遅れる。
【００１９】
【表３】
【００２０】図４は、タイプＩＩ型ＬＦＳＲを用いて構
成された図３のＰＮコード・シーケンス発生器を示す。 上記の例とほぼ同様に、受信機が動作同期をとることが
できる用に、スイッチＳ２は最初に位置１に切り換えら
れる。Ｎクロック・サイクル後、スイッチＳ２は位置２
に切り換えられ、受信ＬＦＳＲ４０１がＰＮキー・シー
ケンスの残りの部分を発生し、送信ＬＦＳＲ４００の動
作から自律して、閉ループで動作できるようにする。
【００２１】タイプＩＩ型ＬＦＳＲ４００，４０１の動
作の一例を表４に示す。上述のタイプＩ型ＬＦＳＲと同
様に、受信ＬＦＳＲ４０１はＮクロック・サイクルで同
期をとる（ただし、Ｎは使用するＬＦＳＲの長さである
）。しかし、タイプＩ型ＬＦＳＲとは異なり、タイプＩ
Ｉ型受信ＬＦＳＲ４０１はＮクロック・サイクルだけ送
信ＬＦＳＲ４００より遅れることはない。初期同期を得
ると、受信ＬＦＳＲ４０１は送信ＬＦＳＲ４００と完全
な位相同期がとられる（表４参照）。
【００２２】
【表４】
【００２３】上述のように、タイプＩＩ型構成はソフト
ウェアでモデル化でき、またシステム処理能力にほとん
ど影響を与えずに所望のＰＮ出力シーケンスを生成でき
るというのが主な理由で、概してタイプＩＩ型構成のほ
うがタイプＩよりも好まれる。残念ながら、タイプＩＩ
構成は、タイプＩ型ＬＦＳＲの内部状態に関する情報を
容易に開示することができないという欠点があった。こ
の欠点を克服するため、本発明は、タイプＩＩ型ＬＦＳ
Ｒによって生成されるＰＮシーケンスからタイプＩ型Ｌ
ＦＳＲの状態を模擬する方法を開示する。
【００２４】本発明に従って、この方法は、先行出力位
相で動作する動作（シフト）レジスタにおいてタイプＩ
Ｉ型ＬＦＳＲのＰＮ出力を補足することによって実現さ
れる。上述のように、タイプＩ型ＬＦＳＲをタイプＩＩ
型で構成することにより、全く同じＰＮ出力シーケンス
が得られる。従って、タイプＩＩ型ＬＦＳＲのクロック
を進めて、模擬されるタイプＩ型ＬＦＳＲの状態に対応
する新たなＰＮ出力シーケンスを単に補足することによ
って、対応するタイプＩＩ型ＬＦＳＲの出力からタイプ
Ｉ型ＬＦＳＲの状態を判定することが可能となる。
【００２５】図５は、本発明に従ったＬＦＳＲ構成を示
す。図示のように、この実施例はタイプＩＩ型ＬＦＳＲ
５００に動作レジスタ５０１を追加したものを開示して
いる。動作中、ＬＦＳＲ５００は、ＬＦＳＲの初期状態
を確立する初期化ルーチンによって初期化される。つぎ
に、ＬＦＳＲ５００は計時されて、表５に示すＰＮシー
ケンスを生成する。また、このＰＮシーケンスは動作レ
ジスタ５０１内に計時され、このレジスタ５０１はタイ
プＩ型ＬＦＳＲの状態を模擬するため、ＰＮシーケンス
を近似のクロック・サイクル数だけ遅延させる。表５か
ら、動作レジスタ５０１のＰＮシーケンスはタイプＩ型
ＬＦＳＲ１００のＰＮシーケンスに対して位相の点で対
応することがわかる。この知識に基づき、システム処理
能力に悪影響を及ぼさずに、タイプＩＩ型ＬＦＳＲ構成
からタイプＩ型ＬＦＳＲの内部状態を模擬することが可
能となる。
【００２６】
【表５】
【００２７】一例として、図６は、部分的な動作環境に
おける本発明に従ったＬＦＳＲ構成を示す。図示のよう
に、ＬＦＳＲ構成５００は、ＰＮコード・シーケンス発
生器として暗号システム内に配置されている。一般に他
の素子および装置もこの環境に含まれることが当業者に
は理解されるので、本発明に関するもののみについて説
明する。
【００２８】初期動作は、図４において説明したものと
同一である。受信機が動作同期をとることができるよう
にするため、スイッチＳ２が最初に位置１に切り換えら
れる。Ｎクロック・サイクル後、スイッチ２は位置２に
切り換えられ、受信ＬＦＳＲ５００がＰＮキー・シーケ
ンスの残りの部分を生成し、送信ＬＦＳＲ１００の動作
から自律して、閉ループで動作できるようにする。
【００２９】本発明で独自な点は、動作レジスタ５０１
を利用することである。動作中、Ｓ２が位置２に切り換
えられた後、また受信機によって次のビットが受信され
る前に、受信ＬＦＳＲ５００の出力シーケンスは、動作
レジスタ内に複数計時され、所望の状態情報を生成し、
ＰＮ出力シーケンスを適切に遅延させる。その結果、動
作レジスタ５０１の内容は、タイプＩ型ＬＦＳＲ１００
の性能を完全に複製したものとなる。このことは、表５
の動作レジスタの内容と表６の送信ＬＦＳＲのＰＮシー
ケンスとを比較することによりわかる。
【００３０】
【表６】
【００３１】本例はタイプＩ型ＬＦＳＲの全状態を確立
するが、タイプＩ型ＬＦＳＲの部分的な状態も模擬でき
ることが当業者には理解される。これは、動作レジスタ
のサイズを小さくし、さらに受信ＬＦＳＲ５００の出力
シーケンスが動作レジスタに計時される回数を少なくす
ることによって実現される。例えば、ＬＦＳＲ１００の
ビット１３の状態を模擬するためには、受信ＬＦＳＲ５
００の出力シーケンスは、通常動作を再開する前に、動
作レジスタに３回計時（調整）される。
【００３２】要するに、本発明は、タイプＩＩ型ＬＦＳ
Ｒ構成の結果から得られる情報に基づき、タイプＩ型Ｌ
ＦＳＲの状態を模擬する方法を開示するものである。本
発明の具体的な実施例を図示し、説明してきたが、本開
示の精神から逸脱せずに追加修正することができること
が明らかである。
【図面の簡単な説明】
【図１】ＬＦＳＲの簡略図である。
【図２】別の構成の図１のＬＦＳＲを示す。
【図３】タイプＩ型ＬＦＳＲ構成を用いるＰＮコード・
シーケンス発生器および受信機を示す。
【図４】タイプＩＩ型ＬＦＳＲ構成を用いるＰＮコード
・シーケンス発生器および受信機を示す。
【図５】本発明に従ったＬＦＳＲ構成を示す。
【図６】部分的な動作環境における本発明に従ったＬＦ
ＳＲ構成を示す。
【符号の説明】
５００　　ＬＦＳＲ ５０１　　動作レジスタ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】タイプＩ型線形帰還シフト・レジスタ（Ｌ
    ＦＳＲ１００）の状態を模擬する方法であって：タイプ
    ＩＩ型ＬＦＳＲを計時して、出力シーケンスを生成する
    段階；および出力シーケンスの少なくとも一部を記憶媒
    体（５０１）に保存する段階によって構成され、前記記
    憶媒体（５０１）がタイプＩ型ＬＦＳＲ（１００）の少
    なくとも部分的な状態に対応するデータを格納すること
    を特徴とする方法。
  2. 【請求項２】タイプＩＩ型ＬＦＳＲ（５００）を初期化
    して、タイプＩ型ＬＦＳＲ（１００）の初期状態に対応
    させる段階から成ることを特徴とする請求項１の方法。
  3. 【請求項３】ＬＦＳＲ（１００，５００）が：フリップ
    ・フロップ；ラッチ；シフト・レジスタ；動作レジスタ
    ；メモリ・デバイス・アドレス；およびソフトウェア変
    数；から成る記憶媒体のグループから選択された媒体で
    あることを特徴とする請求項１の方法。
  4. 【請求項４】記憶媒体（５０１）が：フリップ・フロッ
    プ；ラッチ；シフト・レジスタ；動作レジスタ；メモリ
    ・デバイス・アドレス；およびソフトウェア変数；から
    成る記憶媒体のグループから選択された媒体であること
    を特徴とする請求項１の方法。
  5. 【請求項５】タイプＩ型線形帰還シフト・レジスタ（Ｌ
    ＦＳＲ１００）の状態を模擬する方法であって：タイプ
    ＩＩ型ＬＦＳＲ（５００）を計時して、出力シーケンス
    を生成する段階；出力シーケンスの少なくとも一部を記
    憶媒体（５０１）に保存する段階；およびタイプＩＩ型
    ＬＦＳＲ（５００）および記憶媒体（５０１）のタイミ
    ングを調整して、状態情報を生成する段階によって構成
    され、前記記憶媒体（５０１）がタイプＩ型ＬＦＳＲ（
    １００）の少なくとも部分的な状態に対応するデータを
    格納することを特徴とする方法。
  6. 【請求項６】タイプＩＩ型ＬＦＳＲ（５００）を初期化
    して、タイプＩ型ＬＦＳＲ（１００）の初期状態に対応
    させる段階から成ることを特徴とする請求項５の方法。
  7. 【請求項７】タイプＩＩ型ＬＦＳＲ（５００）および記
    憶媒体（５０１）のタイミングを調整する段階がさらに
    ：次のビットを受信する前に、タイプＩＩ型ＬＦＳＲ（
    ５００）および記憶媒体（５０１）のクロックを進める
    段階；によって構成されることを特徴とする請求項５の
    方法。
  8. 【請求項８】同期後にクロックを進めることを特徴とす
    る請求項５の方法。
  9. 【請求項９】タイプＩ型線形帰還シフト・レジスタ（Ｌ
    ＦＳＲ１００）の状態を模擬する方法であって：タイプ
    ＩＩ型ＬＦＳＲ（５００）を初期化して、タイプＩ型Ｌ
    ＦＳＲ（１００）の初期状態に対応させる段階；タイプ
    ＩＩ型ＬＦＳＲ（５００）を計時して、タイプＩ型ＬＦ
    ＳＲ（１００）との動作同期をとり、かつ出力シーケン
    スを生成する段階；出力シーケンスの少なくとも一部を
    記憶媒体（５０１）に保存する段階；およびタイプＩＩ
    型ＬＦＳＲ（５００）および記憶媒体（５０１）のタイ
    ミングを調整して、状態情報を生成する段階によって構
    成され、前記記憶媒体（５０１）がタイプＩ型ＬＦＳＲ
    （１００）の少なくとも部分的な状態に対応するデータ
    を格納することを特徴とする方法。
  10. 【請求項１０】タイプＩ型線形帰還シフト・レジスタ（
    ＬＦＳＲ１００）の状態を模擬する回路であって：タイ
    プＩＩ型ＬＦＳＲ（５００）を初期化して、タイプＩ型
    ＬＦＳＲ（１００）の初期状態と対応させる手段（Ｓ２
    ）；タイプＩＩ型ＬＦＳＲ（５００）に結合され、タイ
    プＩＩ型ＬＦＳＲ（５００）を計時して、タイプＩ型Ｌ
    ＦＳＲ（１００）と動作同期をとり、かつ出力シーケン
    スを生成するクロック手段；タイプＩＩ型ＬＦＳＲ（５
    ００）に結合され、出力シーケンスの少なくとも一部を
    保存する記憶手段（５０１）；記憶手段（５０１）に結
    合され、タイプＩＩ型ＬＦＳＲ（５００）および記憶手
    段（５０１）のタイミングを調整し、状態情報を生成す
    る前記クロック手段によって構成され、前記記憶手段（
    ５０１）がタイプＩ型ＬＦＳＲ（１００）の少なくとも
    部分的な状態に対応するデータを格納することを特徴と
    する回路。
JP3203519A 1990-07-19 1991-07-19 線形帰還シフト・レジスタの状態を模擬する方法および装置 Expired - Fee Related JP3039023B2 (ja)

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US07/554,510 US5073909A (en) 1990-07-19 1990-07-19 Method of simulating the state of a linear feedback shift register
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