JP3039023B2 - 線形帰還シフト・レジスタの状態を模擬する方法および装置 - Google Patents
線形帰還シフト・レジスタの状態を模擬する方法および装置Info
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- General Engineering & Computer Science (AREA)
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Description
【０００１】
【発明の分野】本発明は、シフト・レジスタに関し、さ
らに詳しくは、線形帰還シフト・レジスタ（Linear Fee
dback Shift Registers : ＬＦＳＲ）に関する。ただ
し、具体的には、本発明はＬＦＳＲの状態を模擬する方
法に関する。
らに詳しくは、線形帰還シフト・レジスタ（Linear Fee
dback Shift Registers : ＬＦＳＲ）に関する。ただ
し、具体的には、本発明はＬＦＳＲの状態を模擬する方
法に関する。
【０００２】
【従来の技術】ＬＦＳＲは当技術分野では周知である。
一般に、これらの装置は疑似ノイズ／疑似ランダム（Ｐ
Ｎ）コード・シーケンスの生成を必要とする動作におい
て用いられる。ＰＮコード・シーケンスは、ランダムの
ように現われるバイナリ信号である。実際には、ＰＮコ
ード・シーケンスはランダムではない。ＰＮコードは、
周期的な確定性のある信号であり、その周期性はＬＦＳ
Ｒ内のステージの数，帰還タップおよびＬＦＳＲの初期
状態に依存する。ＬＦＳＲをＰＮコード・シーケンス発
生器として用いる典型的な動作には、スプレッド・スペ
クトル・システム，ノイズ発生器および暗号システムが
ある。
一般に、これらの装置は疑似ノイズ／疑似ランダム（Ｐ
Ｎ）コード・シーケンスの生成を必要とする動作におい
て用いられる。ＰＮコード・シーケンスは、ランダムの
ように現われるバイナリ信号である。実際には、ＰＮコ
ード・シーケンスはランダムではない。ＰＮコードは、
周期的な確定性のある信号であり、その周期性はＬＦＳ
Ｒ内のステージの数，帰還タップおよびＬＦＳＲの初期
状態に依存する。ＬＦＳＲをＰＮコード・シーケンス発
生器として用いる典型的な動作には、スプレッド・スペ
クトル・システム，ノイズ発生器および暗号システムが
ある。
【０００３】図１は、ＬＦＳＲ１００の概略図を示す。
数学的には、ＬＦＳＲはＮ次多項式（ただし、ＮはＬＦ
ＳＲの長さである）を定義し、各「タップ」（出力ビッ
ト）の１つの係数を用いて帰還信号を形成する。従っ
て、ＬＦＳＲ１００は４次多項式として定義可能であ
り、４つのステージ１１〜１４からなり、帰還信号Ｔ1
はステージ１３，１４の出力に作用する排他的ＯＲゲー
ト１５から得られる。ついで、Ｔ1はステージ１１の入
力に帰還される。ＬＦＳＲ１００はＰＮコード・シーケ
ンス発生器の簡易モデルであり、Ｎ次のＬＦＳＲは２N
−１ビットの周期性を有することを示すために選ばれた
に過ぎないことが当業者には理解される（表１参照）。
数学的には、ＬＦＳＲはＮ次多項式（ただし、ＮはＬＦ
ＳＲの長さである）を定義し、各「タップ」（出力ビッ
ト）の１つの係数を用いて帰還信号を形成する。従っ
て、ＬＦＳＲ１００は４次多項式として定義可能であ
り、４つのステージ１１〜１４からなり、帰還信号Ｔ1
はステージ１３，１４の出力に作用する排他的ＯＲゲー
ト１５から得られる。ついで、Ｔ1はステージ１１の入
力に帰還される。ＬＦＳＲ１００はＰＮコード・シーケ
ンス発生器の簡易モデルであり、Ｎ次のＬＦＳＲは２N
−１ビットの周期性を有することを示すために選ばれた
に過ぎないことが当業者には理解される（表１参照）。
【０００４】
【表１】
【０００５】また、ＬＦＳＲ１００はタイプＩ型ＬＦＳ
Ｒであることが理解される。ここでいうタイプＩ型と
は、各フリップ・フロップまたはステージが、干渉帰還
信号に中断されることなく入力から出力に至るまでカス
ケード接続されているＬＦＳＲと定義する。この構成
は、一般にハードウェア・モデルに基づいているが、Ｌ
ＦＳＲの状態の判定を簡略化を図ることができる。従っ
て、ＬＦＳＲ１００の４つのステージ１１〜１４にある
４ビットの情報は容易に利用できる。
Ｒであることが理解される。ここでいうタイプＩ型と
は、各フリップ・フロップまたはステージが、干渉帰還
信号に中断されることなく入力から出力に至るまでカス
ケード接続されているＬＦＳＲと定義する。この構成
は、一般にハードウェア・モデルに基づいているが、Ｌ
ＦＳＲの状態の判定を簡略化を図ることができる。従っ
て、ＬＦＳＲ１００の４つのステージ１１〜１４にある
４ビットの情報は容易に利用できる。
【０００６】タイプＩ型ＬＦＳＲのこの注目すべき特性
は、同一出力シーケンスを与えるその他のＬＦＳＲ構成
に比べ決定的な利点である。多くの事例では、タイプＩ
型ＬＦＳＲのＰＮシーケンスを単に反復するできるだけ
では不十分である。多くの場合、ＰＮ出力シーケンスと
共に特定のタイプＩ型ＬＦＳＲステージの状態を判定す
ることは極めて重要である。このデータは、エラー補正
ルーチン，位相連続性検出チェックおよびシステム動作
全体にとって重要なその他の制御機能を実施する際に用
いられる。タイプＩ型ＬＦＳＲは、このような能力が可
能であり、従ってコンピュータやデジタル処理システム
において依然頻繁に用いられている。図２は、別の構成
の図１のＬＦＳＲ１００を示す。図２のＬＦＳＲ２００
は、タイプＩＩ型ＬＦＳＲである。ここでいうタイプＩ
Ｉ型とは、各ステージがカスケード接続されているが、
シフト経路が帰還信号の導入により遮られているＬＦＳ
Ｒと定義する。
は、同一出力シーケンスを与えるその他のＬＦＳＲ構成
に比べ決定的な利点である。多くの事例では、タイプＩ
型ＬＦＳＲのＰＮシーケンスを単に反復するできるだけ
では不十分である。多くの場合、ＰＮ出力シーケンスと
共に特定のタイプＩ型ＬＦＳＲステージの状態を判定す
ることは極めて重要である。このデータは、エラー補正
ルーチン，位相連続性検出チェックおよびシステム動作
全体にとって重要なその他の制御機能を実施する際に用
いられる。タイプＩ型ＬＦＳＲは、このような能力が可
能であり、従ってコンピュータやデジタル処理システム
において依然頻繁に用いられている。図２は、別の構成
の図１のＬＦＳＲ１００を示す。図２のＬＦＳＲ２００
は、タイプＩＩ型ＬＦＳＲである。ここでいうタイプＩ
Ｉ型とは、各ステージがカスケード接続されているが、
シフト経路が帰還信号の導入により遮られているＬＦＳ
Ｒと定義する。
【０００７】ＬＦＳＲ２００は、４つのステージ２１〜
２４，排他的ＯＲゲート２５および帰還信号Ｔ2からな
る。この構成によれば、排他的ＯＲゲート２５はステー
ジ２４，２１の出力に対して排他的ＯＲ演算を実行す
る。つぎにこの演算を用いて、ステージ２２の状態を判
定する。最後に、２４の出力がステージ２１の入力に帰
還される。重要な点は、ＬＦＳＲ２００の演算を示す表
２が、タイプＩ型ＬＦＳＲ１００およびタイプＩＩ型Ｌ
ＦＳＲ２００が生成する出力シーケンスが、タイミング
・シフトに起因する位相不連続性の点を除けば、同一で
あるということを裏付けていることである。この出力シ
ーケンスはＬＦＳＲ１００，２００の第４ステージにお
けるビット・パターンとして現われる。この同じビット
・パターンが再度タイム・シフトされて、ステージおき
に反復される。
２４，排他的ＯＲゲート２５および帰還信号Ｔ2からな
る。この構成によれば、排他的ＯＲゲート２５はステー
ジ２４，２１の出力に対して排他的ＯＲ演算を実行す
る。つぎにこの演算を用いて、ステージ２２の状態を判
定する。最後に、２４の出力がステージ２１の入力に帰
還される。重要な点は、ＬＦＳＲ２００の演算を示す表
２が、タイプＩ型ＬＦＳＲ１００およびタイプＩＩ型Ｌ
ＦＳＲ２００が生成する出力シーケンスが、タイミング
・シフトに起因する位相不連続性の点を除けば、同一で
あるということを裏付けていることである。この出力シ
ーケンスはＬＦＳＲ１００，２００の第４ステージにお
けるビット・パターンとして現われる。この同じビット
・パターンが再度タイム・シフトされて、ステージおき
に反復される。
【０００８】
【表２】
【０００９】一般に、タイプＩＩ型ＬＦＳＲは、ソフト
ウエア・モデルに基づいており、したがって最新のコン
ピュータやデジタル・プロセッサにおいて構築するのに
極めて経済的であり効率的である。このことは。ステー
ジの数や帰還タップの数が増加するにつれてますます当
てはまるようになっている。たとえば、図１および図２
は４つのステージと１つのタップのみを有するＬＦＳＲ
の簡易な例を示している。しかし、実際には、最新のＰ
Ｎコード・シーケンス発生器は３０以上のステージおよ
び１ないし３０の帰還タップを用いている。好適な実施
例では、ＬＦＳＲ２００は６４ステージのシフト・レジ
スタからなり、６４次多項式を与える。約３２タップが
用いられ、所望のＰＮコード・シーケンスを生成する。
この６４ビットの最大長ＬＦＳＲは、約１．８４ｘ１０
１９ビットのシーケンスを発生する。クロックが１２ｋ
Ｈｚでは、このシーケンスを反復するのに約４８．７ｘ
１０６年かかる。
ウエア・モデルに基づいており、したがって最新のコン
ピュータやデジタル・プロセッサにおいて構築するのに
極めて経済的であり効率的である。このことは。ステー
ジの数や帰還タップの数が増加するにつれてますます当
てはまるようになっている。たとえば、図１および図２
は４つのステージと１つのタップのみを有するＬＦＳＲ
の簡易な例を示している。しかし、実際には、最新のＰ
Ｎコード・シーケンス発生器は３０以上のステージおよ
び１ないし３０の帰還タップを用いている。好適な実施
例では、ＬＦＳＲ２００は６４ステージのシフト・レジ
スタからなり、６４次多項式を与える。約３２タップが
用いられ、所望のＰＮコード・シーケンスを生成する。
この６４ビットの最大長ＬＦＳＲは、約１．８４ｘ１０
１９ビットのシーケンスを発生する。クロックが１２ｋ
Ｈｚでは、このシーケンスを反復するのに約４８．７ｘ
１０６年かかる。
【００１０】
【発明が解決しようとする課題】ＰＮコード・シーケン
ス発生器の高度化が進むにつれて、最近の傾向はできる
限りソフトウェア構築型のタイプＩＩ型ＬＦＳＲを利用
する方向に進んでいる。残念ながら、タイプＩＩ型ＬＦ
ＳＲを構築するのは容易ではあるが、タイプＩ型ＬＦＳ
Ｒの内部状態を簡単にあるいは直接判定することは容易
ではない。タイプＩ型ＬＦＳＲの状態を計算することは
可能であるが、この演算の複雑さおよびシステムの処理
能力に与える影響により、タイプＩＩ型ＬＦＳＲを利用
することの利点は低くなっている。その結果、タイプＩ
Ｉ型ＬＦＳＲが対応するタイプＩ型ＬＦＳＲの内部状態
を直接判定できないことは、タイプＩＩ型ＬＦＳＲを利
用するＰＮコード・シーケンス発生器の設計において大
きな欠点となっている。このことは、タイプＩ型構成を
中心にして設計されたシステムにおいて特に当てはま
る。
ス発生器の高度化が進むにつれて、最近の傾向はできる
限りソフトウェア構築型のタイプＩＩ型ＬＦＳＲを利用
する方向に進んでいる。残念ながら、タイプＩＩ型ＬＦ
ＳＲを構築するのは容易ではあるが、タイプＩ型ＬＦＳ
Ｒの内部状態を簡単にあるいは直接判定することは容易
ではない。タイプＩ型ＬＦＳＲの状態を計算することは
可能であるが、この演算の複雑さおよびシステムの処理
能力に与える影響により、タイプＩＩ型ＬＦＳＲを利用
することの利点は低くなっている。その結果、タイプＩ
Ｉ型ＬＦＳＲが対応するタイプＩ型ＬＦＳＲの内部状態
を直接判定できないことは、タイプＩＩ型ＬＦＳＲを利
用するＰＮコード・シーケンス発生器の設計において大
きな欠点となっている。このことは、タイプＩ型構成を
中心にして設計されたシステムにおいて特に当てはま
る。
【００１１】この障害を克服するため、タイプＩＩ型Ｌ
ＦＳＲ構成の結果から得られる情報に基づきタイプＩ型
ＬＦＳＲの状態を模擬する方法を提供することが極めて
有利となる。
ＦＳＲ構成の結果から得られる情報に基づきタイプＩ型
ＬＦＳＲの状態を模擬する方法を提供することが極めて
有利となる。
【００１２】従って、本発明の目的は、ＰＮコード・シ
ーケンス発生器を提供することである。
ーケンス発生器を提供することである。
【００１３】本発明の他の目的は、タイプＩＩ型ＬＦＳ
Ｒを利用するＰＮコード・シーケンス発生器を提供する
ことである。
Ｒを利用するＰＮコード・シーケンス発生器を提供する
ことである。
【００１４】本発明の最終的な目的は、タイプＩＩ型Ｌ
ＦＳＲ構成の結果から得られる情報に基づきタイプＩ型
ＬＦＳＲの状態を模擬することである。
ＦＳＲ構成の結果から得られる情報に基づきタイプＩ型
ＬＦＳＲの状態を模擬することである。
【００１５】
【課題を解決するための手段】これらおよびその他の目
的は、ＬＦＳＲの状態を模擬する方法として要約される
本発明によって実現される。本発明は、タイプＩ型ＬＦ
ＳＲのＮクロック・サイクル後には、得られた出力のシ
ーケンスはＮクロック・サイクル前のＬＦＳＲの内容を
正確に表している（ただし、ＮはＬＦＳＲの長さ、すな
わちステージの数である）という所見に基づいている。
さらに、対応するタイプＩ型ＬＦＳＲを適切に初期化し
たタイプＩＩ型ＬＦＳＲで構成することにより、全く同
じ出力シーケンスが得られる。従って、タイプＩＩ型Ｌ
ＦＳＲ構成のクロックを進め、かつ対応するタイプＩ型
ＬＦＳＲの状態に対応する出力シーケンスを単に補足す
ることによって、タイプＩＩ型ＬＦＳＲ構成の結果から
得られる情報に基づきタイプＩ型ＬＦＳＲの各ステージ
の内部状態を判定することが可能となる。
的は、ＬＦＳＲの状態を模擬する方法として要約される
本発明によって実現される。本発明は、タイプＩ型ＬＦ
ＳＲのＮクロック・サイクル後には、得られた出力のシ
ーケンスはＮクロック・サイクル前のＬＦＳＲの内容を
正確に表している（ただし、ＮはＬＦＳＲの長さ、すな
わちステージの数である）という所見に基づいている。
さらに、対応するタイプＩ型ＬＦＳＲを適切に初期化し
たタイプＩＩ型ＬＦＳＲで構成することにより、全く同
じ出力シーケンスが得られる。従って、タイプＩＩ型Ｌ
ＦＳＲ構成のクロックを進め、かつ対応するタイプＩ型
ＬＦＳＲの状態に対応する出力シーケンスを単に補足す
ることによって、タイプＩＩ型ＬＦＳＲ構成の結果から
得られる情報に基づきタイプＩ型ＬＦＳＲの各ステージ
の内部状態を判定することが可能となる。
【００１６】故に、本発明は、タイプＩＩ型ＬＦＳＲを
クロックすることにより、出力シーケンスを発生させ、
タイプＩ型ＬＦＳＲの状態を模擬することを示唆する。
このシーケンス、または少なくともその一部は、たとえ
ばシフト・レジスタなどの記憶媒体に保存される。タイ
プＩＩ型ＬＦＳＲ出力シーケンスをＮ長のシフト・レジ
スタにカスケード接続すること（ただし、ＮはタイプＩ
Ｉ型ＬＦＳＲが用いるステージの数である）は、タイプ
Ｉ型ＬＦＳＲと全く同等である。タイプＩ型ＬＦＳＲお
よびタイプＩＩ型ＬＦＳＲが適切に初期化され、カスケ
ード接続システムがある最小限のサイクルを反復したと
仮定すると、シフト・レジスタ出力には、タイプＩ型Ｌ
ＦＳＲの状態に対応するデータが入る。
クロックすることにより、出力シーケンスを発生させ、
タイプＩ型ＬＦＳＲの状態を模擬することを示唆する。
このシーケンス、または少なくともその一部は、たとえ
ばシフト・レジスタなどの記憶媒体に保存される。タイ
プＩＩ型ＬＦＳＲ出力シーケンスをＮ長のシフト・レジ
スタにカスケード接続すること（ただし、ＮはタイプＩ
Ｉ型ＬＦＳＲが用いるステージの数である）は、タイプ
Ｉ型ＬＦＳＲと全く同等である。タイプＩ型ＬＦＳＲお
よびタイプＩＩ型ＬＦＳＲが適切に初期化され、カスケ
ード接続システムがある最小限のサイクルを反復したと
仮定すると、シフト・レジスタ出力には、タイプＩ型Ｌ
ＦＳＲの状態に対応するデータが入る。
【００１７】別の実施例では、本発明は、タイプＩＩ型
ＬＦＳＲをクロックすることにより、タイプＩ型ＬＦＳ
Ｒの状態を模擬して、タイプＩ型ＬＦＳＲとの動作同期
をとり、出力シーケンスを発生することを示唆する。こ
の場合も、少なくとも出力シーケンスの一部がシフト・
レジスタまたは同等な記憶媒体に保存される。同期後、
タイプＩＩ型ＬＦＳＲおよびシフト・レジスタのタイミ
ングは調整され、シフト・レジスタにおいてタイプＩ型
ＬＦＳＲの状態情報を生成する。タイミング調整が完了
した後、シフト・レジスタの状態はタイプＩ型ＬＦＳＲ
の少なくとも部分的な状態に対応する。
ＬＦＳＲをクロックすることにより、タイプＩ型ＬＦＳ
Ｒの状態を模擬して、タイプＩ型ＬＦＳＲとの動作同期
をとり、出力シーケンスを発生することを示唆する。こ
の場合も、少なくとも出力シーケンスの一部がシフト・
レジスタまたは同等な記憶媒体に保存される。同期後、
タイプＩＩ型ＬＦＳＲおよびシフト・レジスタのタイミ
ングは調整され、シフト・レジスタにおいてタイプＩ型
ＬＦＳＲの状態情報を生成する。タイミング調整が完了
した後、シフト・レジスタの状態はタイプＩ型ＬＦＳＲ
の少なくとも部分的な状態に対応する。
【００１８】
【実施例】本発明の主な用途は、暗号分野で用いられる
ようなＰＮコード・シーケンス発生器および／または受
信機用である。図３は、ＰＮコード・シーケンス発生器
および受信機を示す。この図は、タイプＩ型ＬＦＳＲ構
成を用いてＰＮキー・シーケンスを発生する暗号チャン
ネルを示す。動作中、受信ＬＦＳＲ３０１は、まず送信
ＬＦＳＲ３００と動作同期をとらなければならない。そ
のため、受信機のスイッチＳ１は最初に位置１に切り換
えられる。これにより、受信ＬＦＳＲ３０１は送信ＬＦ
ＳＲ３００が発生するキー・シーケンスを受信すること
ができるようになる。少なくともＮクロック・サイクル
後（ただし、Ｎは使用するＬＦＳＲステージの数）、ス
イッチＳ１は位置２に切り換えられ、ＬＦＳＲ３０１を
閉ループで動作することを可能にする。そうすると、受
信機はＰＮキー・シーケンスの残りの部分を自動的に発
生することができる。表３から、受信機はＮ番目のクロ
ック・サイクルまでは完全に同期がとれていないことが
理解される。図３の例から、４番目のクロックサイクル
で同期がとられ、その時点で受信ＬＦＳＲ３０１の状態
および出力シーケンスは４クロック・サイクルだけ送信
ＬＦＳＲより遅れる。
ようなＰＮコード・シーケンス発生器および／または受
信機用である。図３は、ＰＮコード・シーケンス発生器
および受信機を示す。この図は、タイプＩ型ＬＦＳＲ構
成を用いてＰＮキー・シーケンスを発生する暗号チャン
ネルを示す。動作中、受信ＬＦＳＲ３０１は、まず送信
ＬＦＳＲ３００と動作同期をとらなければならない。そ
のため、受信機のスイッチＳ１は最初に位置１に切り換
えられる。これにより、受信ＬＦＳＲ３０１は送信ＬＦ
ＳＲ３００が発生するキー・シーケンスを受信すること
ができるようになる。少なくともＮクロック・サイクル
後（ただし、Ｎは使用するＬＦＳＲステージの数）、ス
イッチＳ１は位置２に切り換えられ、ＬＦＳＲ３０１を
閉ループで動作することを可能にする。そうすると、受
信機はＰＮキー・シーケンスの残りの部分を自動的に発
生することができる。表３から、受信機はＮ番目のクロ
ック・サイクルまでは完全に同期がとれていないことが
理解される。図３の例から、４番目のクロックサイクル
で同期がとられ、その時点で受信ＬＦＳＲ３０１の状態
および出力シーケンスは４クロック・サイクルだけ送信
ＬＦＳＲより遅れる。
【００１９】
【表３】
【００２０】図４は、タイプＩＩ型ＬＦＳＲを用いて構
成された図３のＰＮコード・シーケンス発生器を示す。
上記の例とほぼ同様に、受信機が同期動作をとることが
できるように、スイッチＳ２は最初に位置１に切り換え
られる。Ｎクロックサイクル後、スイッチＳ２は位置２
に切り換えられ、受信ＬＦＳＲ４０１がＰＮキー・シー
ケンスの残りの部分を発生し、送信ＬＦＳＲ４００の動
作から自律的に、閉ループで動作できるようにする。
成された図３のＰＮコード・シーケンス発生器を示す。
上記の例とほぼ同様に、受信機が同期動作をとることが
できるように、スイッチＳ２は最初に位置１に切り換え
られる。Ｎクロックサイクル後、スイッチＳ２は位置２
に切り換えられ、受信ＬＦＳＲ４０１がＰＮキー・シー
ケンスの残りの部分を発生し、送信ＬＦＳＲ４００の動
作から自律的に、閉ループで動作できるようにする。
【００２１】タイプＩＩ型ＬＦＳＲ４００，４０１の動
作の一例を表４に示す。上述のタイプＩ型ＬＦＳＲと同
様に、受信ＬＦＳＲ４０１はＮクロック・サイクルで同
期をとる（ただし、Ｎは使用するＬＦＳＲの長さであ
る）。しかし、タイプＩ型ＬＦＳＲとは異なり、タイプ
ＩＩ型受信ＬＦＳＲ４０１はＮクロック・サイクルだけ
送信ＬＦＳＲ４００より遅れることはない。初期同期を
得ると、受信ＬＦＳＲ４０１は送信ＬＦＳＲ４００と完
全な位相同期がとられる（表４参照）。
作の一例を表４に示す。上述のタイプＩ型ＬＦＳＲと同
様に、受信ＬＦＳＲ４０１はＮクロック・サイクルで同
期をとる（ただし、Ｎは使用するＬＦＳＲの長さであ
る）。しかし、タイプＩ型ＬＦＳＲとは異なり、タイプ
ＩＩ型受信ＬＦＳＲ４０１はＮクロック・サイクルだけ
送信ＬＦＳＲ４００より遅れることはない。初期同期を
得ると、受信ＬＦＳＲ４０１は送信ＬＦＳＲ４００と完
全な位相同期がとられる（表４参照）。
【００２２】
【表４】
【００２３】上述のように、タイプＩＩ型構成はソフト
ウェアでモデル化でき、またシステム処理能力にほとん
ど影響を与えずに所望のＰＮ出力シーケンスを生成でき
るというのが主な理由で、概してタイプＩＩ型構成のほ
うがタイプＩよりも好まれる。残念ながら、タイプＩＩ
構成は、タイプＩ型ＬＦＳＲの内部状態に関する情報を
容易に開示することができないという欠点があった。こ
の欠点を克服するため、本発明は、タイプＩＩ型ＬＦＳ
Ｒによって生成されるＰＮシーケンスからタイプＩ型Ｌ
ＦＳＲの状態を模擬する方法を開示する。
ウェアでモデル化でき、またシステム処理能力にほとん
ど影響を与えずに所望のＰＮ出力シーケンスを生成でき
るというのが主な理由で、概してタイプＩＩ型構成のほ
うがタイプＩよりも好まれる。残念ながら、タイプＩＩ
構成は、タイプＩ型ＬＦＳＲの内部状態に関する情報を
容易に開示することができないという欠点があった。こ
の欠点を克服するため、本発明は、タイプＩＩ型ＬＦＳ
Ｒによって生成されるＰＮシーケンスからタイプＩ型Ｌ
ＦＳＲの状態を模擬する方法を開示する。
【００２４】本発明に従って、この方法は、先行出力位
相で動作する動作（シフト）レジスタにおいてタイプＩ
Ｉ型ＬＦＳＲのＰＮ出力を捕捉することによって表現さ
れる。上述のように、タイプＩ型ＬＦＳＲをタイプＩＩ
型で構成することにより、全く同じＰＮ出力シーケンス
が得られる。従って、タイプＩＩ型ＬＦＳＲのクロック
を進めて、模擬されるタイプＩ型ＬＦＳＲの状態に対応
する新たなＰＮ出力シーケンスを単に捕捉することによ
って、対応するタイプＩＩ型ＬＦＳＲの出力からタイプ
Ｉ型ＬＦＳＲの状態を判定することができる。
相で動作する動作（シフト）レジスタにおいてタイプＩ
Ｉ型ＬＦＳＲのＰＮ出力を捕捉することによって表現さ
れる。上述のように、タイプＩ型ＬＦＳＲをタイプＩＩ
型で構成することにより、全く同じＰＮ出力シーケンス
が得られる。従って、タイプＩＩ型ＬＦＳＲのクロック
を進めて、模擬されるタイプＩ型ＬＦＳＲの状態に対応
する新たなＰＮ出力シーケンスを単に捕捉することによ
って、対応するタイプＩＩ型ＬＦＳＲの出力からタイプ
Ｉ型ＬＦＳＲの状態を判定することができる。
【００２５】図５は、本発明に従ったＬＦＳＲ構成を示
す。図示のように、この実施例はタイプＩＩ型ＬＦＳＲ
５００に動作レジスタ５０１を追加したものを開示して
いる。動作中、ＬＦＳＲ５００はＬＦＳＲの初期状態を
確立する初期化ルーチンによって初期化される。次に、
ＬＦＳＲ５００はクロックされて、表５に示すＰＮシー
ケンスを生成する。また、このＰＮシーケンスは動作レ
ジスタ５０１内にクロックされ、このレジスタ５０１は
タイプＩ型ＬＦＳＲの状態を模擬するため、ＰＮシーケ
ンスを近似のクロック・サイクル数だけ遅延させる。表
５から、動作レジスタ５０１のＰＮシーケンスはタイプ
Ｉ型ＬＦＳＲ１００のＰＮシーケンスに対して位相の点
で対応することがわかる。この知識に基づき、システム
処理能力に悪影響を及ぼさずに、タイプＩＩ型ＬＦＳＲ
構成からタイプＩ型ＬＦＳＲの内部状態を模擬すること
が可能となる。
す。図示のように、この実施例はタイプＩＩ型ＬＦＳＲ
５００に動作レジスタ５０１を追加したものを開示して
いる。動作中、ＬＦＳＲ５００はＬＦＳＲの初期状態を
確立する初期化ルーチンによって初期化される。次に、
ＬＦＳＲ５００はクロックされて、表５に示すＰＮシー
ケンスを生成する。また、このＰＮシーケンスは動作レ
ジスタ５０１内にクロックされ、このレジスタ５０１は
タイプＩ型ＬＦＳＲの状態を模擬するため、ＰＮシーケ
ンスを近似のクロック・サイクル数だけ遅延させる。表
５から、動作レジスタ５０１のＰＮシーケンスはタイプ
Ｉ型ＬＦＳＲ１００のＰＮシーケンスに対して位相の点
で対応することがわかる。この知識に基づき、システム
処理能力に悪影響を及ぼさずに、タイプＩＩ型ＬＦＳＲ
構成からタイプＩ型ＬＦＳＲの内部状態を模擬すること
が可能となる。
【００２６】
【表５】
【００２７】一例として、図６は、部分的な動作環境に
おける本発明に従ったＬＦＳＲ構成を示す。図示のよう
に、ＬＦＳＲ構成５００は、ＰＮコード・シーケンス発
生器として暗号システム内に配置されている。一般に他
の素子および装置もこの環境に含まれることが当業者に
は理解されるので、本発明に関するもののみについて説
明する。
おける本発明に従ったＬＦＳＲ構成を示す。図示のよう
に、ＬＦＳＲ構成５００は、ＰＮコード・シーケンス発
生器として暗号システム内に配置されている。一般に他
の素子および装置もこの環境に含まれることが当業者に
は理解されるので、本発明に関するもののみについて説
明する。
【００２８】初期動作は、図４において説明したものと
同一である。受信機が動作同期をとることができるよう
にするため、スイッチＳ２が最初に位置１に切り換えら
れる。Ｎクロック・サイクル後、スイッチＳ２は位置２
に切り換えられ、受信ＬＦＳＲ５００がＰＮキー・シー
ケンスの残りの部分を生成し、送信ＬＦＳＲ１００の動
作から自律的に、閉ループで動作できるようにする。
同一である。受信機が動作同期をとることができるよう
にするため、スイッチＳ２が最初に位置１に切り換えら
れる。Ｎクロック・サイクル後、スイッチＳ２は位置２
に切り換えられ、受信ＬＦＳＲ５００がＰＮキー・シー
ケンスの残りの部分を生成し、送信ＬＦＳＲ１００の動
作から自律的に、閉ループで動作できるようにする。
【００２９】本発明で独自な点は、動作レジスタ５０１
を利用することである。動作中、Ｓ２が位置２に切り換
えられた後、また受信機によって次のビットが受信され
る前に、受信ＬＦＳＲ５００の出力シーケンスは、動作
レジスタ内に複数計時され、所望の状態情報を生成し、
ＰＮ出力シーケンスを適切に遅延させる。その結果、動
作レジスタ５０１の内容は、タイプＩ型ＬＦＳＲ１００
の性能を完全に複製したものとなる。このことは、表５
の動作レジスタの内容と表６の送信ＬＦＳＲのＰＮシー
ケンスとを比較することによりわかる。
を利用することである。動作中、Ｓ２が位置２に切り換
えられた後、また受信機によって次のビットが受信され
る前に、受信ＬＦＳＲ５００の出力シーケンスは、動作
レジスタ内に複数計時され、所望の状態情報を生成し、
ＰＮ出力シーケンスを適切に遅延させる。その結果、動
作レジスタ５０１の内容は、タイプＩ型ＬＦＳＲ１００
の性能を完全に複製したものとなる。このことは、表５
の動作レジスタの内容と表６の送信ＬＦＳＲのＰＮシー
ケンスとを比較することによりわかる。
【００３０】
【表６】
【００３１】本例はタイプＩ型ＬＦＳＲの全状態を確立
するが、タイプＩ型ＬＦＳＲの部分的な状態も模擬でき
ることが当業者には理解される。これは、動作レジスタ
のサイズを小さくし、さらに受信ＬＦＳＲ５００の出力
シーケンスが動作レジスタにクロックされる回数を少な
くすることによって実現される。たとえば、ＬＦＳＲ１
００のビット１３の状態を模擬するためには、受信ＬＦ
ＳＲ５００の出力シーケンスは、通常動作を再開する前
に、動作レジスタに３回クロック（調整）される。
するが、タイプＩ型ＬＦＳＲの部分的な状態も模擬でき
ることが当業者には理解される。これは、動作レジスタ
のサイズを小さくし、さらに受信ＬＦＳＲ５００の出力
シーケンスが動作レジスタにクロックされる回数を少な
くすることによって実現される。たとえば、ＬＦＳＲ１
００のビット１３の状態を模擬するためには、受信ＬＦ
ＳＲ５００の出力シーケンスは、通常動作を再開する前
に、動作レジスタに３回クロック（調整）される。
【００３２】要するに、本発明は、タイプＩＩ型ＬＦＳ
Ｒ構成の結果から得られる情報に基づき、タイプＩ型Ｌ
ＦＳＲの状態を模擬する方法を開示するものである。本
発明の具体的な実施例を図示し、説明してきたが、本開
示の精神から逸脱せずに追加修正することができること
が明らかである。
Ｒ構成の結果から得られる情報に基づき、タイプＩ型Ｌ
ＦＳＲの状態を模擬する方法を開示するものである。本
発明の具体的な実施例を図示し、説明してきたが、本開
示の精神から逸脱せずに追加修正することができること
が明らかである。
【図１】ＬＦＳＲの簡略図である。
【図２】別の構成の図１のＬＦＳＲを示す。
【図３】タイプＩ型ＬＦＳＲ構成を用いるＰＮコード・
シーケンス発生器および受信機を示す。
シーケンス発生器および受信機を示す。
【図４】タイプＩＩ型ＬＦＳＲ構成を用いるＰＮコード
・シーケンス発生器および受信機を示す。
・シーケンス発生器および受信機を示す。
【図５】本発明に従ったＬＦＳＲ構成を示す。
【図６】部分的な動作環境における本発明に従ったＬＦ
ＳＲ構成を示す。
ＳＲ構成を示す。
５００ ＬＦＳＲ ５０１ 動作レジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アラン・エル・ウィルソン アメリカ合衆国イリノイ州、ホッフマ ン・エステイツ、オールダー・ドライブ 3720 (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 19/00 G06F 7/58 H03K 3/84
Claims (9)
- 【請求項１】 タイプＩＩ型線形帰還シフトレジスタ
（タイプＩＩ型ＬＦＳＲ）を用いてタイプＩ型ＬＦＳＲ
の状態を模擬する方法であって、前記タイプＩ型ＬＦＳ
Ｒは入力から出力に至るまでに帰還信号を導入すること
なく各ステージがカスケード接続され、前記タイプＩＩ
型ＬＦＳＲは入力から出力に至るまでに少なくとも１つ
の帰還信号を導入して各ステージがカスケード接続され
ており、当該方法は：前記 タイプＩＩ型ＬＦＳＲをクロックして出力シーケン
スを生成する段階；および前記出力シーケンスの少なく
とも一部を記憶媒体に保存する段階； によって構成され、前記記憶媒体には、前記タイプＩ型
ＬＦＳＲをクロックして得られるデータと実質的に同じ
データが格納されることを特徴とする方法。 - 【請求項２】 前記タイプＩＩ型ＬＦＳＲをクロックし
て出力シーケンスを生成する前記段階の前に、前記タイ
プＩＩ型ＬＦＳＲを初期化して前記タイプＩ型ＬＦＳＲ
と同期をとる段階を更に含むことを特徴とする請求項１
記載の方法。 - 【請求項３】 線形帰還シフトレジスタ（ＬＦＳＲ）
が、フリップ・フロップ、ラッチまたは動作（シフト）
レジスタから構成されることを特徴とする請求項１記載
の方法。 - 【請求項４】 記憶媒体が、フリップ・フロップ、ラッ
チまたは動作（シフト）レジスタから構成されることを
特徴とする請求項１記載の方法。 - 【請求項５】 タイプＩＩ型線形帰還シフトレジスタ
（タイプＩＩ型ＬＦＳＲ）を用いてタイプＩ型ＬＦＳＲ
の状態を模擬する方法であって、前記タイプＩ型ＬＦＳ
Ｒは入力から出力に至るまでに帰還信号を導入すること
なく各ステージがカスケード接続され、前記タイプＩＩ
型ＬＦＳＲは入力から出力に至るまでに少なくとも１つ
の帰還信号を導入して各ステージがカスケード接続され
ており、当該方法は：前記 タイプＩＩ型ＬＦＳＲをクロックして出力シーケン
スを生成する段階；前記 出力シーケンスの少なくとも一部を記憶媒体に保存
する段階；および前記タイプＩＩ型ＬＦＳＲおよび記憶
媒体のクロック・タイミングを調整して、状態情報を生
成する段階； によって構成され、前記記憶媒体には、前記タイプＩ型
ＬＦＳＲをクロックして得られるデータと実質的に同一
じ状態情報が格納されることを特徴とする方法。 - 【請求項６】 前記タイプＩＩ型ＬＦＳＲをクロックし
て出力シーケンスを生成する前記段階の前に、前記タイ
プＩＩ型ＬＦＳＲを初期化して、前記タイプＩ型ＬＦＳ
Ｒと同期をとる段階を更に含むことを特徴とする請求項
５記載の方法。 - 【請求項７】 タイプＩ型ＬＦＳＲとタイプＩＩ型ＬＦ
ＳＲとの同期をとった後次のビットを受信する前に、前
記タイプＩＩ型ＬＦＳＲおよび記憶媒体のクロックを進
めて前記タイプＩＩ型ＬＦＳＲおよび記憶媒体のクロッ
ク・タイミングを調整することにより、状態情報を生成
することを特徴とする請求項６記載の方法。 - 【請求項８】 タイプＩＩ型線形帰還シフトレジスタ
（タイプＩＩ型ＬＦＳＲ）を用いてタイプＩ型ＬＦＳＲ
の状態を模擬する方法であって、前記タイプＩ型ＬＦＳ
Ｒは入力から出力に至るまでに帰還信号を導入すること
なく各ステージがカスケード接続され、前記タイプＩＩ
型ＬＦＳＲは入力から出力に至るまでに少なくとも１つ
の帰還信号を導入して各ステージがカスケード接続され
ており、当該方法は：前記 タイプＩＩ型ＬＦＳＲを初期化して前記タイプＩ型
ＬＦＳＲと同期をとる段階；前記 タイプＩＩ型ＬＦＳＲをクロックして前記タイプＩ
型ＬＦＳＲと同期した出力シーケンスを生成する段階；前記 出力シーケンスの少なくとも一部を記憶媒体に保存
する段階；および前記タイプＩＩ型ＬＦＳＲおよび記憶
媒体のクロック・タイミングを調整して、状態情報を生
成する段階； によって構成され、前記記憶媒体には、前記タイプＩ型
ＬＦＳＲをクロックして得られるデータと実質的に同じ
状態情報が格納されることを特徴とする方法。 - 【請求項９】 タイプＩＩ型線形帰還シフトレジスタ
（タイプＩＩ型ＬＦＳＲ）を用いてタイプＩ型ＬＦＳＲ
の状態を模擬する回路であって、前記タイプＩ型 ＬＦＳ
Ｒは入力から出力に至るまでに帰還信号を導入すること
なく各ステージがカスケード接続され、前記タイプＩＩ
型ＬＦＳＲは入力から出力に至るまでに少なくとも１つ
の帰還信号を導入して各ステージがカスケード接続され
ており、当該回路は：前記 タイプＩＩ型ＬＦＳＲの入力を、タイプＩ型ＬＦＳ
Ｒの出力に結合する手段；前記 タイプＩＩ型ＬＦＳＲに結合され、前記タイプＩ型
ＬＦＳＲと同期した前記タイプＩＩ型ＬＦＳＲの出力シ
ーケンスの少なくとも一部を保存する記憶手段；前記記憶手段および前記タイプＩＩ型ＬＦＳＲに結合さ
れ、前記タイプＩＩ型ＬＦＳＲをクロックするクロック
手段であって、前記 タイプＩＩ型ＬＦＳＲおよび記憶手
段のクロック・タイミングを調整することにより、状態
情報を生成するクロック手段； によって構成され、前記記憶媒体には、タイプＩ型ＬＦ
ＳＲをクロックして得られるデータと実質的に同じ状態
情報が格納されることを特徴とする回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/554,510 US5073909A (en) | 1990-07-19 | 1990-07-19 | Method of simulating the state of a linear feedback shift register |
| US554510 | 1990-07-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04229495A JPH04229495A (ja) | 1992-08-18 |
| JP3039023B2 true JP3039023B2 (ja) | 2000-05-08 |
Family
ID=24213643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3203519A Expired - Fee Related JP3039023B2 (ja) | 1990-07-19 | 1991-07-19 | 線形帰還シフト・レジスタの状態を模擬する方法および装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5073909A (ja) |
| EP (1) | EP0467640B1 (ja) |
| JP (1) | JP3039023B2 (ja) |
| DE (1) | DE69131147T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9417270D0 (en) * | 1994-08-26 | 1994-10-19 | Inmos Ltd | Timing circuit |
| WO1996036137A2 (en) * | 1995-05-12 | 1996-11-14 | Philips Electronics N.V. | A direct-sequence spread spectrum communication system, a primary radio station, and a secondary radio station |
| GB2304941B (en) * | 1995-06-24 | 1999-09-08 | Motorola Ltd | Feedback and shift unit |
| US5946473A (en) * | 1997-06-17 | 1999-08-31 | International Business Machines Corporation | LFSR implementation using split-table lookup |
| US6097889A (en) * | 1997-06-23 | 2000-08-01 | Motorola, Inc. | Signal processing apparatus with stages in a signal path operating as LFSR of alternable type and method for processing signals |
| US6956672B1 (en) | 2001-04-05 | 2005-10-18 | Lexmark International, Inc. | Method for mixing inks for high fidelity color printing |
| US7668893B2 (en) * | 2005-08-30 | 2010-02-23 | Micron Technology, Inc. | Data generator having linear feedback shift registers for generating data pattern in forward and reverse orders |
| US10375252B2 (en) | 2010-06-01 | 2019-08-06 | Ternarylogic Llc | Method and apparatus for wirelessly activating a remote mechanism |
| US8817928B2 (en) | 2010-06-01 | 2014-08-26 | Ternarylogic Llc | Method and apparatus for rapid synchronization of shift register related symbol sequences |
| US8923417B1 (en) * | 2012-01-12 | 2014-12-30 | Altera Corporation | Methods and apparatus for transceiver power noise reduction |
| DE102012205620B4 (de) * | 2012-04-05 | 2015-04-16 | Infineon Technologies Ag | Pseudozufallszahlengenerator und verfahren zur bereitstellung einer pseudozufallsfolge |
| US10708043B2 (en) | 2013-03-07 | 2020-07-07 | David Mayer Hutchinson | One pad communications |
| DE102013206430A1 (de) * | 2013-04-11 | 2014-10-16 | Siemens Aktiengesellschaft | Multifunktionale Schieberegister |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CH435363A (de) * | 1965-11-26 | 1967-05-15 | Patelhold Patentverwertung | Einrichtung zur Synchronisierung von Impulsgeneratoren |
| BE791651A (fr) * | 1971-11-22 | 1973-03-16 | Rca Corp | Circuits logiques a vitesse elevee |
| US4531022A (en) * | 1983-01-13 | 1985-07-23 | International Standard Electric Corporation | Device for generating binary digit pseudo-random sequences |
| GB8626517D0 (en) * | 1986-11-06 | 1986-12-10 | Int Computers Ltd | Testing programmable logic arrays |
-
1990
- 1990-07-19 US US07/554,510 patent/US5073909A/en not_active Expired - Lifetime
-
1991
- 1991-07-16 EP EP91306433A patent/EP0467640B1/en not_active Expired - Lifetime
- 1991-07-16 DE DE69131147T patent/DE69131147T2/de not_active Expired - Fee Related
- 1991-07-19 JP JP3203519A patent/JP3039023B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0467640A2 (en) | 1992-01-22 |
| DE69131147T2 (de) | 1999-11-11 |
| EP0467640B1 (en) | 1999-04-21 |
| DE69131147D1 (de) | 1999-05-27 |
| US5073909A (en) | 1991-12-17 |
| JPH04229495A (ja) | 1992-08-18 |
| EP0467640A3 (en) | 1993-03-17 |
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