JPH1021189A - シリアル入出力装置 - Google Patents

Abstract

(57)【要約】 【課題】 発振クロックの周波数を高くすることなく、
シリアルクロックのストップ時間をなくすることができ
るシリアル入出力装置を提供する。 【解決手段】 シリアルクロックＳＣＬＫおよびシリア
ルデータＳＤを入力し、入力されたシリアルデータをパ
ラレルデータに変換するシフトレジスタ１１、１２と、
出力するシリアルデータを書き込むセットデータ発生回
路３１、３２と、前記シフトレジスタに取り込まれたデ
ータをラッチするレジスタ２１、２２とからなり、前記
シフトレジスタおよびセットデータ発生回路の各々はＮ
（４以上の整数）ビットの一連のデータに対して少なく
とも２つの回路に分割され、該分割は分割された各々の
回路が少なくとも２ビットを有するようになされてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はシリアル入出力装置
に関する。さらに詳しくは、データを送るＮビットごと
にシリアルクロックをストップさせる必要がなく、連続
的にシリアルクロックを送ることができるシリアル入出
力装置に関する。

【０００２】

【従来の技術】従来のシリアル入出力装置は図３に示さ
れるような構成になっている。図３において、１はＮビ
ットのシフトレジスタで、シリアルデータおよびシリア
ルクロックを入力し、シリアルクロックに応じて順次シ
フトさせながらＮビットのパラレルデータに変換する。
２はラッチパルスによりデータをラッチして保持するＮ
ビットのレジスタ、３はセットパルスの信号により、シ
フトレジスタ１に出力するパラレルデータ（セットデー
タ）を書き込むＮビットのセットデータ発生回路、４は
発振クロックまたはその分周信号からラッチパルスおよ
びセットパルスを作成するパルス作成回路である。

【０００３】つぎに、前述のＮが８として、この回路の
動作について図４を参照しながら説明をする。まず、図
４に示されるようなシリアルクロックＳＣＬＫおよびシ
リアルデータＳＤをシフトレジスタ１に入力し、８発目
のシリアルクロックＳＣＬＫが入力された後に、発振ク
ロックＣＬＫに基づきラッチパルスＬＰおよびセットパ
ルスＳＰを作成する。このラッチパルスＬＰによりシフ
トレジスタ１のデータをレジスタ２にラッチし、セット
パルスＳＰに基づきセットデータ発生回路３によりシフ
トレジスタ１にセットデータを書き込む。そのため、８
発目のシリアルクロックＳＣＬＫが入力された後に、ラ
ッチパルスＬＰが作成され、さらにセットパルスＳＰに
よりシフトレジスタ１のデータをレジスタ２にラッチ
し、セットパルスＳＰによりセットデータをシフトレジ
スタ１に書き込むまでの間はシリアルクロックＳＣＬＫ
を停止する必要がある。これは、ラッチパルスＬＰやセ
ットパルスＳＰを作成している間もシリアルクロックＳ
ＣＬＫが入力されると、ラッチするデータや出力用にセ
ットするデータが本来のデータとは異なってしまうこと
があるからである。

【０００４】

【発明が解決しようとする課題】従来のシリアル入出力
装置では、前述のように、Ｎビットのシリアルクロック
の入力が完了した後、ラッチパルスおよびセットパルス
の作成が完了するまでの間、シリアルクロックおよびシ
リアルデータをストップさせなければならない。外部の
デバイスなどの通信相手にとっては、このシリアルクロ
ックやシリアルデータをストップさせることはデータの
操作上非常に煩わしいという問題がある。

【０００５】さらに、シリアルクロックをストップさせ
ている間は時間のロスとなる。このストップの時間を短
くするためには、発振クロックの周波数を高くする必要
があるが、発振クロックの周波数を高くすると、消費電
力が高くなったり、不要輻射が多くなって他の電子機器
のノイズの原因となったり、早いクロックに対応する回
路にするために遅延の少ないトランジスタを使用しなけ
ればならず高価になる、などの問題がある。しかも、い
ずれにしてもこの時間を完全に０にすることはできな
い。

【０００６】本発明はこのような問題を解決するために
なされたもので、発振クロックの周波数を高くしなくて
も、シリアルクロックのストップ時間をほぼなくするこ
とができるシリアル入出力装置を提供することにある。

【０００７】

【課題を解決するための手段】本発明によるシリアル入
出力装置は、シリアルクロックおよびシリアルデータを
入力し、入力されたシリアルデータをパラレルデータに
変換するシフトレジスタと、出力するシリアルデータを
シフトレジスタに書き込むセットデータ発生回路と、前
記シフトレジスタに取り込まれたデータをラッチするレ
ジスタとからなり、前記シフトレジスタおよびセットデ
ータ発生回路の各々はＮ（４以上の整数）ビットの一連
のデータに対して少なくとも２つの回路に分割され、該
分割は分割された各々の回路が少なくとも２ビットを有
するようになされている。

【０００８】その結果、シフトレジスタやセットデータ
発生回路をたとえばＮ／２ビットづつの２分割にすれ
ば、まず、分割した第２のシフトレジスタにＮ／２ビッ
トのデータを順次入力し、その後に第１のシフトレジス
タに切り替えて残りのＮ／２ビットのデータを入力す
る。残りのＮ／２ビットのデータを入力している間に、
第２のシフトレジスタ用のラッチパルスおよびセットパ
ルスを作成して、第２のシフトレジスタのデータを第２
のレジスタにラッチし、さらに出力用のＮ／２ビットの
パラレルデータを第２のシフトレジスタに書き込む。ま
た、第１のシフトレジスタに切り替えて残りのＮ／２ビ
ットのデータを入力し終った後は、再度第２のシフトレ
ジスタに切り替え、第２のシフトレジスタに入力してい
る間に第１のシフトレジスタ用のラッチパルスおよびセ
ットパルスを作成して第２のレジスタに移された第２の
シフトレジスタのＮ／２ビットのデータと第１のシフト
レジスタのＮ／２ビットのデータを同時にＮビットの第
１のレジスタに移してＮビットのデータとし、さらにＮ
／２ビットの出力用のパラレルデータの書込みを行う。
これらの動作により、従来の回路と同じようにＮビット
のシリアルデータをＮビットのパラレルデータとして第
１のレジスタから取り出すことができる。さらに常に第
１のシフトレジスタか第２のシフトレジスタのいずれか
がシリアルデータを入力しているため、シリアルクロッ
クをストップさせる必要がない。

【０００９】前述の構成に加えて、前記データをラッチ
するラッチパルスおよび前記セットデータを発生させる
セットパルスをそれぞれ作成するラッチパルスおよびセ
ットパルスの作成回路を、前記シリアルクロックに基づ
いて作成する回路とすることができる。その結果、周波
数の高いシリアルクロックに対しても周波数の高い発振
クロックを準備する必要がなく、正確にラッチパルスお
よびセットパルスを作成することができる。したがっ
て、分割する回路はＮ／２ビットにする必要はなく、前
に入力されるシフトレジスタのラッチパルスおよびセッ
トパルスを作成することができればよく、少なくとも２
ビットのシフトレジスタを有すればよいことになる。

【００１０】前記シリアルクロックに基づいて作成する
ラッチパルス作成回路のほかに、さらに発振クロックも
しくはその分周信号に基づいて作成するラッチパルス作
成回路が設けられていることが、シリアルクロックの一
連のパルスの入力が終った後につぎのパルスが入力され
るまでに時間がある場合でも、発振クロックによるラッ
チパルスおよびセットパルスを作成することができ、少
ないタイムラグでデータをラッチして送出することがで
きるため好ましい。

【００１１】

【発明の実施の形態】つぎに、図面を参照しながら本発
明のシリアル入出力装置について説明をする。

【００１２】図１は本発明のシリアル入出力装置の一実
施形態のブロック図である。１１、１２は、たとえばＤ
形フリップフロップがそれぞれＮ／２個従属に接続さ
れ、Ｎ／２ビットづつに分割された第１および第２のシ
フトレジスタで、シリアルクロックＳＣＬＫおよびシリ
アルデータＳＤを入力し、入力されたシリアルデータＳ
Ｄを出力するパラレルデータＰＤに変換すると共に、出
力するパラレルデータＰＤをシリアルデータＳＤに変換
する。２１はたとえばＤ形フリップフロップがＮ個従属
に接続されたＮビットのレジスタで、第１および第２の
シフトレジスタ１１、１２により変換されたＮビットの
データをラッチする。２２は同様にＮ／２個のＤ形フリ
ップフロップからなり、第２のシフトレジスタ１２のデ
ータを一時退避させるＮ／２ビットの第２のレジスタで
ある。３１、３２はそれぞれ第１および第２のセットデ
ータ発生回路で、たとえば第１および第２のシフトレジ
スタ１１、１２の各ビットごとのフリップフロップ回路
をのリセットまたはセットを任意に行えるように構成さ
れ、出力するパラレルデータ（セットデータ）ＰＤに応
じてそれぞれ第１および第２のシフトレジスタ１１、１
２をリセットまたはセットする。４０はシリアルクロッ
クＳＣＬＫ、および発振クロックＣＬＫもしくはその分
周信号を入力し、ラッチパルスおよびセットパルスを作
成するパルス作成回路である。

【００１３】本発明ではシリアルクロックＳＣＬＫをカ
ウントすることによりラッチパルスＬＰ１、ＬＰ２およ
びセットパルスＳＰ１、ＳＰ２を作成し、シリアルクロ
ックＳＣＬＫの一連のデータとつぎのデータとの間に時
間がある場合のみに発振クロックＣＬＫもしくはその分
周信号を用いることに特徴がある。５０はデータの入力
を第１のシフトレジスタ１１と第２のシフトレジスタ１
２とに切り替える切替パルス発生回路で、たとえばシリ
アルクロックＳＣＬＫの入力数を所定数カウントした結
果で、交互に切り替えるように構成されている。

【００１４】このような構成により、Ｎビットの一連の
データのうち、まずＮ／２ビットのデータが第２のシフ
トレジスタ１２に入力され、つぎのＮ／２ビットのデー
タは第１のシフトレジスタ１１に入力され、その間に第
２のシフトレジスタ１２のデータがラッチされると共に
出力データがセットされる。残りのＮ／２ビットのデー
タの入力が完了すると、つぎのＮビットの一連のデータ
は再度第２のシフトレジスタ１２に入力され始め、同様
に繰り返される。

【００１５】第２のレジスタ２２は第１のシフトレジス
タ１１へのデータの入力が完了した後に直ちに第２のシ
フトレジスタ１２にデータの入力をすることができるよ
うに、第２のシフトレジスタ１２のデータをラッチし、
一時待避させるためのものである。その後、第１のシフ
トレジスタ１１に残りのＮ／２ビットのデータが蓄えら
れた後に、第１のシフトレジスタ１１のデータと共に一
緒に第１のレジスタ２１に移され、Ｎビットのデータに
なるようにするものである。

【００１６】つぎに、図２を参照しながら本発明のシリ
アル入出力装置の動作についてさらに詳細に説明をす
る。図２は図１のシフトレジスタ１１、１２をＮ／２ビ
ットに分割した装置で、Ｎが８ビットの場合のシリアル
クロックとラッチパルスおよびセットパルスの作成のタ
イミングの例を説明するタイムチャートである。図２に
おいて、ＳＣＬＫはシリアルクロックの波形、ＬＰ２は
第２のシフトレジスタ１２をラッチする第２のラッチパ
ルスの波形、ＳＰ２は第２のシフトレジスタ１２に出力
するパラレルデータを書き込むため、セットデータを発
生させる第２のセットパルスの波形、ＬＰ１は第１のシ
フトレジスタ１１のデータと第２のシフトレジスタ１２
のデータを待避した第２のレジスタ２２のデータをラッ
チする第１のラッチパルスの波形、ＳＰ１は第１のシフ
トレジスタ１１に出力するパラレルデータを書き込むた
め、セットデータを発生させる第１のセットパルスの波
形、ＣＰは第１のシフトレジスタ１１と第２のシフトレ
ジスタ１２へのデータの入力および第１のシフトレジス
タ１１と第２のシフトレジスタ１２からのシリアル出力
を切り替えるための切替パルスの波形をそれぞれ示して
いる。

【００１７】まず、切替パルスＣＰの信号により、Ｎビ
ットのデータＳＤのうちの最初のＮ／２ビットのデータ
は第２のシフトレジスタ１２に蓄えられる。第２のシフ
トレジスタ１２にＮ／２ビットのシリアルクロックＳＣ
ＬＫが入力された後、切替パルスＣＰにより切り替えら
れて、Ｎ／２＋１ビット目からのシリアルクロックＳＣ
ＬＫおよびシリアルデータＳＤは第１のシフトレジスタ
１１に蓄えられる。このように、Ｎ／２ビットの第１お
よび第２のシフトレジスタ１１、１２は交互にデータが
蓄えられる。

【００１８】一方、ラッチパルスＬＰ１、ＬＰ２は入力
されたシリアルクロックＳＣＬＫから作られる。Ｎ／２
ビットのシリアルクロックＳＣＬＫが第２のシフトレジ
スタ１２に入力された後、Ｎ／２ビット目のクロックの
終り（またはＮ／２＋１ビット目のクロックの始り）に
より第２のラッチパルスＬＰ２が作られ、Ｎ／２＋１ビ
ット目のクロックの終り（またはＮ／２＋２ビット目の
クロックの始り）により第２のセットパルスＳＰ２が作
られる。第２のラッチパルスＬＰ２により第２のレジス
タ２２にデータのラッチが行われると共に、第２のセッ
トパルスＳＰ２により第２のセットデータの書込みが行
われる。残りのＮ／２ビットのシリアルクロックＳＣＬ
Ｋが第１のシフトレジスタ１１に入力されて合計Ｎビッ
トのシリアルクロックＳＣＬＫが入力された後に、前述
と同様にシリアルクロックＳＣＬＫによって作られた第
１のラッチパルスＬＰ１および第１のセットパルスＳＰ
１によって第１のレジスタ２１にデータのラッチが行わ
れると共に、第１のセットパルスＳＰ１により第１のセ
ットデータのセット（書込み）が行われる。なお、この
例では受信と送信を行うため、ラッチパルスとセットパ
ルスとを交互に発生させたが、連続して受信のみまたは
送信のみを行う場合には、ラッチパルスまたはセットパ
ルスのみを一定間隔で連続して発生させることになる。

【００１９】シリアルクロックＳＣＬＫのＮビット目が
入力されるまでには、第２のシフトレジスタ１２には送
出されるデータが既にセットされており、送られてきた
データも第２のレジスタ２２に待避されているため、第
２のシフトレジスタ１２はいつでもシリアルクロックＳ
ＣＬＫを入力可能な状態になっている。同様に、第１の
シフトレジスタ１１は、第２のシフトレジスタ１２にＮ
／２ビット目のシリアルクロックＳＣＬＫが入力される
までには、シリアルクロックＳＣＬＫを入力可能な状態
になっている。なお、Ｎビット目のクロックが入力され
た後、つぎのデータの１ビット目のクロックが入力され
るまでの間に時間がある場合は、シリアルクロックＳＣ
ＬＫではなく、発振クロックＣＬＫ（図１参照）により
第１のラッチパルスＬＰ１を作成することによりタイム
ラグを小さくすることができる。

【００２０】以上の例では、シフトレジスタおよびセッ
トデータ発生回路を２分割にして、分割されたそれぞれ
にＮビットのデータの１／２づつ、すなわちＮ／２ビッ
トづつを入力して処理するようにしたが、２分割に限定
されるものではなく、３分割でも４分割でもよい。ま
た、分割されたシフトレジスタのそれぞれへのデータの
入力は等分される必要はなく、たとえば８ビットのデー
タの場合に、２ビットと６ビットに分割してもよい。こ
の場合、他方のシフトレジスタに入力している間にラッ
チパルスおよびセットパルスを作成してデータをラッチ
し、セットデータをセットしなければならないため、片
方に少なくとも２ビットが必要となる。したがって、分
割されたそれぞれの回路に少なくとも２ビットのデータ
を保持できるように分割されれば、その分割の数および
それぞれへの配分の割合は限定されず、任意に分割をす
ることができる。

【００２１】また、以上説明した例では、シリアル入力
と出力とを個別にしているが、入力と出力を接続して、
入出力として使用しても構わない。

【００２２】

【発明の効果】本発明によれば、切替パルス発生回路と
一部のデータを待避させる第２のレジスタが増えるだけ
で、回路的には殆ど増加することなく、ラッチパルスや
セットパルスを作成するためのストップ時間をシリアル
クロックに設ける必要がないため、連続して大量のデー
タのやり取りをすることができる。しかも、シリアルク
ロックをストップさせる操作を行う必要がなく、シリア
ルクロックのタイミング操作の負荷が軽くなる。

【００２３】また、入力データをラッチし、出力データ
をセットするラッチパルスおよびセットパルスをシリア
ルクロックのみから作成する場合には、シリアルクロッ
クより周波数の高い発振クロックを必要としない。その
ため、発振クロックからの不要輻射の問題が生じなく
て、他の電子機器へのノイズなどの障害をなくすること
ができる。さらに、シリアルクロックからラッチパルス
などが作成されるため、ラッチやセットのタイミングを
データのタイミングと同期させるのが容易である。

【図面の簡単な説明】

【図１】本発明のシリアル入出力装置の一実施形態のブ
ロック図である。

【図２】図１のシリアル入出力装置のラッチおよびデー
タのセットを行うタイムチャートである。

【図３】従来のシリアル入出力装置のブロック図であ
る。

【図４】従来のシリアル入出力装置のラッチおよびデー
タのセットを行うタイムチャートである。

【符号の説明】

１１ 第１のシフトレジスタ １２ 第２のシフトレジスタ ２１ 第１のレジスタ ２２ 第２のレジスタ ３１ 第１のセットデータ発生回路 ３２ 第２のセットデータ発生回路 ４０ パルス作成回路 ５０ 切替パルス発生回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 シリアルクロックおよびシリアルデータ
   を入力し、入力されたシリアルデータをパラレルデータ
   に変換するシフトレジスタと、出力するシリアルデータ
   をシフトレジスタに書き込むセットデータ発生回路と、
   前記シフトレジスタに取り込まれたデータをラッチする
   レジスタとからなり、前記シフトレジスタおよびセット
   データ発生回路の各々はＮ（４以上の整数）ビットの一
   連のデータに対して少なくとも２つの回路に分割され、
   該分割は分割された各々の回路が少なくとも２ビットを
   有するようになされてなるシリアル入出力装置。
2. 【請求項２】 前記データをラッチするラッチパルスお
   よび前記セットデータを発生させるセットパルスをそれ
   ぞれ作成するパルス作成回路が、前記シリアルクロック
   に基づいて作成する回路である請求項１記載のシリアル
   入出力装置。
3. 【請求項３】 前記シリアルクロックに基づいて作成す
   るラッチパルスの作成回路のほかに、さらに発振クロッ
   クもしくはその分周信号に基づいて作成するラッチパル
   ス作成回路が設けられている請求項２記載のシリアル入
   出力装置。