JP2001267891A - パルス幅調整回路 - Google Patents
パルス幅調整回路Info
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Abstract
(57)【要約】
【課題】 回路構造が簡単なパルス幅調整回路を提供す
る。 【解決手段】 入力端子ＩＮから入力された入力パルス
信号がフリップフロップ１２０のプリセット端子ＰＲＥ
に入力され、その入力パルス信号が遅延回路１１０によ
って遅延されてなる遅延パルス信号がフリップフロップ
１２０のクリア端子ＣＬＲに入力されて、入力パルス信
号と遅延パルス信号との時間差に相当するパルス幅のパ
ルス信号が出力される。
る。 【解決手段】 入力端子ＩＮから入力された入力パルス
信号がフリップフロップ１２０のプリセット端子ＰＲＥ
に入力され、その入力パルス信号が遅延回路１１０によ
って遅延されてなる遅延パルス信号がフリップフロップ
１２０のクリア端子ＣＬＲに入力されて、入力パルス信
号と遅延パルス信号との時間差に相当するパルス幅のパ
ルス信号が出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、パルス信号のパル
ス幅を所望のパルス幅に調整するパルス幅調整回路に関
する。
ス幅を所望のパルス幅に調整するパルス幅調整回路に関
する。
【０００２】
【従来の技術】従来より、大規模集積回路（ＬＳＩ）等
に代表される大規模なデジタル回路には、クロックパル
ス信号を発するクロック回路が内蔵されており、デジタ
ル回路各部のフリップフロップやラッチは、このクロッ
クパルス信号に同期して動作し、これにより、デジタル
回路全体の動作が保証されている。
に代表される大規模なデジタル回路には、クロックパル
ス信号を発するクロック回路が内蔵されており、デジタ
ル回路各部のフリップフロップやラッチは、このクロッ
クパルス信号に同期して動作し、これにより、デジタル
回路全体の動作が保証されている。
【０００３】また、このような大規模なデジタル回路に
は、デジタル回路各部のフリップフロップやラッチにク
ロックパルス信号を分配する、クロックツリーと称され
る信号伝達路が備えられており、このクロックツリー
は、クロック回路から各部のフリップフロップやラッチ
まで、何段も枝分かれしながらクロックパルス信号を伝
達する。
は、デジタル回路各部のフリップフロップやラッチにク
ロックパルス信号を分配する、クロックツリーと称され
る信号伝達路が備えられており、このクロックツリー
は、クロック回路から各部のフリップフロップやラッチ
まで、何段も枝分かれしながらクロックパルス信号を伝
達する。
【０００４】図１は、クロックツリーの一例を示す概念
図である。
図である。
【０００５】ここには、クロック回路の出力端子１と、
デジタル回路の各部でクロックパルス信号の分配を受け
る各フリップフロップ２が示されており、この出力端子
１から各フリップフロップ２までクロックパルス信号を
伝達するクロックツリー３も示されている。
デジタル回路の各部でクロックパルス信号の分配を受け
る各フリップフロップ２が示されており、この出力端子
１から各フリップフロップ２までクロックパルス信号を
伝達するクロックツリー３も示されている。
【０００６】このクロックツリー３は、複数のバッファ
４が連なって構成されており、枝分かれの前後にバッフ
ァ４が置かれることによって、枝分かれによる信号強度
の減衰が防止されている。また、クロックパルス信号が
各バッファ４を通過する際に信号の遅延を生じるが、ク
ロックツリー３の各信号伝達経路にはいずれも同じ数の
バッファ４が連なっており、これにより、各信号伝達経
路によって伝達されるクロックパルス信号の立ち上がり
等は、各フリップフロップ２に同じタイミングで到達す
る。
４が連なって構成されており、枝分かれの前後にバッフ
ァ４が置かれることによって、枝分かれによる信号強度
の減衰が防止されている。また、クロックパルス信号が
各バッファ４を通過する際に信号の遅延を生じるが、ク
ロックツリー３の各信号伝達経路にはいずれも同じ数の
バッファ４が連なっており、これにより、各信号伝達経
路によって伝達されるクロックパルス信号の立ち上がり
等は、各フリップフロップ２に同じタイミングで到達す
る。
【０００７】このように、クロックパルス信号がクロッ
クツリーによって伝達されることにより、デジタル回路
各部のフリップフロップなどの動作が互いに同期し、デ
ジタル回路全体の動作が保証される。
クツリーによって伝達されることにより、デジタル回路
各部のフリップフロップなどの動作が互いに同期し、デ
ジタル回路全体の動作が保証される。
【０００８】
【発明が解決しようとする課題】ところが、クロックツ
リー３によってクロックパルス信号が伝達されると、以
下説明するように、パルス幅が小さくなることが知られ
ている。
リー３によってクロックパルス信号が伝達されると、以
下説明するように、パルス幅が小さくなることが知られ
ている。
【０００９】図２は、クロックツリーによって伝達され
るクロックパルス信号の信号波形を表す波形図である。
るクロックパルス信号の信号波形を表す波形図である。
【００１０】図２（Ａ）〜図２（Ｃ）には、それぞれ、
図１に示す出力端子１直後、クロックツリー３の中間、
フリップフロップ２直前における各クロックパルス信号
５，６，７の波形が示されている。
図１に示す出力端子１直後、クロックツリー３の中間、
フリップフロップ２直前における各クロックパルス信号
５，６，７の波形が示されている。
【００１１】図１に示す各バッファ４では、上述したよ
うに信号の遅延を生じるが、信号状態が’Ｌ’から’
Ｈ’に変わる立ち上がりと、’Ｈ’から’Ｌ’に変わる
立ち下がりでは遅延時間に差があり、立ち上がりの遅延
時間の方が立ち下がりの遅延時間よりも大きい。このた
め、出力端子１直後のクロックパルス信号５に対して、
クロックツリー３の中間におけるクロックパルス信号６
では、信号の立ち下がりはやや遅延しており、信号の立
ち上がりは立ち下がりよりも大きく遅延していて、この
結果、パルス幅が狭くなっている。同様に、クロックツ
リー３の中間におけるクロックパルス信号６に対して、
フリップフロップ２直前におけるクロックパルス信号７
では、更にパルス幅が狭くなっている。
うに信号の遅延を生じるが、信号状態が’Ｌ’から’
Ｈ’に変わる立ち上がりと、’Ｈ’から’Ｌ’に変わる
立ち下がりでは遅延時間に差があり、立ち上がりの遅延
時間の方が立ち下がりの遅延時間よりも大きい。このた
め、出力端子１直後のクロックパルス信号５に対して、
クロックツリー３の中間におけるクロックパルス信号６
では、信号の立ち下がりはやや遅延しており、信号の立
ち上がりは立ち下がりよりも大きく遅延していて、この
結果、パルス幅が狭くなっている。同様に、クロックツ
リー３の中間におけるクロックパルス信号６に対して、
フリップフロップ２直前におけるクロックパルス信号７
では、更にパルス幅が狭くなっている。
【００１２】ところで、フリップフロップやラッチがク
ロックパルス信号に同期して動作するためには、ある程
度のパルス幅が必要とされる。このため、クロックツリ
ー３によりクロックパルス信号が伝達された結果、パル
ス幅が、ある程度のパルス幅よりも狭くなった場合に
は、フリップフロップやラッチの誤動作を生じやすい。
ロックパルス信号に同期して動作するためには、ある程
度のパルス幅が必要とされる。このため、クロックツリ
ー３によりクロックパルス信号が伝達された結果、パル
ス幅が、ある程度のパルス幅よりも狭くなった場合に
は、フリップフロップやラッチの誤動作を生じやすい。
【００１３】そこで、信号伝達によってパルス幅が狭く
なったクロックパルス信号のパルス幅を調整して、クロ
ック回路から出力された直後におけるパルス幅と同じパ
ルス幅のクロックパルス信号を復元するパルス幅調整回
路が望まれているが、このパルス幅調整回路は、クロッ
クツリーの末端や途中などといった必要箇所に数多く配
置されることとなるので、簡単な構造の回路であること
が必要である。
なったクロックパルス信号のパルス幅を調整して、クロ
ック回路から出力された直後におけるパルス幅と同じパ
ルス幅のクロックパルス信号を復元するパルス幅調整回
路が望まれているが、このパルス幅調整回路は、クロッ
クツリーの末端や途中などといった必要箇所に数多く配
置されることとなるので、簡単な構造の回路であること
が必要である。
【００１４】本発明は、上記事情に鑑み、回路構造が簡
単なパルス幅調整回路を提供することを目的とする。
単なパルス幅調整回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成する本発
明のパルス幅調整回路は、入力パルス信号の入力を受け
て、その入力パルス信号を所定時間間隔だけ遅延させた
遅延パルス信号を出力する遅延部、および入力パルス信
号の入力を受けた遅延部から出力された遅延パルス信号
と、その入力パルス信号との双方が入力され、入力パル
ス信号と遅延パルス信号との時間差に等しい時間幅のパ
ルス信号を出力するパルス生成部を備えたことを特徴と
する。
明のパルス幅調整回路は、入力パルス信号の入力を受け
て、その入力パルス信号を所定時間間隔だけ遅延させた
遅延パルス信号を出力する遅延部、および入力パルス信
号の入力を受けた遅延部から出力された遅延パルス信号
と、その入力パルス信号との双方が入力され、入力パル
ス信号と遅延パルス信号との時間差に等しい時間幅のパ
ルス信号を出力するパルス生成部を備えたことを特徴と
する。
【００１６】本発明のパルス幅調整回路は、遅延部とパ
ルス生成部によってパルス幅を復元することができる。
そして、これら遅延部とパルス生成部は単純な回路で実
現することができるので、本発明のパルス幅調整回路
は、回路構造が簡単である。
ルス生成部によってパルス幅を復元することができる。
そして、これら遅延部とパルス生成部は単純な回路で実
現することができるので、本発明のパルス幅調整回路
は、回路構造が簡単である。
【００１７】典型的には、本発明のパルス幅調整回路
は、上記パルス生成部が、プリセット端子およびクリア
端子を有するフリップフロップであるとともに、プリセ
ット端子およびクリア端子のうちの一方に入力パルス信
号が入力され、一方に対する他方に遅延パルス信号が入
力されるものであることを特徴とする。
は、上記パルス生成部が、プリセット端子およびクリア
端子を有するフリップフロップであるとともに、プリセ
ット端子およびクリア端子のうちの一方に入力パルス信
号が入力され、一方に対する他方に遅延パルス信号が入
力されるものであることを特徴とする。
【００１８】この典型的な構成のパルス幅調整回路は、
パルス生成部が１つのフリップフロップで実現されるの
で回路構造は極めて簡単である。
パルス生成部が１つのフリップフロップで実現されるの
で回路構造は極めて簡単である。
【００１９】
【発明の実施の形態】以下、本発明の実施形態について
説明する。
説明する。
【００２０】図３は、本発明のパルス幅調整回路の一実
施形態が組み込まれた信号伝達路を示す図である。
施形態が組み込まれた信号伝達路を示す図である。
【００２１】この図３に示す信号伝達路１０は、図１に
示すクロックツリー３と同様に、クロック回路の出力端
子１からフリップフロップ２まで、複数のバッファ４を
経由してクロックパルス信号を伝達するものである。ま
た、図１に示すクロックツリー３とは異なり、この信号
伝達路１０には、フリップフロップ２の直前に、パルス
幅調整回路１００が組み込まれている。
示すクロックツリー３と同様に、クロック回路の出力端
子１からフリップフロップ２まで、複数のバッファ４を
経由してクロックパルス信号を伝達するものである。ま
た、図１に示すクロックツリー３とは異なり、この信号
伝達路１０には、フリップフロップ２の直前に、パルス
幅調整回路１００が組み込まれている。
【００２２】図４は、パルス幅調整回路１００の回路図
であり、図５は、パルス幅調整回路内の遅延回路１１０
の回路図である。
であり、図５は、パルス幅調整回路内の遅延回路１１０
の回路図である。
【００２３】パルス幅調整回路１００には、遅延回路１
１０とフリップフロップ１２０が備えられている。フリ
ップフロップ１２０は、本発明にいうパルス生成部の一
例であって、このフリップフロップ１２０にはプリセッ
ト端子ＰＲＥおよびクリア端子ＣＬＲが付いている。ま
た、遅延回路１１０は、図３に示す出力端子１直後のク
ロックパルス信号のパルス幅に相当する遅延時間を生じ
るための所定数（ここでは奇数個）のインバータ１１１
で構成されている（図５参照）。
１０とフリップフロップ１２０が備えられている。フリ
ップフロップ１２０は、本発明にいうパルス生成部の一
例であって、このフリップフロップ１２０にはプリセッ
ト端子ＰＲＥおよびクリア端子ＣＬＲが付いている。ま
た、遅延回路１１０は、図３に示す出力端子１直後のク
ロックパルス信号のパルス幅に相当する遅延時間を生じ
るための所定数（ここでは奇数個）のインバータ１１１
で構成されている（図５参照）。
【００２４】パルス幅調整回路１００の入力端子ＩＮに
入力されたクロックパルス信号は、本発明にいう入力パ
ルス信号として遅延回路１１０に入力され、遅延回路１
１０によって所定の時間間隔だけ遅延されて、本発明に
いう遅延パルス信号となり、遅延回路１１０から出力さ
れる。
入力されたクロックパルス信号は、本発明にいう入力パ
ルス信号として遅延回路１１０に入力され、遅延回路１
１０によって所定の時間間隔だけ遅延されて、本発明に
いう遅延パルス信号となり、遅延回路１１０から出力さ
れる。
【００２５】また、パルス幅調整回路１００の入力端子
ＩＮに入力されたクロックパルス信号は、インバータ１
３０を経由して、フリップフロップ１２０のプリセット
端子ＰＲＥにも入力される。一方、遅延回路１１０から
出力されたパルス信号は、フリップフロップ１２０のク
リア端子ＣＬＲに入力される。そして、フリップフロッ
プ１２０の出力端子Ｑからの出力信号が、パルス幅調整
回路１００の出力信号として出力端子ＯＵＴから出力さ
れる。
ＩＮに入力されたクロックパルス信号は、インバータ１
３０を経由して、フリップフロップ１２０のプリセット
端子ＰＲＥにも入力される。一方、遅延回路１１０から
出力されたパルス信号は、フリップフロップ１２０のク
リア端子ＣＬＲに入力される。そして、フリップフロッ
プ１２０の出力端子Ｑからの出力信号が、パルス幅調整
回路１００の出力信号として出力端子ＯＵＴから出力さ
れる。
【００２６】図６は、信号伝達路１０上およびパルス幅
調整回路１００内でのクロックパルス信号の波形を示す
波形図である。
調整回路１００内でのクロックパルス信号の波形を示す
波形図である。
【００２７】図６（Ａ）〜図６（Ｃ）には、それぞれ、
図３に示す出力端子１直後、バッファ４の列の中間、パ
ルス幅調整回路１００の入力端子ＩＮの直前における各
クロックパルス信号２１，２２，２３の波形が示されて
おり、これらの波形は、図２（Ａ）〜図２（Ｃ）に示す
クロックパルス信号５，６，７の波形と全く同様の波形
である。つまり、パルス幅調整回路１００の入力端子Ｉ
Ｎの直前まで伝達されてきたクロックパルス信号は、パ
ルス幅が狭くなっている。
図３に示す出力端子１直後、バッファ４の列の中間、パ
ルス幅調整回路１００の入力端子ＩＮの直前における各
クロックパルス信号２１，２２，２３の波形が示されて
おり、これらの波形は、図２（Ａ）〜図２（Ｃ）に示す
クロックパルス信号５，６，７の波形と全く同様の波形
である。つまり、パルス幅調整回路１００の入力端子Ｉ
Ｎの直前まで伝達されてきたクロックパルス信号は、パ
ルス幅が狭くなっている。
【００２８】図６（Ｄ）〜図６（Ｆ）には、それぞれ、
図４に示すプリセット端子ＰＲＥに入力されたクロック
パルス信号２４、クリア端子ＣＬＲに入力されたクロッ
クパルス信号２５、パルス幅調整回路１００の出力端子
ＯＵＴから出力されたクロックパルス信号２６の波形が
示されている。プリセット端子ＰＲＥに入力されたクロ
ックパルス信号２４に対し、クリア端子ＣＬＲに入力さ
れたクロックパルス信号２５（即ち遅延回路１１０から
出力されたクロックパルス信号）は、出力端子１直後に
おけるクロックパルス信号２１のパルス幅に相当する時
間間隔だけ遅延している。そして、パルス幅調整回路１
００の出力端子ＯＵＴから出力されたクロックパルス信
号２６（即ちフリップフロップ１２０の出力端子Ｑから
出力されたクロックパルス信号）は、プリセット端子Ｐ
ＲＥに入力されたクロックパルス信号２４の立ち下がり
で立ち上がりを生じ、クリア端子ＣＬＲに入力されたク
ロックパルス信号２５の立ち下がりで立ち下がりを生じ
ている。この結果、パルス幅調整回路１００の出力端子
ＯＵＴから出力されたクロックパルス信号２６のパルス
幅は、図６（Ａ）に示すクロックパルス信号２１のパル
ス幅と同じパルス幅に調整されている。このようにパル
ス幅が調整されたクロックパルス信号２６が、図３に示
すフリップフロップ２に入力されることにより、フリッ
プフロップ２が確実に動作することとなる。
図４に示すプリセット端子ＰＲＥに入力されたクロック
パルス信号２４、クリア端子ＣＬＲに入力されたクロッ
クパルス信号２５、パルス幅調整回路１００の出力端子
ＯＵＴから出力されたクロックパルス信号２６の波形が
示されている。プリセット端子ＰＲＥに入力されたクロ
ックパルス信号２４に対し、クリア端子ＣＬＲに入力さ
れたクロックパルス信号２５（即ち遅延回路１１０から
出力されたクロックパルス信号）は、出力端子１直後に
おけるクロックパルス信号２１のパルス幅に相当する時
間間隔だけ遅延している。そして、パルス幅調整回路１
００の出力端子ＯＵＴから出力されたクロックパルス信
号２６（即ちフリップフロップ１２０の出力端子Ｑから
出力されたクロックパルス信号）は、プリセット端子Ｐ
ＲＥに入力されたクロックパルス信号２４の立ち下がり
で立ち上がりを生じ、クリア端子ＣＬＲに入力されたク
ロックパルス信号２５の立ち下がりで立ち下がりを生じ
ている。この結果、パルス幅調整回路１００の出力端子
ＯＵＴから出力されたクロックパルス信号２６のパルス
幅は、図６（Ａ）に示すクロックパルス信号２１のパル
ス幅と同じパルス幅に調整されている。このようにパル
ス幅が調整されたクロックパルス信号２６が、図３に示
すフリップフロップ２に入力されることにより、フリッ
プフロップ２が確実に動作することとなる。
【００２９】なお、上記実施形態では、パルス幅調整回
路１００に入力された信号がプリセット端子ＰＲＥに入
力され、遅延回路１１０から出力された信号がクリア端
子ＣＬＲに入力されるが、本発明にいうパルス生成部は
このような構成に限定されるものではなく、例えば、プ
リセット端子ＰＲＥおよびクリア端子ＣＬＲに入力され
る各信号が上記実施形態とは入れ替わっていて、出力端
子Ｑに対してコンプリメントな出力端子から信号が出力
されるものであってもよい。
路１００に入力された信号がプリセット端子ＰＲＥに入
力され、遅延回路１１０から出力された信号がクリア端
子ＣＬＲに入力されるが、本発明にいうパルス生成部は
このような構成に限定されるものではなく、例えば、プ
リセット端子ＰＲＥおよびクリア端子ＣＬＲに入力され
る各信号が上記実施形態とは入れ替わっていて、出力端
子Ｑに対してコンプリメントな出力端子から信号が出力
されるものであってもよい。
【００３０】また、上記実施形態では、遅延回路１１０
は、クロック回路の出力端子１直後のクロックパルス信
号のパルス幅に相当する時間間隔だけ信号を遅延させる
が、本発明にいう遅延部における遅延時間間隔は、フリ
ップフロップ等が同期して動作することができるような
パルス幅に相当する時間間隔であれば、どのような時間
間隔であってもよい。
は、クロック回路の出力端子１直後のクロックパルス信
号のパルス幅に相当する時間間隔だけ信号を遅延させる
が、本発明にいう遅延部における遅延時間間隔は、フリ
ップフロップ等が同期して動作することができるような
パルス幅に相当する時間間隔であれば、どのような時間
間隔であってもよい。
【００３１】また、上記実施形態では、パルス幅調整回
路１００は、フリップフロップ２の直前に組み込まれて
いるが、本発明のパルス幅調整回路は、クロックツリー
等の途中に組み込まれてもよい。
路１００は、フリップフロップ２の直前に組み込まれて
いるが、本発明のパルス幅調整回路は、クロックツリー
等の途中に組み込まれてもよい。
【００３２】更に、上記実施形態などでは、バッファが
連なってなる信号伝達路やクロックツリーが示されてい
るが、本発明のパルス幅調整回路は、インバータなどが
連なってなる信号伝達路などに組み込まれてもよい。
連なってなる信号伝達路やクロックツリーが示されてい
るが、本発明のパルス幅調整回路は、インバータなどが
連なってなる信号伝達路などに組み込まれてもよい。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
簡単な構造のパルス幅調整回路を実現することができ
る。
簡単な構造のパルス幅調整回路を実現することができ
る。
【図１】クロックツリーの一例を示す概念図である。
【図２】クロックツリーによって伝達されるクロックパ
ルス信号の信号波形を表す波形図である。
ルス信号の信号波形を表す波形図である。
【図３】本発明のパルス幅調整回路の一実施形態が組み
込まれた信号伝達路を示す図である。
込まれた信号伝達路を示す図である。
【図４】パルス幅調整回路の回路図である。
【図５】パルス幅調整回路内の遅延回路の回路図であ
る。
る。
【図６】信号伝達路上およびパルス幅調整回路内でのク
ロックパルス信号の波形を示す波形図である。
ロックパルス信号の波形を示す波形図である。
１０ 信号伝達路 １００ パルス幅調整回路 １１０ 遅延回路（遅延部） １２０ フリップフロップ（パルス生成部）
Claims (2)
- 【請求項１】 入力パルス信号の入力を受けて、その入
力パルス信号を所定時間間隔だけ遅延させた遅延パルス
信号を出力する遅延部、および前記入力パルス信号の入
力を受けた遅延部から出力された遅延パルス信号と、該
入力パルス信号との双方が入力され、該入力パルス信号
と該遅延パルス信号との時間差に等しい時間幅のパルス
信号を出力するパルス生成部を備えたことを特徴とする
パルス幅調整回路。 - 【請求項２】 前記パルス生成部が、プリセット端子お
よびクリア端子を有するフリップフロップであるととも
に、該プリセット端子および該クリア端子のうちの一方
に前記入力パルス信号が入力され、該一方に対する他方
に前記遅延パルス信号が入力されるものであることを特
徴とする請求項１記載のパルス幅調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000073609A JP2001267891A (ja) | 2000-03-16 | 2000-03-16 | パルス幅調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000073609A JP2001267891A (ja) | 2000-03-16 | 2000-03-16 | パルス幅調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001267891A true JP2001267891A (ja) | 2001-09-28 |
Family
ID=18591832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000073609A Pending JP2001267891A (ja) | 2000-03-16 | 2000-03-16 | パルス幅調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001267891A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005069487A1 (ja) * | 2004-01-20 | 2005-07-28 | Advantest Corporation | パルス幅調整回路、パルス幅調整方法、及び半導体試験装置 |
| US8710891B2 (en) | 2012-02-20 | 2014-04-29 | Samsung Electronics Co., Ltd. | Semiconductor IC including pulse generation logic circuit |
-
2000
- 2000-03-16 JP JP2000073609A patent/JP2001267891A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005069487A1 (ja) * | 2004-01-20 | 2005-07-28 | Advantest Corporation | パルス幅調整回路、パルス幅調整方法、及び半導体試験装置 |
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