JP2003087103A - 半導体集積回路及び送信信号の伝達方法 - Google Patents
半導体集積回路及び送信信号の伝達方法Info
- Publication number
- JP2003087103A JP2003087103A JP2002237327A JP2002237327A JP2003087103A JP 2003087103 A JP2003087103 A JP 2003087103A JP 2002237327 A JP2002237327 A JP 2002237327A JP 2002237327 A JP2002237327 A JP 2002237327A JP 2003087103 A JP2003087103 A JP 2003087103A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- signal
- clocked
- destination node
- source node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
- Pulse Circuits (AREA)
- Dram (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ソースノードから行き先ノードまでの最小伝
播時間の変動が大きくても、所定のクロックサイクルに
常に到着する半導体集積回路デバイスの実現。 【解決手段】 ソースノードSNと行き先ノードDNの間に
直列に接続された複数のクロック動作要素8000-8003を
備え、第１のクロックサイクルにソースノードに存在す
るシフト信号（送信信号）を、所定数のクロックサイク
ル当たり１つのクロック動作要素でなるクロック動作要
素の列を通してシフトされるようにし、各クロック動作
要素から次のクロック動作要素への伝播時間における変
動は十分に小さくして、シフト信号が次のクロック動作
要素に到着するクロックサイクルは変化せず、シフト信
号は第１のクロックサイクルのあとの固定数のクロック
サイクルに行き先ノードに常に到着する。
播時間の変動が大きくても、所定のクロックサイクルに
常に到着する半導体集積回路デバイスの実現。 【解決手段】 ソースノードSNと行き先ノードDNの間に
直列に接続された複数のクロック動作要素8000-8003を
備え、第１のクロックサイクルにソースノードに存在す
るシフト信号（送信信号）を、所定数のクロックサイク
ル当たり１つのクロック動作要素でなるクロック動作要
素の列を通してシフトされるようにし、各クロック動作
要素から次のクロック動作要素への伝播時間における変
動は十分に小さくして、シフト信号が次のクロック動作
要素に到着するクロックサイクルは変化せず、シフト信
号は第１のクロックサイクルのあとの固定数のクロック
サイクルに行き先ノードに常に到着する。
Description
【０００１】
【発明の属する技術分野】本発明は、高速デジタル回路
における信号の配給に関し、特に回路のいろいろな部分
までの伝達遅延における変動が、例えば高速システムク
ロックによる回路動作で生じるタイミングの制限に比べ
て相対的に大きい場合に関係する。
における信号の配給に関し、特に回路のいろいろな部分
までの伝達遅延における変動が、例えば高速システムク
ロックによる回路動作で生じるタイミングの制限に比べ
て相対的に大きい場合に関係する。
【０００２】
【従来の技術】図１は、送信源（ソース）チップ2と送
信先（行先）チップ3とを有するプリント回路基板（Ｐ
ＣＢ）を示す。ソースチップ2上の信号生成回路4はｎ個
の個別のチャンネルのデータD0からDn-1を発生する。こ
れらの信号は、ソースチップ2のｎ個の個別の出力ピン6
0から6n-1と、ソースチップ2と行先チップ3を接続する
ｎ個の個別の接続線80から8n-1と、行先チップ３のｎ個
の個別の入力ピン70から7n -1とを介して、行先チップ3
のｎ個の信号処理回路部50から5n-1にそれぞれ通信され
る。各データチャンネルD0からDn-1は、１ビットデータ
の一連の流れであり、ソースチップ2内で、信号生成回
路4内で発生されたクロックCKと同期している。
信先（行先）チップ3とを有するプリント回路基板（Ｐ
ＣＢ）を示す。ソースチップ2上の信号生成回路4はｎ個
の個別のチャンネルのデータD0からDn-1を発生する。こ
れらの信号は、ソースチップ2のｎ個の個別の出力ピン6
0から6n-1と、ソースチップ2と行先チップ3を接続する
ｎ個の個別の接続線80から8n-1と、行先チップ３のｎ個
の個別の入力ピン70から7n -1とを介して、行先チップ3
のｎ個の信号処理回路部50から5n-1にそれぞれ通信され
る。各データチャンネルD0からDn-1は、１ビットデータ
の一連の流れであり、ソースチップ2内で、信号生成回
路4内で発生されたクロックCKと同期している。
【０００３】例えば図１においては、ソースチップ2と
行先チップ3を隔てる距離"a"は相対的に小さく、例えば
2cmから3cm程度であり、２個のチップの間の同期インタ
ーフェースが動作可能である。同期インターフェースで
は、一連のデータチャンネルD0からDn-1のそれぞれは、
ソースチップ2上で、ソースチップ2で発生されたクロッ
ク信号CKと同期しており、クロック信号CK自体が、ソー
スチップ2の出力ピン6 CKと、接続線8CKと、行先チップ3
の入力ピン7CKとを介して、ソースチップ2から行先チッ
プ3まで通信される。ソースチップ2と行先チップ3の間
の間隔"a"は相対的に小さいので、チップ間を通信され
る信号の相対的なタイミングは、相互接続の負荷の違い
により大きくは影響されない。従って、データチャンネ
ルD0からDn-1は、行先チップ3の入力ピン7における到着
においてクロック信号CKとの十分な程度の同期を示すこ
とが期待できる。クロック信号CKがソースチップ2から
行先チップ3に送信されない非同期インターフェースが
替わりに使用される場合には、ｎ個の分離したデータチ
ャンネルD0からDn-1からｎ個のそれぞれ個別のクロック
を再生するため、ｎ個の分離したクロック再生回路が行
先チップ3に必要であり、それに伴いデータチャンネル
の再配置に関係する問題が生じる。
行先チップ3を隔てる距離"a"は相対的に小さく、例えば
2cmから3cm程度であり、２個のチップの間の同期インタ
ーフェースが動作可能である。同期インターフェースで
は、一連のデータチャンネルD0からDn-1のそれぞれは、
ソースチップ2上で、ソースチップ2で発生されたクロッ
ク信号CKと同期しており、クロック信号CK自体が、ソー
スチップ2の出力ピン6 CKと、接続線8CKと、行先チップ3
の入力ピン7CKとを介して、ソースチップ2から行先チッ
プ3まで通信される。ソースチップ2と行先チップ3の間
の間隔"a"は相対的に小さいので、チップ間を通信され
る信号の相対的なタイミングは、相互接続の負荷の違い
により大きくは影響されない。従って、データチャンネ
ルD0からDn-1は、行先チップ3の入力ピン7における到着
においてクロック信号CKとの十分な程度の同期を示すこ
とが期待できる。クロック信号CKがソースチップ2から
行先チップ3に送信されない非同期インターフェースが
替わりに使用される場合には、ｎ個の分離したデータチ
ャンネルD0からDn-1からｎ個のそれぞれ個別のクロック
を再生するため、ｎ個の分離したクロック再生回路が行
先チップ3に必要であり、それに伴いデータチャンネル
の再配置に関係する問題が生じる。
【０００４】行先チップ3の入力ピン7CKで受信されたク
ロックCKは、信号処理回路部分50から5n-1のそれぞれに
配給され、それらの回路部分による動作のタイミングを
制御するのに使用される。
ロックCKは、信号処理回路部分50から5n-1のそれぞれに
配給され、それらの回路部分による動作のタイミングを
制御するのに使用される。
【０００５】リセット信号Rも、ソースチップ2の信号生
成回路により生成され、回路部分5のそれぞれをリセッ
トするのに使用される。このリセット信号Rも、ソース
チップ2の出力ピン6Rと、接続線8Rと、行先チップ3の入
力ピン7Rとを介して、ソースチップ2から行先チップ3に
送信される。リセット信号Rは、入力ピン7Rから信号処
理回路部分50から5n-1のそれぞれに配給される。
成回路により生成され、回路部分5のそれぞれをリセッ
トするのに使用される。このリセット信号Rも、ソース
チップ2の出力ピン6Rと、接続線8Rと、行先チップ3の入
力ピン7Rとを介して、ソースチップ2から行先チップ3に
送信される。リセット信号Rは、入力ピン7Rから信号処
理回路部分50から5n-1のそれぞれに配給される。
【０００６】入力ピン70から7n-1は、互いに距離"b"離
れている。回路レイアウト及び信号配給の考察から、ｎ
個の信号処理回路部分50から5n-1のそれぞれはその対応
する入力ピン7のできるだけ近くに配置されるのが好ま
しく、ｎ個の信号処理回路部分50から5n-1は入力ピン70
から7n-1のラインと実質的に平行なラインに配置され、
各信号処理回路部分50から5n-1は対応する入力ピン7の
向かい側にあるのが好ましい。従って、信号処理回路部
分5を互いに隔てる距離"c"は実質的にピン間距離"b"と
同じであることが好ましい。最初の信号処理回路部分50
と最後の信号処理回路部分5n-1の間の距離は、"d"すな
わちほぼ(n-1)×cである。
れている。回路レイアウト及び信号配給の考察から、ｎ
個の信号処理回路部分50から5n-1のそれぞれはその対応
する入力ピン7のできるだけ近くに配置されるのが好ま
しく、ｎ個の信号処理回路部分50から5n-1は入力ピン70
から7n-1のラインと実質的に平行なラインに配置され、
各信号処理回路部分50から5n-1は対応する入力ピン7の
向かい側にあるのが好ましい。従って、信号処理回路部
分5を互いに隔てる距離"c"は実質的にピン間距離"b"と
同じであることが好ましい。最初の信号処理回路部分50
と最後の信号処理回路部分5n-1の間の距離は、"d"すな
わちほぼ(n-1)×cである。
【０００７】典型的な応用では、ピン間距離"b"、従っ
て隣接する信号処理回路部分5の間の距離は、0.5mmの程
度である。１６個のデータチャンネルD0からD15、およ
び１６個の対応する信号処理回路部分50から515では、
最初と最後の信号処理回路50と5 15の間の全体の間隔"d"
は8mmの程度である。そのような行き先チップ3の全体の
大きさは、10mm×10mm程度である。
て隣接する信号処理回路部分5の間の距離は、0.5mmの程
度である。１６個のデータチャンネルD0からD15、およ
び１６個の対応する信号処理回路部分50から515では、
最初と最後の信号処理回路50と5 15の間の全体の間隔"d"
は8mmの程度である。そのような行き先チップ3の全体の
大きさは、10mm×10mm程度である。
【０００８】そのような大きさを有する行き先チップ3
では、入力ピン7と信号処理回路部分5の間の相互接続配
線の容量的及び抵抗的負荷は非常に大きく、このために
中位のクロック周波数でさえも相対的に大きく高度に変
わりえる信号遷移時間（すなわち、予測不能な信号伝播
遅延）をもたらすことになる。その結果、行き先チップ
3において入力ピン7から信号処理回路部分5までの信号
伝播時間を制御するには、幾種類かの信号配給及びバッ
ファリングネットワークが必要になる。
では、入力ピン7と信号処理回路部分5の間の相互接続配
線の容量的及び抵抗的負荷は非常に大きく、このために
中位のクロック周波数でさえも相対的に大きく高度に変
わりえる信号遷移時間（すなわち、予測不能な信号伝播
遅延）をもたらすことになる。その結果、行き先チップ
3において入力ピン7から信号処理回路部分5までの信号
伝播時間を制御するには、幾種類かの信号配給及びバッ
ファリングネットワークが必要になる。
【０００９】図２の（Ａ）は、図１の行き先チップ3
で、クロック入力ピン7CKからの受信クロックCKを４つ
の信号処理回路部分50から53に向かわせるのに使用でき
るクロック配給ツリーの単純な例を示す。図２の（Ａ）
に示した例では、４つの信号処理回路部分50から53だけ
が説明を簡単にするために示される。図２の（Ａ）のク
ロック配給回路9は、ツリー状の形で配置された１０個
のバッファ100から109を備え、そのツリーは、ツリーの
根元には単一のバッファ100を、ツリーの枝の最後には
４個のバッファ103，106，108，109を有する。受信され
たクロック信号CKは、４つの個別のクロック信号CK0か
らCK3に分岐され、それらはそれぞれの信号処理回路部
分50から53に入力される。
で、クロック入力ピン7CKからの受信クロックCKを４つ
の信号処理回路部分50から53に向かわせるのに使用でき
るクロック配給ツリーの単純な例を示す。図２の（Ａ）
に示した例では、４つの信号処理回路部分50から53だけ
が説明を簡単にするために示される。図２の（Ａ）のク
ロック配給回路9は、ツリー状の形で配置された１０個
のバッファ100から109を備え、そのツリーは、ツリーの
根元には単一のバッファ100を、ツリーの枝の最後には
４個のバッファ103，106，108，109を有する。受信され
たクロック信号CKは、４つの個別のクロック信号CK0か
らCK3に分岐され、それらはそれぞれの信号処理回路部
分50から53に入力される。
【００１０】図２の（Ｂ）は、受信したリセット信号R
の配給のための同様の配給回路11を示す。リセット信号
配給回路11は、図２の（Ａ）の１０個のバッファ100か
ら109と同様の形で配置された１０個のバッファ120から
129を備える。
の配給のための同様の配給回路11を示す。リセット信号
配給回路11は、図２の（Ａ）の１０個のバッファ100か
ら109と同様の形で配置された１０個のバッファ120から
129を備える。
【００１１】図２の（Ａ）と（Ｂ）における信号CK0/R0
からCK3/R3のそれぞれは、４個のバッファの異なる組を
通って伝播する。例えば、クロック信号CK1は、バッフ
ァ100,104,107,108を通ってその行き先に到着する。従
って、各信号は、同数のバッファを通ってその行き先に
到着する。配線部分は、すべて同一の長さではなく、そ
のために信号CK0からCK3内で及び信号R0からR3内で伝播
時間に少しの差を生じることになる。しかしながら、配
線伝播時間はバッファのスイッチング時間に比べて小さ
いとすると、信号CK0からCK3及び信号R0からR3は、大き
な時間差無しに信号処理回路部分に到着する。
からCK3/R3のそれぞれは、４個のバッファの異なる組を
通って伝播する。例えば、クロック信号CK1は、バッフ
ァ100,104,107,108を通ってその行き先に到着する。従
って、各信号は、同数のバッファを通ってその行き先に
到着する。配線部分は、すべて同一の長さではなく、そ
のために信号CK0からCK3内で及び信号R0からR3内で伝播
時間に少しの差を生じることになる。しかしながら、配
線伝播時間はバッファのスイッチング時間に比べて小さ
いとすると、信号CK0からCK3及び信号R0からR3は、大き
な時間差無しに信号処理回路部分に到着する。
【００１２】
【発明が解決しようとする課題】実際、図２の（Ａ）と
（Ｂ）に示した回路より少ないバッファリング・ステー
ジを有するより効率的な配給ツリーも使用されているで
あろう。しかし、信号CK0からCK3又は信号R0からR3のそ
れぞれの経路長さ及び伝播遅延を測定する信号配給配置
であっても、異なるクロック信号CKと異なるリセット信
号Rの信号処理回路部分５における到着時間には、実質
的な差、すなわちスキューがある。これは、図２の
（Ａ）における信号CK0からCK3又は図２の（Ｂ）におけ
る信号R0からR3の１つによる配給ネットワークを通る経
路が、他のそのような信号によりとられる経路と異なる
ためであり、各信号は異なるバッファの組を通過するた
めである。その結果、各配給信号の全体の遅延は異なる
ことになる。さらに、単一の信号について考えた場合で
も、その特定の意図した信号処理回路部５への到着時間
における実質的な変動、すなわちジッタがある。このよ
うなスキューとジッタにはいくつかの理由がある。
（Ｂ）に示した回路より少ないバッファリング・ステー
ジを有するより効率的な配給ツリーも使用されているで
あろう。しかし、信号CK0からCK3又は信号R0からR3のそ
れぞれの経路長さ及び伝播遅延を測定する信号配給配置
であっても、異なるクロック信号CKと異なるリセット信
号Rの信号処理回路部分５における到着時間には、実質
的な差、すなわちスキューがある。これは、図２の
（Ａ）における信号CK0からCK3又は図２の（Ｂ）におけ
る信号R0からR3の１つによる配給ネットワークを通る経
路が、他のそのような信号によりとられる経路と異なる
ためであり、各信号は異なるバッファの組を通過するた
めである。その結果、各配給信号の全体の遅延は異なる
ことになる。さらに、単一の信号について考えた場合で
も、その特定の意図した信号処理回路部５への到着時間
における実質的な変動、すなわちジッタがある。このよ
うなスキューとジッタにはいくつかの理由がある。
【００１３】第１に、製造又はプロセスの変動は、個別
のバッファのサイズ又は強度、それらのスイッチ時間、
及びそれらの負荷（ローディング）効果の変動になる。
そのようなプロセス変動は単一チップでは小さくなる傾
向にあるが、他のチップとの間ではより大きくなる。第
２に、個別のバッファのそれぞれに印加される電源電圧
における、例えば、±５％ぐらいまでのランダム又は系
統的誤差がある。第３に、回路の異なる部分及び装置間
の動作温度の変動がある。このような温度変動は、単一
のチップにおいてはどのような場合も小さい傾向にある
が、回路は、例えば-40°Cから+125°Cの動作温度範囲
に渡って動作することが要求される。これらの動作条件
における不確実性は、一般に「プロセス・電圧・温度」
変動、すなわちＰＶＴ変動と呼ばれる。
のバッファのサイズ又は強度、それらのスイッチ時間、
及びそれらの負荷（ローディング）効果の変動になる。
そのようなプロセス変動は単一チップでは小さくなる傾
向にあるが、他のチップとの間ではより大きくなる。第
２に、個別のバッファのそれぞれに印加される電源電圧
における、例えば、±５％ぐらいまでのランダム又は系
統的誤差がある。第３に、回路の異なる部分及び装置間
の動作温度の変動がある。このような温度変動は、単一
のチップにおいてはどのような場合も小さい傾向にある
が、回路は、例えば-40°Cから+125°Cの動作温度範囲
に渡って動作することが要求される。これらの動作条件
における不確実性は、一般に「プロセス・電圧・温度」
変動、すなわちＰＶＴ変動と呼ばれる。
【００１４】単一装置内のＰＶＴ変動は、図２の（Ａ）
と（Ｂ）のような配給ネットワークの終端における信号
で明白になるスキュー又はジッタを生じ、それは典型的
には全体の配給遅延の15％程度であり、配給ネットワー
クを通過する信号では隣接して配給される信号の間でさ
え見られることである。温度及びプロセスの変動は単一
の装置ではいつでも小さい傾向にあるので、電気的（電
圧）変動がこの「局部的な（ローカルな）」ＰＶＴ変動
を決める傾向にある。例えば、変動する電源電圧は、信
号の立ち上がり及び立下り時間を変動させ、それがジッ
タを生じる。
と（Ｂ）のような配給ネットワークの終端における信号
で明白になるスキュー又はジッタを生じ、それは典型的
には全体の配給遅延の15％程度であり、配給ネットワー
クを通過する信号では隣接して配給される信号の間でさ
え見られることである。温度及びプロセスの変動は単一
の装置ではいつでも小さい傾向にあるので、電気的（電
圧）変動がこの「局部的な（ローカルな）」ＰＶＴ変動
を決める傾向にある。例えば、変動する電源電圧は、信
号の立ち上がり及び立下り時間を変動させ、それがジッ
タを生じる。
【００１５】装置間又は単一の装置における時間経過に
伴うＰＶＴ変動である「全体的な（グローバルな）」Ｐ
ＶＴ変動も、重大なタイミングとの関連を有する。例え
ば、ある装置における特定の信号の伝播時間は、装置の
動作温度が例えば-40°Ｃと+125°Ｃの間で変化する場
合には大きく変化し、装置間のプロセス変動も大きな影
響を有する。
伴うＰＶＴ変動である「全体的な（グローバルな）」Ｐ
ＶＴ変動も、重大なタイミングとの関連を有する。例え
ば、ある装置における特定の信号の伝播時間は、装置の
動作温度が例えば-40°Ｃと+125°Ｃの間で変化する場
合には大きく変化し、装置間のプロセス変動も大きな影
響を有する。
【００１６】図１に示したようなクロック回路の関係で
は、これらのローカル及びグローバルなＰＶＴ変動は、
例えば信号が所定のクロックサイクル内に行き先に到着
することを保証できないほど大きくなることがあり得
る。この問題は、クロック信号の周波数が非常に高く、
回路を構成する回路要素の最高動作速度が、例えば0.18
μｍＣＭＯＳプロセスで600か700MHz程度である限界に
近くなるような場合に特に重大になる。
は、これらのローカル及びグローバルなＰＶＴ変動は、
例えば信号が所定のクロックサイクル内に行き先に到着
することを保証できないほど大きくなることがあり得
る。この問題は、クロック信号の周波数が非常に高く、
回路を構成する回路要素の最高動作速度が、例えば0.18
μｍＣＭＯＳプロセスで600か700MHz程度である限界に
近くなるような場合に特に重大になる。
【００１７】図３の（Ａ）から（Ｃ）は、配給されたク
ロック信号のタイミング特性におけるローカル及びグロ
ーバルＰＶＴ変動のこれらの影響を示す。クロック信号
はクロックサイクル周期Tを有している。遅延の影響
は、図３の（Ａ）のクロックCKの立ち上がりエッジを参
照して示されている。すべてのタイミング値は、立ち上
がりエッジの50％振幅閾値に関して測定される。
ロック信号のタイミング特性におけるローカル及びグロ
ーバルＰＶＴ変動のこれらの影響を示す。クロック信号
はクロックサイクル周期Tを有している。遅延の影響
は、図３の（Ａ）のクロックCKの立ち上がりエッジを参
照して示されている。すべてのタイミング値は、立ち上
がりエッジの50％振幅閾値に関して測定される。
【００１８】図３の（Ｂ）は、配給されたクロック信号
（例えば図２の（Ａ）のCK3）の遅延を示しており、示
された信号は特定の許容値の組みに対するグローバルＰ
ＶＴ変動の１方の限界であるＰＶＴ条件を有する。これ
らの条件での立ち上がりエッジにおける最小遅延時間Tf
が、図３の（Ｂ）の実線の立ち上がりエッジによって示
されている。上記のローカルＰＶＴ変動も、全体の最小
ＰＶＴ遅延Tfの約15％のタイミングジッタを生じ、回路
の一部に供給されたクロック信号（例えば図２の（Ａ）
のCK3）が時間Tfだけ遅延しているが、回路の異なる部
分に配給された他のクロック信号（例えば図２の（Ａ）
のCK0）は立ち上がりエッジEに対して異なる時間TF*だ
け遅延される。限界のグローバルＰＶＴ条件の同一の組
みに対する最大の遅延時間は、図３の（Ｂ）の破線の立
ち上がりエッジf*で示される。
（例えば図２の（Ａ）のCK3）の遅延を示しており、示
された信号は特定の許容値の組みに対するグローバルＰ
ＶＴ変動の１方の限界であるＰＶＴ条件を有する。これ
らの条件での立ち上がりエッジにおける最小遅延時間Tf
が、図３の（Ｂ）の実線の立ち上がりエッジによって示
されている。上記のローカルＰＶＴ変動も、全体の最小
ＰＶＴ遅延Tfの約15％のタイミングジッタを生じ、回路
の一部に供給されたクロック信号（例えば図２の（Ａ）
のCK3）が時間Tfだけ遅延しているが、回路の異なる部
分に配給された他のクロック信号（例えば図２の（Ａ）
のCK0）は立ち上がりエッジEに対して異なる時間TF*だ
け遅延される。限界のグローバルＰＶＴ条件の同一の組
みに対する最大の遅延時間は、図３の（Ｂ）の破線の立
ち上がりエッジf*で示される。
【００１９】図３の（Ｃ）は、グローバルＰＶＴの許容
範囲の一方の限界であるＰＶＴ条件を有するクロック信
号CKの立ち上がりエッジによる遅延、すなわち最大グロ
ーバルＰＶＴ遅延を示す。これらの条件での立ち上がり
エッジEによる最大遅延は、図３の（Ｃ）の実線の立ち
上がりsで示されるように、Tsである。ローカルＰＶＴ
変動は、異なる信号の間にTsの約15％のジッタJsを生
じ、回路の異なる部分に配給されたクロック信号に対し
て、ＰＶＴ条件がＰＶＴ許容範囲のこの端である時に
は、立ち上がりエッジ遅延時間はTs*とTsの間の時間で
ある。
範囲の一方の限界であるＰＶＴ条件を有するクロック信
号CKの立ち上がりエッジによる遅延、すなわち最大グロ
ーバルＰＶＴ遅延を示す。これらの条件での立ち上がり
エッジEによる最大遅延は、図３の（Ｃ）の実線の立ち
上がりsで示されるように、Tsである。ローカルＰＶＴ
変動は、異なる信号の間にTsの約15％のジッタJsを生
じ、回路の異なる部分に配給されたクロック信号に対し
て、ＰＶＴ条件がＰＶＴ許容範囲のこの端である時に
は、立ち上がりエッジ遅延時間はTs*とTsの間の時間で
ある。
【００２０】図３の（Ａ）から（Ｃ）のタイミングシン
ボルを参照すると、クロック配給回路の実際の一例にお
いては、クロック信号CKは６７３ＭＨｚの周波数を有
し、クロックサイクル周期Tは1.48nsである。最小クロ
ック遅延Tfは720psであり、Tf*(=Tf+15％）は830psであ
る。これらの環境におけるクロック配給ジッタJfは110p
sである。この例における最大クロック遅延Tsは1830ps
であり、Ts*(=Ts-15％）は1555psである。これらの環境
におけるクロック配給ジッタJsは275psである。立ち上
がりエッジ速度は280ps程度である。
ボルを参照すると、クロック配給回路の実際の一例にお
いては、クロック信号CKは６７３ＭＨｚの周波数を有
し、クロックサイクル周期Tは1.48nsである。最小クロ
ック遅延Tfは720psであり、Tf*(=Tf+15％）は830psであ
る。これらの環境におけるクロック配給ジッタJfは110p
sである。この例における最大クロック遅延Tsは1830ps
であり、Ts*(=Ts-15％）は1555psである。これらの環境
におけるクロック配給ジッタJsは275psである。立ち上
がりエッジ速度は280ps程度である。
【００２１】図３の（Ａ）から（Ｃ）を参照した上記の
説明から、クロック配給遅延は、実際には、クロックサ
イクル周期Tよりも長くなることがあり、「最大遅延」
ＰＶＴ条件の下で75psから350psの間で変化する図３の
（Ｃ）の時間オーバーシュートTpを有する。クロック配
給遅延も720psの低さになることがあり、それは「最大
遅延」ＰＶＴ条件の下でクロックサイクル周期の半分よ
りも小さい。
説明から、クロック配給遅延は、実際には、クロックサ
イクル周期Tよりも長くなることがあり、「最大遅延」
ＰＶＴ条件の下で75psから350psの間で変化する図３の
（Ｃ）の時間オーバーシュートTpを有する。クロック配
給遅延も720psの低さになることがあり、それは「最大
遅延」ＰＶＴ条件の下でクロックサイクル周期の半分よ
りも小さい。
【００２２】リセット信号RもクロックCKと同様の方法
で配給されるので（図２の（Ａ）と（Ｂ）を参照）、リ
セット信号Rも伝播遅延において広い変動を示す。ＰＶ
Ｔに渡る伝播時間におけるこれらの変動の逆の結果が、
図４の（Ａ）から（Ｃ）を参照して示される。
で配給されるので（図２の（Ａ）と（Ｂ）を参照）、リ
セット信号Rも伝播遅延において広い変動を示す。ＰＶ
Ｔに渡る伝播時間におけるこれらの変動の逆の結果が、
図４の（Ａ）から（Ｃ）を参照して示される。
【００２３】図４の（Ａ）は、図１の行き先チップ3の
それぞれの入力ピン7CKと7Rで受取られるクロックCKと
リセット信号Rを示す。第１のクロックサイクルCYCLE1
はクロック信号CKの立ち上がりエッジEで始まる。クロ
ック信号CKとリセット信号Rがレジスタのクロック入力
とリセット入力にそれぞれ使用されるものと仮定する。
リセット信号は存在し、クロック信号CKの立ち上がりエ
ッジの前の最小セットアップtsの間安定でなければなら
ない。
それぞれの入力ピン7CKと7Rで受取られるクロックCKと
リセット信号Rを示す。第１のクロックサイクルCYCLE1
はクロック信号CKの立ち上がりエッジEで始まる。クロ
ック信号CKとリセット信号Rがレジスタのクロック入力
とリセット入力にそれぞれ使用されるものと仮定する。
リセット信号は存在し、クロック信号CKの立ち上がりエ
ッジの前の最小セットアップtsの間安定でなければなら
ない。
【００２４】図４の（Ｂ）は、図２の（Ａ）と（Ｂ）に
示されたような回路を通過して配給された後、図１の信
号処理回路部分５の１つで受取られるクロック信号CKA
とリセット信号RAを示す。図４の（Ｂ）の例では、クロ
ック信号CKAは元のクロック信号CKに対して時間dCKAだ
け遅延される。リセット信号RAは元のリセット信号Rに
対して時間dRAだけ遅延される。図４の（Ｂ）の例で
は、クロック遅延dCKAとリセット遅延dRAはほぼ同じで
あり、その結果、RAにおける立ち上がりエッジは、図５
の（Ｂ）のCYCLE1におけるクロック信号CKAの立ち上が
りエッジAのセットアップ時間tsより前に発生する。こ
れにより、意図したように、図５の（Ａ）のCYCLE1で与
えられるリセット信号は立ち上がりエッジAにおいてレ
ジスタがリセットされるようにする。
示されたような回路を通過して配給された後、図１の信
号処理回路部分５の１つで受取られるクロック信号CKA
とリセット信号RAを示す。図４の（Ｂ）の例では、クロ
ック信号CKAは元のクロック信号CKに対して時間dCKAだ
け遅延される。リセット信号RAは元のリセット信号Rに
対して時間dRAだけ遅延される。図４の（Ｂ）の例で
は、クロック遅延dCKAとリセット遅延dRAはほぼ同じで
あり、その結果、RAにおける立ち上がりエッジは、図５
の（Ｂ）のCYCLE1におけるクロック信号CKAの立ち上が
りエッジAのセットアップ時間tsより前に発生する。こ
れにより、意図したように、図５の（Ａ）のCYCLE1で与
えられるリセット信号は立ち上がりエッジAにおいてレ
ジスタがリセットされるようにする。
【００２５】図４の（Ｃ）は、同一の行き先チップ3の
内部で図１の信号処理回路部分の異なる１つにおいて受
け取られるクロック信号CKBとリセット信号RBを示す。
クロック信号CKBは元のクロック信号CKに対して時間dCK
Bだけ遅延され、リセット信号RBは元のリセット信号Rに
対して時間dRBだけ遅延される。図４の（Ｃ）の例にお
いては、クロック遅延dCKBは図４の（Ｂ）のクロック信
号CKAに生じるクロック遅延dCKAにほぼ等しいが、ＰＶ
Ｔ変動のために、リセット信号RBに生じるリセット遅延
dRBは図４の（Ｂ）のリセット信号に生じる遅延dRAより
大きい。図４の（Ｃ）の例では、リセット信号RBは、図
４の（Ｃ）のCYCLE1においてレジスタのセットアップ時
間tsにはもはや適合しないまで遅延される。これによ
り、レジスタは立ち上がりエッジBまでリセットされな
い。
内部で図１の信号処理回路部分の異なる１つにおいて受
け取られるクロック信号CKBとリセット信号RBを示す。
クロック信号CKBは元のクロック信号CKに対して時間dCK
Bだけ遅延され、リセット信号RBは元のリセット信号Rに
対して時間dRBだけ遅延される。図４の（Ｃ）の例にお
いては、クロック遅延dCKBは図４の（Ｂ）のクロック信
号CKAに生じるクロック遅延dCKAにほぼ等しいが、ＰＶ
Ｔ変動のために、リセット信号RBに生じるリセット遅延
dRBは図４の（Ｂ）のリセット信号に生じる遅延dRAより
大きい。図４の（Ｃ）の例では、リセット信号RBは、図
４の（Ｃ）のCYCLE1においてレジスタのセットアップ時
間tsにはもはや適合しないまで遅延される。これによ
り、レジスタは立ち上がりエッジBまでリセットされな
い。
【００２６】図４の（Ｂ）と（Ｃ）から明らかなよう
に、ＰＶＴ変動のために、リセット信号がその行き先に
着くクロックサイクルは変動することになる。この変動
は、クロック変動又はジッタがまったくない場合にも起
こり、到着のクロックサイクルのタイミングにおける変
動は、リセット信号自体の伝播時間における変動からす
べて発生する。変動は、もちろん実際に不可避的にも起
きるクロックタイミングの変動を考慮した時にも悪化す
る。図２の（Ａ）と（Ｂ）のクロック及びリセット配給
ツリーが、配給されたクロック信号CK0からCKn-1のそれ
ぞれの遅延がその対応する配給されたリセット信号R0か
らRn-1の遅延に一致するように合わされている場合で
も、そのようになる。実際、遅延の一致は正確にはＰＶ
Ｔの特定の組みでだけ可能であり、ＰＶＴ条件のすべて
の範囲に渡って常には達成できない。従って、ＰＶＴ範
囲の１つの特定の点で正確に動作する回路は、例えば温
度がその時間周期より更に高い方へ移ったそれより後の
時間には正確にはもはや動作しない。
に、ＰＶＴ変動のために、リセット信号がその行き先に
着くクロックサイクルは変動することになる。この変動
は、クロック変動又はジッタがまったくない場合にも起
こり、到着のクロックサイクルのタイミングにおける変
動は、リセット信号自体の伝播時間における変動からす
べて発生する。変動は、もちろん実際に不可避的にも起
きるクロックタイミングの変動を考慮した時にも悪化す
る。図２の（Ａ）と（Ｂ）のクロック及びリセット配給
ツリーが、配給されたクロック信号CK0からCKn-1のそれ
ぞれの遅延がその対応する配給されたリセット信号R0か
らRn-1の遅延に一致するように合わされている場合で
も、そのようになる。実際、遅延の一致は正確にはＰＶ
Ｔの特定の組みでだけ可能であり、ＰＶＴ条件のすべて
の範囲に渡って常には達成できない。従って、ＰＶＴ範
囲の１つの特定の点で正確に動作する回路は、例えば温
度がその時間周期より更に高い方へ移ったそれより後の
時間には正確にはもはや動作しない。
【００２７】リセット信号Rがクロック信号CKの立ち上
がりエッジの１つに同期されていても、例えば図１のク
ロック及びリセット入力ピン7CKと7Rに接続される回路
に同期していても、タイミングの問題は生じる。この場
合、図５の（Ａ）に示すように、リセット信号Rの立ち
上がりエッジはCYCLE1のクロック信号CKの立ち上がりエ
ッジEに同期している。図５の（Ｂ）は、クロックサイ
クル周期全体より大きな相対的に大きな時間dCKAだけ、
クロック信号CKAが元のクロック信号CKに対して遅延し
ている状態を示す。一方、リセットRAは、元のリセット
Rに対してより短い時間dRAだけ遅延され、ＰＶＴ変動か
らdRAとdCKAの差が生じる。その結果、リセット信号
は、図５の（Ａ）でリセット信号が与えられるCYCLE1の
前のサイクルである図５の（Ｂ）のCYCLE0で、レジスタ
のセットアップの要求を満たす時間に、レジスタに受取
られる。これにより、意図した通りに、レジスタはクロ
ック信号CKAの立ち上がりエッジよりむしろ立ち上がり
エッジBでリセットされる。
がりエッジの１つに同期されていても、例えば図１のク
ロック及びリセット入力ピン7CKと7Rに接続される回路
に同期していても、タイミングの問題は生じる。この場
合、図５の（Ａ）に示すように、リセット信号Rの立ち
上がりエッジはCYCLE1のクロック信号CKの立ち上がりエ
ッジEに同期している。図５の（Ｂ）は、クロックサイ
クル周期全体より大きな相対的に大きな時間dCKAだけ、
クロック信号CKAが元のクロック信号CKに対して遅延し
ている状態を示す。一方、リセットRAは、元のリセット
Rに対してより短い時間dRAだけ遅延され、ＰＶＴ変動か
らdRAとdCKAの差が生じる。その結果、リセット信号
は、図５の（Ａ）でリセット信号が与えられるCYCLE1の
前のサイクルである図５の（Ｂ）のCYCLE0で、レジスタ
のセットアップの要求を満たす時間に、レジスタに受取
られる。これにより、意図した通りに、レジスタはクロ
ック信号CKAの立ち上がりエッジよりむしろ立ち上がり
エッジBでリセットされる。
【００２８】図１から５はチップ上のソースノードから
チップ上の複数の行き先ノードへ信号を配給する時の問
題を説明したが、リセット信号がソースノードから信号
の１個の行き先ノードへ配給される時にも同じ問題が起
きる。例えば、図４の（Ｂ）と（Ｃ）は、同一回路内で
単一のノード点（ポイント）から２個の異なる行き先ノ
ードＡとＢに配給されるクロック信号CKとリセット信号
Rのタイミングを示していると説明したが、それらの図
は、同一デバイス内で異なる時間ＡとＢに１個のソース
ノードから単一の行き先ポイントに、又は２個の異なる
デバイスＡとＢで等価なソースノードと行き先ノードの
間で配給される信号のタイミングも表している。
チップ上の複数の行き先ノードへ信号を配給する時の問
題を説明したが、リセット信号がソースノードから信号
の１個の行き先ノードへ配給される時にも同じ問題が起
きる。例えば、図４の（Ｂ）と（Ｃ）は、同一回路内で
単一のノード点（ポイント）から２個の異なる行き先ノ
ードＡとＢに配給されるクロック信号CKとリセット信号
Rのタイミングを示していると説明したが、それらの図
は、同一デバイス内で異なる時間ＡとＢに１個のソース
ノードから単一の行き先ポイントに、又は２個の異なる
デバイスＡとＢで等価なソースノードと行き先ノードの
間で配給される信号のタイミングも表している。
【００２９】このような問題は、上記のリセット信号の
ようなソースノードから行き先ノードまでの送信信号の
最小伝播時間における変動が、デバイスの予定したクロ
ック周波数でのクロック周期に対して十分に大きく、送
信信号が行き先ノードに到着するクロックサイクルにお
ける変動を生じるいかなるデバイスでも生じ得る。実
際、最小伝播時間を有するソースノードと行き先ノード
の間の送信経路は、もっぱら受動的（配線部分又はトラ
ッキング）であるか、又はゲート又はバッファのような
能動的要素を含む。最小伝播時間は、最速の実際に実現
可能な特定のデバイスのための送信経路に関係する。
ようなソースノードから行き先ノードまでの送信信号の
最小伝播時間における変動が、デバイスの予定したクロ
ック周波数でのクロック周期に対して十分に大きく、送
信信号が行き先ノードに到着するクロックサイクルにお
ける変動を生じるいかなるデバイスでも生じ得る。実
際、最小伝播時間を有するソースノードと行き先ノード
の間の送信経路は、もっぱら受動的（配線部分又はトラ
ッキング）であるか、又はゲート又はバッファのような
能動的要素を含む。最小伝播時間は、最速の実際に実現
可能な特定のデバイスのための送信経路に関係する。
【００３０】
【課題を解決するための手段】本発明の第１の態様によ
れば、ソースノードから行き先ノードまでの送信信号の
最小伝播時間における変動が、デバイスの予定クロック
周波数でのクロック周期に比べて十分に大きく、前記送
信信号が前記行き先ノードに到着するクロックサイクル
に変動を生じる半導体集積回路デバイスが提供され、そ
のデバイスは、前記ソースノードと前記行き先ノードの
間に直列に接続された複数のクロック動作要素を備え、
前記複数のクロック動作要素は、第１のクロックサイク
ルにおいて前記ソースノードに存在する前記送信信号を
表すシフト信号を、所定数のクロックサイクル当たり１
つのクロック動作要素でなるクロック動作要素の列を通
して前記ソースノードから前記行き先ノードにシフトさ
れるようにし、各クロック動作要素から次のクロック動
作要素への前記シフト信号の伝播時間における変動は前
記クロック周期に比べて十分に小さく、前記シフト信号
が次のクロック動作要素に到着するクロックサイクルは
変化せず、前記シフト信号は前記第１のクロックサイク
ルのあとの固定数のクロックサイクルに前記行き先ノー
ドに常に到着するように、前記クロック動作要素の列が
配置されている。
れば、ソースノードから行き先ノードまでの送信信号の
最小伝播時間における変動が、デバイスの予定クロック
周波数でのクロック周期に比べて十分に大きく、前記送
信信号が前記行き先ノードに到着するクロックサイクル
に変動を生じる半導体集積回路デバイスが提供され、そ
のデバイスは、前記ソースノードと前記行き先ノードの
間に直列に接続された複数のクロック動作要素を備え、
前記複数のクロック動作要素は、第１のクロックサイク
ルにおいて前記ソースノードに存在する前記送信信号を
表すシフト信号を、所定数のクロックサイクル当たり１
つのクロック動作要素でなるクロック動作要素の列を通
して前記ソースノードから前記行き先ノードにシフトさ
れるようにし、各クロック動作要素から次のクロック動
作要素への前記シフト信号の伝播時間における変動は前
記クロック周期に比べて十分に小さく、前記シフト信号
が次のクロック動作要素に到着するクロックサイクルは
変化せず、前記シフト信号は前記第１のクロックサイク
ルのあとの固定数のクロックサイクルに前記行き先ノー
ドに常に到着するように、前記クロック動作要素の列が
配置されている。
【００３１】本発明の第２の態様によれば、ソースノー
ドから行き先ノードまでの送信信号の最小伝播時間にお
ける変動が、デバイスの予定クロック周波数でのクロッ
ク周期に比べて十分に大きく、前記送信信号が前記行き
先ノードに到着するクロックサイクルに変動を生じる半
導体集積回路デバイスにおいて、前記ソースノードから
前記行き先ノードまで送信信号を伝播させる方法が提供
され、前記方法は、（ａ）前記ソースノードと前記行き
先ノードの間に複数のクロック動作要素を直列に配置
し、（ｂ）第１のクロックサイクルにおいて前記ソース
ノードに存在する前記送信信号を表すシフト信号を、所
定数のクロックサイクル当たり１つのクロック動作要素
でなるクロック動作要素の列を通して前記ソースノード
から前記行き先ノードにシフトされるようにし、前記ス
テップ（ａ）において、各クロック動作要素から次のク
ロック動作要素への前記シフト信号の伝播時間における
変動が前記クロック周期に比べて十分に小さく、前記シ
フト信号が次のクロック動作要素に到着するクロックサ
イクルは変化せず、前記シフト信号は前記第１のクロッ
クサイクルのあとの固定数のクロックサイクルに前記行
き先ノードに常に到着するように前記クロック動作要素
を配置する。
ドから行き先ノードまでの送信信号の最小伝播時間にお
ける変動が、デバイスの予定クロック周波数でのクロッ
ク周期に比べて十分に大きく、前記送信信号が前記行き
先ノードに到着するクロックサイクルに変動を生じる半
導体集積回路デバイスにおいて、前記ソースノードから
前記行き先ノードまで送信信号を伝播させる方法が提供
され、前記方法は、（ａ）前記ソースノードと前記行き
先ノードの間に複数のクロック動作要素を直列に配置
し、（ｂ）第１のクロックサイクルにおいて前記ソース
ノードに存在する前記送信信号を表すシフト信号を、所
定数のクロックサイクル当たり１つのクロック動作要素
でなるクロック動作要素の列を通して前記ソースノード
から前記行き先ノードにシフトされるようにし、前記ス
テップ（ａ）において、各クロック動作要素から次のク
ロック動作要素への前記シフト信号の伝播時間における
変動が前記クロック周期に比べて十分に小さく、前記シ
フト信号が次のクロック動作要素に到着するクロックサ
イクルは変化せず、前記シフト信号は前記第１のクロッ
クサイクルのあとの固定数のクロックサイクルに前記行
き先ノードに常に到着するように前記クロック動作要素
を配置する。
【００３２】本発明を適用したデバイスは、広い動作条
件及び相対的に大きな配給距離に渡ってタイミングを補
正することを保証でき、たとえクロック周波数が更に大
きくなっても保証でき、そして前記ソースノードと前記
（もっとも遠い）行き先ノードの間の距離が、単一の組
合せ（複数リンク）配給チェーンを使用して十分な信頼
性でカバーできる物理的な距離より大きい時にも使用で
きる。
件及び相対的に大きな配給距離に渡ってタイミングを補
正することを保証でき、たとえクロック周波数が更に大
きくなっても保証でき、そして前記ソースノードと前記
（もっとも遠い）行き先ノードの間の距離が、単一の組
合せ（複数リンク）配給チェーンを使用して十分な信頼
性でカバーできる物理的な距離より大きい時にも使用で
きる。
【００３３】最小伝播時間は、ソースノード−行き先ノ
ード間の距離とデバイスの単位長さ当たりの信号伝播遅
延の測定値の積であると考えられる。実際に、単位長さ
当たりの信号伝播遅延は、使用される製造技術（例え
ば、シリコン、シリコン−ゲルマニューム、ガリウム−
砒素）、プロセスのタイプ（例えば、ECL又はCMOS）、
製造スケール（例えば、0.18μm又は0.11μm）、ソース
ノードから行き先ノードまでの組合せ配給チェーンにお
けるバッファ及びゲートの個数、それらのバッファ及び
ゲートのスイッチ時間、接続により現れる負荷、バッフ
ァ及びゲートの入力負荷、バッファ及びゲートの駆動強
度、及び使用される駆動電圧のような要因により影響さ
れる。
ード間の距離とデバイスの単位長さ当たりの信号伝播遅
延の測定値の積であると考えられる。実際に、単位長さ
当たりの信号伝播遅延は、使用される製造技術（例え
ば、シリコン、シリコン−ゲルマニューム、ガリウム−
砒素）、プロセスのタイプ（例えば、ECL又はCMOS）、
製造スケール（例えば、0.18μm又は0.11μm）、ソース
ノードから行き先ノードまでの組合せ配給チェーンにお
けるバッファ及びゲートの個数、それらのバッファ及び
ゲートのスイッチ時間、接続により現れる負荷、バッフ
ァ及びゲートの入力負荷、バッファ及びゲートの駆動強
度、及び使用される駆動電圧のような要因により影響さ
れる。
【００３４】本発明の実施例は最小伝播時間の変動が予
定クロック周波数でのクロック周期の５％より大きい時
に有用であり、特に最小伝播時間の変動が予定クロック
周波数でのクロック周期の１５％より大きい時に有用で
あり、更に最小伝播時間の変動が予定クロック周波数で
のクロック周期の４０％又はそれより大きい時に有用で
ある。
定クロック周波数でのクロック周期の５％より大きい時
に有用であり、特に最小伝播時間の変動が予定クロック
周波数でのクロック周期の１５％より大きい時に有用で
あり、更に最小伝播時間の変動が予定クロック周波数で
のクロック周期の４０％又はそれより大きい時に有用で
ある。
【００３５】１つの例では、最小伝播時間の変動は最小
伝播時間の約１５％であるが、それは最小伝播時間の約
５％と低くても、最小伝播時間の約２５％と高くても、
それ以上でもよい。
伝播時間の約１５％であるが、それは最小伝播時間の約
５％と低くても、最小伝播時間の約２５％と高くても、
それ以上でもよい。
【００３６】0.18μmプロセスで500MHz以上のクロック
周波数を有するシリコンに本発明を適用した実施例で
は、ソースノード−行き先ノード間の距離がこの集積回
路デバイスの製造スケールの２万倍以上である時にも、
そして距離が集積回路デバイスの製造スケールの４万倍
以上である時にも、この送信信号の信頼性のある配給が
実現される。異なる材料、プロセスに応じて、異なる要
因が適用される。
周波数を有するシリコンに本発明を適用した実施例で
は、ソースノード−行き先ノード間の距離がこの集積回
路デバイスの製造スケールの２万倍以上である時にも、
そして距離が集積回路デバイスの製造スケールの４万倍
以上である時にも、この送信信号の信頼性のある配給が
実現される。異なる材料、プロセスに応じて、異なる要
因が適用される。
【００３７】0.18μmプロセスのシリコンに本発明を適
用した実施例では、クロック周波数は500MHz以上であ
り、ソースノード−行き先ノード間の距離は4mm以上で
ある。
用した実施例では、クロック周波数は500MHz以上であ
り、ソースノード−行き先ノード間の距離は4mm以上で
ある。
【００３８】１つの例では、最小伝播時間は、予定クロ
ック周波数におけるクロック周期の少なくとも半分であ
る。
ック周波数におけるクロック周期の少なくとも半分であ
る。
【００３９】他の例では、ソースノード−行き先ノード
間の距離が予定クロック周波数におけるクロック周期の
Ｙ倍以上である時にも、送信信号の信頼性のある配給が
可能であり、そこでは0.18μmプロセスのシリコンに対
してはＹが秒当たり２５０万ｍであり、更にはＹが秒当
たり５００万ｍでも可能である。異なる材料、プロセス
に応じて、異なる要因が適用される。
間の距離が予定クロック周波数におけるクロック周期の
Ｙ倍以上である時にも、送信信号の信頼性のある配給が
可能であり、そこでは0.18μmプロセスのシリコンに対
してはＹが秒当たり２５０万ｍであり、更にはＹが秒当
たり５００万ｍでも可能である。異なる材料、プロセス
に応じて、異なる要因が適用される。
【００４０】１つのクロック動作要素から次のクロック
動作要素へのシフト信号の伝播遅延の変動が十分に小さ
く、クロック動作要素のタイミング要求が所定のクロッ
ク周波数に対して満足できるように、クロック動作要素
は、互いに離れて配置される。
動作要素へのシフト信号の伝播遅延の変動が十分に小さ
く、クロック動作要素のタイミング要求が所定のクロッ
ク周波数に対して満足できるように、クロック動作要素
は、互いに離れて配置される。
【００４１】
【発明の実施の形態】図６は、本発明の実施例で使用す
る信号配給回路１００の第１の例を示すブロック図であ
る。信号配給回路１００は、（図１のリセット信号のよ
うな）デジタル信号を（図１の入力ピン7Rのようなソー
スノードから（図１の信号処理部50から5n-1のような）
複数の行き先ノードに配給するのに、チップ内で使用で
きる。従って、図６の回路は、図２の（Ｂ）を参照して
既に説明したリセット信号配給回路１１の置き換えを意
図している。図６において、リセット信号R,R0,R1,R2及
びR3は図２の（Ｂ）の同じように命名されたリセット信
号に対応することが意図されている。クロック信号CK0
からCK3も、図２の（Ａ）の同じように命名されたクロ
ック信号に対応することが意図されており、それらは入
力クロック信号CKから導出される。この実施例において
は、クロック信号CK0からCK3は、図２の（Ａ）のクロッ
ク配給回路を使用して生成される。
る信号配給回路１００の第１の例を示すブロック図であ
る。信号配給回路１００は、（図１のリセット信号のよ
うな）デジタル信号を（図１の入力ピン7Rのようなソー
スノードから（図１の信号処理部50から5n-1のような）
複数の行き先ノードに配給するのに、チップ内で使用で
きる。従って、図６の回路は、図２の（Ｂ）を参照して
既に説明したリセット信号配給回路１１の置き換えを意
図している。図６において、リセット信号R,R0,R1,R2及
びR3は図２の（Ｂ）の同じように命名されたリセット信
号に対応することが意図されている。クロック信号CK0
からCK3も、図２の（Ａ）の同じように命名されたクロ
ック信号に対応することが意図されており、それらは入
力クロック信号CKから導出される。この実施例において
は、クロック信号CK0からCK3は、図２の（Ａ）のクロッ
ク配給回路を使用して生成される。
【００４２】図６の信号配給回路１００は、４つのステ
ージS0からS3で４本のラインL0からL3に沿って配置され
た１０個の正エッジトリガレジスタ（クロック動作要
素）G03,G12,G13,G21-G23及びG30-G33を備える。レジス
タG30-G33は、ラインL3に沿って、４つの個別のステー
ジS0からS3に配置される。レジスタG21からG23は、ライ
ンL2に沿って、それぞれステージS1からS3に配置され
る。レジスタG12からG13は、ラインL1に沿って、それぞ
れステージS2とS3に配置される。レジスタG03は、ステ
ージS3のラインL0上に配置される。
ージS0からS3で４本のラインL0からL3に沿って配置され
た１０個の正エッジトリガレジスタ（クロック動作要
素）G03,G12,G13,G21-G23及びG30-G33を備える。レジス
タG30-G33は、ラインL3に沿って、４つの個別のステー
ジS0からS3に配置される。レジスタG21からG23は、ライ
ンL2に沿って、それぞれステージS1からS3に配置され
る。レジスタG12からG13は、ラインL1に沿って、それぞ
れステージS2とS3に配置される。レジスタG03は、ステ
ージS3のラインL0上に配置される。
【００４３】ラインL3に沿って配置された４個のレジス
タG30からG33のそれぞれは、そのクロック入力で、クロ
ック信号CK3を受取る。ラインL2に沿って配置された４
個のレジスタG21からG23のそれぞれは、クロック信号CK
2でクロック動作される。ラインL1に沿って配置された
レジスタG12とG13の両方は、クロック信号CK1でクロッ
ク動作される。ラインL0上に配置されたレジスタG03
は、クロック信号CK0でクロック動作される。
タG30からG33のそれぞれは、そのクロック入力で、クロ
ック信号CK3を受取る。ラインL2に沿って配置された４
個のレジスタG21からG23のそれぞれは、クロック信号CK
2でクロック動作される。ラインL1に沿って配置された
レジスタG12とG13の両方は、クロック信号CK1でクロッ
ク動作される。ラインL0上に配置されたレジスタG03
は、クロック信号CK0でクロック動作される。
【００４４】レジスタのラインL0からL3は、信号が配給
される信号処理回路部分５の間の間隔"c"とほぼ同じ距
離で物理的に離れていることが望ましく、図１の例では
その距離はピン間隔"b"とほぼ同一である。従って、レ
ジスタのラインは、その対応する入力ピンとその対応す
る信号処理回路部分５の間に配置されることが望まし
く、レジスタは物理的にそれにもっとも近いクロックラ
インに配給されるクロック信号によりクロック動作する
ことが望ましい。
される信号処理回路部分５の間の間隔"c"とほぼ同じ距
離で物理的に離れていることが望ましく、図１の例では
その距離はピン間隔"b"とほぼ同一である。従って、レ
ジスタのラインは、その対応する入力ピンとその対応す
る信号処理回路部分５の間に配置されることが望まし
く、レジスタは物理的にそれにもっとも近いクロックラ
インに配給されるクロック信号によりクロック動作する
ことが望ましい。
【００４５】レジスタは、次のようにツリー状に配置及
び接続され、ステージS0では単一のレジスタG30を有
し、ステージS1では２個のレジスタG21とG31を有し、ス
テージS2では３個のレジスタG12,G22及びG32を有し、そ
してステージS3では４個のレジスタG03,G13,G23及びG33
を有する。各レジスタは、前のステージからリセット信
号を受けるためのデータ入力dと、次のステージにリセ
ット信号を出力するためのデータqとを有する。レジス
タのツリー状の形の頭の位置のレジスタG30は、その入
力dでリセット信号（送信信号）Rを受取り、その出力q
に中間リセット信号（シフト信号）R30を出力する。ス
テージS1のレジスタG21とG31の両方は、その個別の入力
dで前のステージS0から中間リセット信号R30を受取り、
その個別の出力qに中間リセット信号R21とR31を出力す
る。ステージS2のレジスタG12とG22の両方は、その個別
の入力dで前のステージS1から中間リセット信号R21を受
取るが、ステージS2のレジスタG32は、その個別の入力d
で前のステージS1から中間リセット信号R31を受取る。
ステージS2の３個のレジスタG12,G22及びG32は、その個
別の出力qに中間リセット信号R12,R22及びR32を出力す
る。ステージS3のレジスタG03とG13の両方は、その個別
の入力dで前のステージS2から中間リセット信号R12を受
取るが、ステージS3のレジスタG23とG33は、その個別の
入力dで前のステージS2から中間リセット信号R22とR32
を受取る。最終ステージS3のレジスタG03,G13,G23及びG
33の４個の個別の出力qは、それぞれ配給されたリセッ
ト信号R0からR3である。
び接続され、ステージS0では単一のレジスタG30を有
し、ステージS1では２個のレジスタG21とG31を有し、ス
テージS2では３個のレジスタG12,G22及びG32を有し、そ
してステージS3では４個のレジスタG03,G13,G23及びG33
を有する。各レジスタは、前のステージからリセット信
号を受けるためのデータ入力dと、次のステージにリセ
ット信号を出力するためのデータqとを有する。レジス
タのツリー状の形の頭の位置のレジスタG30は、その入
力dでリセット信号（送信信号）Rを受取り、その出力q
に中間リセット信号（シフト信号）R30を出力する。ス
テージS1のレジスタG21とG31の両方は、その個別の入力
dで前のステージS0から中間リセット信号R30を受取り、
その個別の出力qに中間リセット信号R21とR31を出力す
る。ステージS2のレジスタG12とG22の両方は、その個別
の入力dで前のステージS1から中間リセット信号R21を受
取るが、ステージS2のレジスタG32は、その個別の入力d
で前のステージS1から中間リセット信号R31を受取る。
ステージS2の３個のレジスタG12,G22及びG32は、その個
別の出力qに中間リセット信号R12,R22及びR32を出力す
る。ステージS3のレジスタG03とG13の両方は、その個別
の入力dで前のステージS2から中間リセット信号R12を受
取るが、ステージS3のレジスタG23とG33は、その個別の
入力dで前のステージS2から中間リセット信号R22とR32
を受取る。最終ステージS3のレジスタG03,G13,G23及びG
33の４個の個別の出力qは、それぞれ配給されたリセッ
ト信号R0からR3である。
【００４６】図６の信号配給回路１００の動作を、図７
のタイムチャートを参照して説明する。図３の（Ａ）か
ら（Ｃ）を参照して説明したように、４つの配給された
クロック信号CK0からCK3は、個別の配給経路に沿ったＰ
ＶＴ変動に起因して、互いにある程度のタイミングジッ
タを生じるのが避けられない。図７は、これらの４つの
配給されたクロック信号のそれぞれにより生じる遅延が
CK0からCK3の順で一様に増加するように変化する例を示
す。これは単に説明を簡単にするためであり、実際には
これらのクロック信号の間のジッタは一様でもなく予測
可能でもない。この例では、図６に示したレジスタのツ
リー状の形の頭のレジスタG30がリセット信号Rを受取
り、クロック信号CK3によりクロック動作されるので、
図７におけるすべてのタイミングは、クロック信号CK3
に対して示され、それはクロックサイクル0から4に分け
られる。レジスタのスイッチ時間と１つのレジスタから
他のレジスタへの中間リセット信号の伝播時間のいずれ
も、この説明では考慮しないが、後でより詳細に検討す
る場合には考慮する。
のタイムチャートを参照して説明する。図３の（Ａ）か
ら（Ｃ）を参照して説明したように、４つの配給された
クロック信号CK0からCK3は、個別の配給経路に沿ったＰ
ＶＴ変動に起因して、互いにある程度のタイミングジッ
タを生じるのが避けられない。図７は、これらの４つの
配給されたクロック信号のそれぞれにより生じる遅延が
CK0からCK3の順で一様に増加するように変化する例を示
す。これは単に説明を簡単にするためであり、実際には
これらのクロック信号の間のジッタは一様でもなく予測
可能でもない。この例では、図６に示したレジスタのツ
リー状の形の頭のレジスタG30がリセット信号Rを受取
り、クロック信号CK3によりクロック動作されるので、
図７におけるすべてのタイミングは、クロック信号CK3
に対して示され、それはクロックサイクル0から4に分け
られる。レジスタのスイッチ時間と１つのレジスタから
他のレジスタへの中間リセット信号の伝播時間のいずれ
も、この説明では考慮しないが、後でより詳細に検討す
る場合には考慮する。
【００４７】図７に示した例では、受取られた（受信さ
れた）リセット信号Rは、クロック信号CK3のサイクルCy
cle0の間アクティブになる。レジスタG30のセットアッ
プ時間はサイクルCycle0の期間に合っており、中間リセ
ット信号R30はサイクルCycle1が始まるクロック信号CK3
の立ち上がりエッジAで「高（ハイ）」になる。中間リ
セット信号R30のハイレベルは、サイクルCycle2の開始
の時に、クロック信号CK3とCK2の次の立ち上がりエッジ
BとCで、ステージS1のレジスタG31とG21を通してクロッ
クされ、中間リセット信号R31とR21がハイになる。同様
に、ステージS2の中間リセット信号R32,R22及びR12が、
Cycle3の開始の時に、クロックCK3,CK2及びCK1の個別の
立ち上がりエッジD,E及びFでハイになり、そして最終の
配給されたリセット信号R3,R2,R1及びR0は、Cycle4の開
始の時に、クロックCK3,CK2,CK1及びCK0の個別の立ち上
がりエッジG,H,I及びJでハイになる。配給されたリセッ
ト信号R0からR3がハイになる時間が、図７のそれらの信
号の立ち上がりエッジの回りのリングで示される。
れた）リセット信号Rは、クロック信号CK3のサイクルCy
cle0の間アクティブになる。レジスタG30のセットアッ
プ時間はサイクルCycle0の期間に合っており、中間リセ
ット信号R30はサイクルCycle1が始まるクロック信号CK3
の立ち上がりエッジAで「高（ハイ）」になる。中間リ
セット信号R30のハイレベルは、サイクルCycle2の開始
の時に、クロック信号CK3とCK2の次の立ち上がりエッジ
BとCで、ステージS1のレジスタG31とG21を通してクロッ
クされ、中間リセット信号R31とR21がハイになる。同様
に、ステージS2の中間リセット信号R32,R22及びR12が、
Cycle3の開始の時に、クロックCK3,CK2及びCK1の個別の
立ち上がりエッジD,E及びFでハイになり、そして最終の
配給されたリセット信号R3,R2,R1及びR0は、Cycle4の開
始の時に、クロックCK3,CK2,CK1及びCK0の個別の立ち上
がりエッジG,H,I及びJでハイになる。配給されたリセッ
ト信号R0からR3がハイになる時間が、図７のそれらの信
号の立ち上がりエッジの回りのリングで示される。
【００４８】従って、第１のレジスタG30のセットアッ
プの要求がCycle0で満たされているとすると、配給され
たリセット信号R0からR3のそれぞれは、Cycle4の開始の
時にアクティブになり、それは入力リセット信号Rがア
クティブになった後の４番目のサイクルである。この４
サイクルの遅延は、レジスタの４つのステージS0からS3
に起因する。
プの要求がCycle0で満たされているとすると、配給され
たリセット信号R0からR3のそれぞれは、Cycle4の開始の
時にアクティブになり、それは入力リセット信号Rがア
クティブになった後の４番目のサイクルである。この４
サイクルの遅延は、レジスタの４つのステージS0からS3
に起因する。
【００４９】配給されたリセット信号R0からR3は、配給
されたクロック信号CK0からCK3におけるジッタの結果、
互いにタイミングジッタを生じるが、特定の配給された
リセット信号のそれに関係するクロックに対するジッタ
は非常に小さく、最終ステージのレジスタのスイッチ時
間と、リセット及びクロック信号を信号処理回路の関係
する部分までのみ磁界距離配給する場合の金属ローディ
ング遅延のような要因に限られる。特定の配給されたク
ロック信号は、その関係する信号処理回路部分に配給さ
れるリセット信号の最終タイミングと信号処理回路部分
自体のタイミングの両方を制御するのに使用され、配給
されたリセット信号はローカルの配給されたクロック信
号の所定のクロックサイクル内に到着することが保証で
きる。例えば、配給されたリセット信号R3は、実際的に
は配給されたクロック信号CK0のクロックサイクルCycle
3内であるが、（レジスタG33のスイッチ時間を顧慮し
て）短い時間ではあるが配給されたクロック信号CK3の
クロックサイクルCycle4に入った時にハイになることが
保証される。
されたクロック信号CK0からCK3におけるジッタの結果、
互いにタイミングジッタを生じるが、特定の配給された
リセット信号のそれに関係するクロックに対するジッタ
は非常に小さく、最終ステージのレジスタのスイッチ時
間と、リセット及びクロック信号を信号処理回路の関係
する部分までのみ磁界距離配給する場合の金属ローディ
ング遅延のような要因に限られる。特定の配給されたク
ロック信号は、その関係する信号処理回路部分に配給さ
れるリセット信号の最終タイミングと信号処理回路部分
自体のタイミングの両方を制御するのに使用され、配給
されたリセット信号はローカルの配給されたクロック信
号の所定のクロックサイクル内に到着することが保証で
きる。例えば、配給されたリセット信号R3は、実際的に
は配給されたクロック信号CK0のクロックサイクルCycle
3内であるが、（レジスタG33のスイッチ時間を顧慮し
て）短い時間ではあるが配給されたクロック信号CK3の
クロックサイクルCycle4に入った時にハイになることが
保証される。
【００５０】図６のようなリセット信号配給回路を持つ
ことにより、リセット信号Rはクロックの１つのバージ
ョン（図６の例ではCK3）を使用して捕らえられ、そし
てリセット信号のクロック化されたバージョンは、レジ
スタの各ラインに沿って送られ、クロック信号の異なる
バージョンによってクロック化されるレジスタのライン
からラインに送られる。ライン間及び同一ラインに沿っ
たレジスタ間の信号遅延の変動は管理可能であるから、
リセット信号は決められたクロックサイクル（図６の例
ではリセット信号Rがアクティブになるサイクルの後の
４サイクル目）にすべての行き先ポイントにたまたま到
着する。所定のクロックサイクル中にそれぞれの行き先
に配給された信号が到着することを保証するために、信
号配給回路が満たさなければならないタイミング要求
は、図８を参照して詳細が説明される。
ことにより、リセット信号Rはクロックの１つのバージ
ョン（図６の例ではCK3）を使用して捕らえられ、そし
てリセット信号のクロック化されたバージョンは、レジ
スタの各ラインに沿って送られ、クロック信号の異なる
バージョンによってクロック化されるレジスタのライン
からラインに送られる。ライン間及び同一ラインに沿っ
たレジスタ間の信号遅延の変動は管理可能であるから、
リセット信号は決められたクロックサイクル（図６の例
ではリセット信号Rがアクティブになるサイクルの後の
４サイクル目）にすべての行き先ポイントにたまたま到
着する。所定のクロックサイクル中にそれぞれの行き先
に配給された信号が到着することを保証するために、信
号配給回路が満たさなければならないタイミング要求
は、図８を参照して詳細が説明される。
【００５１】図８は、図６の回路のレジスタG30とG21の
動作にのみ関係する信号のタイミングを示すタイミング
チャートである。受取ったリセット信号Rがクロック信
号CK3のサイクルCycle0の間にアクティブになるなら、
回路１００の全体でレジスタG30とG21の動作を補正する
ために、第１にCycle1の始まるクロック信号CK3の立ち
上がりエッジAでレジスタG30によりリセット信号Rがラ
ッチされることが保証され、第２に中間リセット信号R3
0はCycle2の始まりのクロック信号CK2の立ち上がりエッ
ジCでレジスタG210によりリセット信号R30がラッチされ
ることが保証されなければならない。
動作にのみ関係する信号のタイミングを示すタイミング
チャートである。受取ったリセット信号Rがクロック信
号CK3のサイクルCycle0の間にアクティブになるなら、
回路１００の全体でレジスタG30とG21の動作を補正する
ために、第１にCycle1の始まるクロック信号CK3の立ち
上がりエッジAでレジスタG30によりリセット信号Rがラ
ッチされることが保証され、第２に中間リセット信号R3
0はCycle2の始まりのクロック信号CK2の立ち上がりエッ
ジCでレジスタG210によりリセット信号R30がラッチされ
ることが保証されなければならない。
【００５２】第１の条件は、リセット信号Rが、クロッ
ク信号CK3の立ち上がりエッジAの時間Tsuの前に、しか
しクロック信号CK3の立ち上がりエッジYの時間Thoの後
に、ハイレベルに変化するならば満たされる。ここで、
TsuはレジスタG30とG21の最大セットアップ時間であ
り、Thoはこれらのレジスタの最大ホールド時間であ
る。これは、例えば、リセット信号RのタイミングをCK3
自体に対して固定する適当な回路を使用して通常は容易
に配置できる。
ク信号CK3の立ち上がりエッジAの時間Tsuの前に、しか
しクロック信号CK3の立ち上がりエッジYの時間Thoの後
に、ハイレベルに変化するならば満たされる。ここで、
TsuはレジスタG30とG21の最大セットアップ時間であ
り、Thoはこれらのレジスタの最大ホールド時間であ
る。これは、例えば、リセット信号RのタイミングをCK3
自体に対して固定する適当な回路を使用して通常は容易
に配置できる。
【００５３】一旦第１の条件を満たし、次にレジスタG3
0の出力qが遅延Tswの後にハイレベルに変化すように配
置する。ここで、Tswはそのレジスタのスイッチング時
間である。レジスタG30とG21の間の（例えば金属で形成
される）接続の容量及び抵抗のローディング（負荷）
が、更にリセット信号R30における伝播遅延Tpropを生
じ、レジスタG21の入力dのみがCycle1の開始のCK3の立
ち上がりエッジAのTsw+Tpropの後にハイになる。
0の出力qが遅延Tswの後にハイレベルに変化すように配
置する。ここで、Tswはそのレジスタのスイッチング時
間である。レジスタG30とG21の間の（例えば金属で形成
される）接続の容量及び抵抗のローディング（負荷）
が、更にリセット信号R30における伝播遅延Tpropを生
じ、レジスタG21の入力dのみがCycle1の開始のCK3の立
ち上がりエッジAのTsw+Tpropの後にハイになる。
【００５４】上記のように、レジスタG21をクロック動
作させるのに使用されるクロック信号CK2は、±Tjの間
のクロックCK3に対してタイミングジッタを生じる。も
しレジスタG21の入力dが立ち上がりエッジZの前のセッ
トアップ時間Tsuの前にハイになると、入力dのハイレベ
ルは立ち上がりエッジCよりむしろクロック信号CK2の立
ち上がりエッジZでラッチされ、その結果、レジスタG21
から出力される中間リセット信号R21は、Cycle2よりむ
しろCycle1の期間にハイになる。もしレジスタG21の入
力dが立ち上がりエッジZの前のセットアップ時間Tsuと
立ち上がりエッジZの後のホールド時間Thoの間にハイに
なると、レジスタG21から出力される中間リセット信号R
21は、不確定であり得る。もしレジスタG21の入力dがク
ロック信号CK2の立ち上がりエッジCの前のセットアップ
時間Tsuの後にハイになると、入力dのハイレベルは、正
しく動作するのに必要である、クロック信号CK2の立ち
上がりエッジCでラッチされず、その結果中間リセット
信号R21はCycle2よりむしろCycle3の開始でハイになる
だけである。レジスタG21のセットアップの要求がCycle
1の間に満たされるためには、レジスタG21の入力dは図
８で参照符号Wで示したウインドウにより示される時間
内にハイにならなければならない。
作させるのに使用されるクロック信号CK2は、±Tjの間
のクロックCK3に対してタイミングジッタを生じる。も
しレジスタG21の入力dが立ち上がりエッジZの前のセッ
トアップ時間Tsuの前にハイになると、入力dのハイレベ
ルは立ち上がりエッジCよりむしろクロック信号CK2の立
ち上がりエッジZでラッチされ、その結果、レジスタG21
から出力される中間リセット信号R21は、Cycle2よりむ
しろCycle1の期間にハイになる。もしレジスタG21の入
力dが立ち上がりエッジZの前のセットアップ時間Tsuと
立ち上がりエッジZの後のホールド時間Thoの間にハイに
なると、レジスタG21から出力される中間リセット信号R
21は、不確定であり得る。もしレジスタG21の入力dがク
ロック信号CK2の立ち上がりエッジCの前のセットアップ
時間Tsuの後にハイになると、入力dのハイレベルは、正
しく動作するのに必要である、クロック信号CK2の立ち
上がりエッジCでラッチされず、その結果中間リセット
信号R21はCycle2よりむしろCycle3の開始でハイになる
だけである。レジスタG21のセットアップの要求がCycle
1の間に満たされるためには、レジスタG21の入力dは図
８で参照符号Wで示したウインドウにより示される時間
内にハイにならなければならない。
【００５５】図３の（Ａ）から（Ｃ）を参照して説明し
たタイミングの例でクロック周波数が673MHzで、クロッ
クサイクル周期が1.48nsであるとして考察する。配給さ
れたクロック間のタイミングジッタTjはクロック配給時
間全体の最大でも15％であることが可能であり、それ自
体はＰＶＴ条件に応じて変化する。「最大遅延」ＰＶＴ
条件の下で、最大クロック配給ジッタTjは約275psであ
る。レジスタのセットアップ時間Tsuとホールド時間Tho
が、それぞれ200ps及び50ps程度であるとすると、これ
は、レジスタのスイッチ時間Tswと中間リセット信号伝
播時間Tpropの合計が、約1000psぐらい大きく、約325ps
ぐらい小さい時でも、回路のタイミング要求が満たされ
ることを意味する。
たタイミングの例でクロック周波数が673MHzで、クロッ
クサイクル周期が1.48nsであるとして考察する。配給さ
れたクロック間のタイミングジッタTjはクロック配給時
間全体の最大でも15％であることが可能であり、それ自
体はＰＶＴ条件に応じて変化する。「最大遅延」ＰＶＴ
条件の下で、最大クロック配給ジッタTjは約275psであ
る。レジスタのセットアップ時間Tsuとホールド時間Tho
が、それぞれ200ps及び50ps程度であるとすると、これ
は、レジスタのスイッチ時間Tswと中間リセット信号伝
播時間Tpropの合計が、約1000psぐらい大きく、約325ps
ぐらい小さい時でも、回路のタイミング要求が満たされ
ることを意味する。
【００５６】典型的な応用では、レジスタのスイッチ時
間Tswは400ps程度であり、約0.5mmであるレジスタの隣
接するラインの間の間隔に等価な距離（すなわち、図１
の例におけるピン間隔"b"に等価である）に対する中間
リセット信号の伝播時間Tpropは100psである。従って、
500psである合計の時間Tsw+Tpropは、ウインドウWによ
り許容される許容範囲内に十分入る。これは、Tsw+Tpro
pのＰＶＴ条件に渡る変動はクロック信号のジッタとの
関係で非常に小さいくなるためである。
間Tswは400ps程度であり、約0.5mmであるレジスタの隣
接するラインの間の間隔に等価な距離（すなわち、図１
の例におけるピン間隔"b"に等価である）に対する中間
リセット信号の伝播時間Tpropは100psである。従って、
500psである合計の時間Tsw+Tpropは、ウインドウWによ
り許容される許容範囲内に十分入る。これは、Tsw+Tpro
pのＰＶＴ条件に渡る変動はクロック信号のジッタとの
関係で非常に小さいくなるためである。
【００５７】隣接するレジスタの間のクロック信号の伝
播方向の間隔は、伝播時間Tpropを最小にするためにで
きるだけ小さく維持されることが望ましく、そしてレジ
スタの隣接するライン間の横切る方向の間隔より通常は
はるかに小さい。例えば、レジスタの隣接するライン間
の間隔は0.5mm程度であるが、隣接するステージのレジ
スタの間のクロック信号の伝播方向に沿った間隔は0.50
μm程度でありえる。それはチャンネル間隔（図１の"c"
又は"b"）とかならずしも厳密に一致する必要はない。
播方向の間隔は、伝播時間Tpropを最小にするためにで
きるだけ小さく維持されることが望ましく、そしてレジ
スタの隣接するライン間の横切る方向の間隔より通常は
はるかに小さい。例えば、レジスタの隣接するライン間
の間隔は0.5mm程度であるが、隣接するステージのレジ
スタの間のクロック信号の伝播方向に沿った間隔は0.50
μm程度でありえる。それはチャンネル間隔（図１の"c"
又は"b"）とかならずしも厳密に一致する必要はない。
【００５８】図９は、本発明の第２実施例の信号配給回
路２００を示すブロック図である。図９の信号配給回路
２００は、３つのステージS0からS2に４つのラインL0か
らL3に沿って配置された７個の正エッジトリガレジスタ
G20,G01,G31,G02,G12,G22及びG32を備える。レジスタG3
1とG32は、個別のステージS1とS2にラインL3に沿って配
置される。レジスタG20とG22はそれぞれステージS0とS2
にラインL2に沿って配置される。レジスタG12はステー
ジS2にラインL1に沿って配置される。レジスタG01とG02
はそれぞれステージS1とS2にラインL0に沿って配置され
る。
路２００を示すブロック図である。図９の信号配給回路
２００は、３つのステージS0からS2に４つのラインL0か
らL3に沿って配置された７個の正エッジトリガレジスタ
G20,G01,G31,G02,G12,G22及びG32を備える。レジスタG3
1とG32は、個別のステージS1とS2にラインL3に沿って配
置される。レジスタG20とG22はそれぞれステージS0とS2
にラインL2に沿って配置される。レジスタG12はステー
ジS2にラインL1に沿って配置される。レジスタG01とG02
はそれぞれステージS1とS2にラインL0に沿って配置され
る。
【００５９】図６を参照して説明した第１実施例のよう
に、レジスタのラインL0からL3は、配給されたリセット
信号R0からR3の行き先ポイントの間隔にほぼ等しい距離
だけ離れていることが望ましく、図１の例では行き先ポ
イントは信号処理回路部分50から53である。レジスタの
各ラインは、それに物理的に近接している対応するクロ
ックラインを有し、そのクロックラインはレジスタその
ラインをクロック動作させるのに使用される配給された
クロック信号を運ぶ。従って、第２実施例のレジスタG3
1とG32は、その個別のクロック入力で、リセット信号R3
と同じ行き先に配給されそしてレジスタG31とG32に物理
的にもっとも近いクロックCK3を受ける。同様に、レジ
スタG20とG22は、その個別のクロック入力で、配給され
たクロックCK2を受ける。レジスタG12は、そのクロック
入力で、配給されたクロックCK1を受ける。レジスタG01
とG02は、その個別のクロック入力で、配給されたクロ
ックCK0を受ける。
に、レジスタのラインL0からL3は、配給されたリセット
信号R0からR3の行き先ポイントの間隔にほぼ等しい距離
だけ離れていることが望ましく、図１の例では行き先ポ
イントは信号処理回路部分50から53である。レジスタの
各ラインは、それに物理的に近接している対応するクロ
ックラインを有し、そのクロックラインはレジスタその
ラインをクロック動作させるのに使用される配給された
クロック信号を運ぶ。従って、第２実施例のレジスタG3
1とG32は、その個別のクロック入力で、リセット信号R3
と同じ行き先に配給されそしてレジスタG31とG32に物理
的にもっとも近いクロックCK3を受ける。同様に、レジ
スタG20とG22は、その個別のクロック入力で、配給され
たクロックCK2を受ける。レジスタG12は、そのクロック
入力で、配給されたクロックCK1を受ける。レジスタG01
とG02は、その個別のクロック入力で、配給されたクロ
ックCK0を受ける。
【００６０】レジスタは、ツリー状の形に配置及び接続
され、ステージS0には単一のレジスタG20を、ステージS
1では２個のレジスタG01とG31を、そしてステージS2で
は４個のレジスタG02,G2,G22及びG32を有する。レジス
タのツリー状の形の頭にあるレジスタG20は、その入力d
でリセット信号Rを受け、その出力qに中間リセット信号
R20を出力する。ステージS1のレジスタG01とG31の両方
は、その個別の入力dで前のステージS0からの中間リセ
ット信号R20を受け、その個別の出力qに中間リセット信
号R01とR31を出力する。ステージS2のレジスタG02とG12
の両方は、その個別の入力dで前のステージS1からの中
間リセット信号R01を受けるが、ステージS2のレジスタG
22とG32は、その個別の入力dで前のステージS1からの中
間リセット信号R31を受ける。最終ステージのレジスタG
02,G12,G22及びG32の４個の個別の出力qは、それぞれ配
給されたリセット信号R0からR3が配給される。
され、ステージS0には単一のレジスタG20を、ステージS
1では２個のレジスタG01とG31を、そしてステージS2で
は４個のレジスタG02,G2,G22及びG32を有する。レジス
タのツリー状の形の頭にあるレジスタG20は、その入力d
でリセット信号Rを受け、その出力qに中間リセット信号
R20を出力する。ステージS1のレジスタG01とG31の両方
は、その個別の入力dで前のステージS0からの中間リセ
ット信号R20を受け、その個別の出力qに中間リセット信
号R01とR31を出力する。ステージS2のレジスタG02とG12
の両方は、その個別の入力dで前のステージS1からの中
間リセット信号R01を受けるが、ステージS2のレジスタG
22とG32は、その個別の入力dで前のステージS1からの中
間リセット信号R31を受ける。最終ステージのレジスタG
02,G12,G22及びG32の４個の個別の出力qは、それぞれ配
給されたリセット信号R0からR3が配給される。
【００６１】図９の信号配給回路２００の動作を、図１
０のタイミングチャートを参照して説明する。受取られ
たリセット信号Rは、Cycle0の間アクティブになる。
（対応する配給クロック信号CK3に対して示される）。
図８を参照して説明したように、レジスタG20のセット
アップ時間はサイクルCycle0の期間に合っており、中間
リセット信号R20はサイクルCycle1が始まるクロック信
号CK2の立ち上がりエッジAで「高（ハイ）」になる。中
間リセット信号R20のハイレベルは、サイクルCycle2の
開始の時に、クロック信号CK3とCK0の次の立ち上がりエ
ッジBとCで、ステージS1のレジスタG31とG01を通してク
ロックされ、中間リセット信号R31とR01がハイになる。
最終の配給されたリセット信号R3,R2,R1及びR0は、Cycl
e3の開始の時に、クロックCK3,CK2,CK1及びCK0の個別の
立ち上がりエッジD,E,F及びGでハイになる。配給された
リセット信号R0からR3がハイになる時間が、図１０のそ
れらの信号の立ち上がりエッジの回りのリングで示され
る。
０のタイミングチャートを参照して説明する。受取られ
たリセット信号Rは、Cycle0の間アクティブになる。
（対応する配給クロック信号CK3に対して示される）。
図８を参照して説明したように、レジスタG20のセット
アップ時間はサイクルCycle0の期間に合っており、中間
リセット信号R20はサイクルCycle1が始まるクロック信
号CK2の立ち上がりエッジAで「高（ハイ）」になる。中
間リセット信号R20のハイレベルは、サイクルCycle2の
開始の時に、クロック信号CK3とCK0の次の立ち上がりエ
ッジBとCで、ステージS1のレジスタG31とG01を通してク
ロックされ、中間リセット信号R31とR01がハイになる。
最終の配給されたリセット信号R3,R2,R1及びR0は、Cycl
e3の開始の時に、クロックCK3,CK2,CK1及びCK0の個別の
立ち上がりエッジD,E,F及びGでハイになる。配給された
リセット信号R0からR3がハイになる時間が、図１０のそ
れらの信号の立ち上がりエッジの回りのリングで示され
る。
【００６２】従って、第１のレジスタG20のセットアッ
プの要求がCycle0で満たされているとすると、配給され
たリセット信号R0からR3のそれぞれは、Cycle3の開始の
時にアクティブになり、それは入力リセット信号Rがア
クティブになった後の３番目のサイクルである。この３
サイクルの遅延は、レジスタの３つのステージS0からS2
に起因し、それは図６と図７を参照して説明した第１実
施例の信号配給回路１００の４サイクルの遅延よりは短
い。
プの要求がCycle0で満たされているとすると、配給され
たリセット信号R0からR3のそれぞれは、Cycle3の開始の
時にアクティブになり、それは入力リセット信号Rがア
クティブになった後の３番目のサイクルである。この３
サイクルの遅延は、レジスタの３つのステージS0からS2
に起因し、それは図６と図７を参照して説明した第１実
施例の信号配給回路１００の４サイクルの遅延よりは短
い。
【００６３】第１実施例の信号配給回路１００では、中
間リセット信号はレジスタの１つのラインからレジスタ
の次のラインに送られるだけであり、そのような中間リ
セット信号の横方向の伝播距離はせいぜいライン間隔に
ほぼ等しい。図９を参照して説明した第２実施例では、
中間リセット信号R20は、ステージS0からS1に送られる
時にラインL2からL0に送られ、レジスタの隣接ラインの
間の間隔の２倍に等しいジャンプを行うことになる。図
８のタイミングチャートを参照すると、このような２本
のラインを横切るジャンプは、図８を参照して説明した
レジスタG20からG01への中間リセット信号R20の伝播時
間Tpropはそれが図８に示したウインドウW内にレジスタ
G01に到着するための回路全体のタイミングの要求をだ
めにするものではない。
間リセット信号はレジスタの１つのラインからレジスタ
の次のラインに送られるだけであり、そのような中間リ
セット信号の横方向の伝播距離はせいぜいライン間隔に
ほぼ等しい。図９を参照して説明した第２実施例では、
中間リセット信号R20は、ステージS0からS1に送られる
時にラインL2からL0に送られ、レジスタの隣接ラインの
間の間隔の２倍に等しいジャンプを行うことになる。図
８のタイミングチャートを参照すると、このような２本
のラインを横切るジャンプは、図８を参照して説明した
レジスタG20からG01への中間リセット信号R20の伝播時
間Tpropはそれが図８に示したウインドウW内にレジスタ
G01に到着するための回路全体のタイミングの要求をだ
めにするものではない。
【００６４】クロック信号の周波数が673MHz（クロック
サイクル周期は1.48ns)である図８を参照して説明した
例では、これは、図１のようにライン間隔が0.5mmであ
る場合にはそのような中間リセット信号の最大ジャンプ
はレジスタの２ラインに制限されることが望ましいこと
を意味する。しかしながら、例えばレジスタのラインの
間隔がより小さいか又はレジスタの駆動強度がより大き
い他の応用では、ジャンプはレジスタの２ラインに制限
される必要はない。
サイクル周期は1.48ns)である図８を参照して説明した
例では、これは、図１のようにライン間隔が0.5mmであ
る場合にはそのような中間リセット信号の最大ジャンプ
はレジスタの２ラインに制限されることが望ましいこと
を意味する。しかしながら、例えばレジスタのラインの
間隔がより小さいか又はレジスタの駆動強度がより大き
い他の応用では、ジャンプはレジスタの２ラインに制限
される必要はない。
【００６５】図１１は、本発明の第３実施例の信号配給
回路３００を示すブロック図である。図１１の信号配給
回路３００は、リセット信号Rが例えば図１の１６個の
信号処理回路部分50から515のような回路内の１６個の
異なる行き先ポイントに配給されることが要求される状
況で使用される。図６から図１０を参照して説明した回
路に適用されるのと同様の考察が図１１の回路にも適用
されるので、図１１の回路の動作の更なる詳細な議論は
ここでは省略する。図１１の回路で中間リセット信号に
より横切られるレジスタのラインの最大横スパン（長
さ）は２であり、レジスタの１つのステージから次のス
テージへの最大ファンアウトも２である。
回路３００を示すブロック図である。図１１の信号配給
回路３００は、リセット信号Rが例えば図１の１６個の
信号処理回路部分50から515のような回路内の１６個の
異なる行き先ポイントに配給されることが要求される状
況で使用される。図６から図１０を参照して説明した回
路に適用されるのと同様の考察が図１１の回路にも適用
されるので、図１１の回路の動作の更なる詳細な議論は
ここでは省略する。図１１の回路で中間リセット信号に
より横切られるレジスタのラインの最大横スパン（長
さ）は２であり、レジスタの１つのステージから次のス
テージへの最大ファンアウトも２である。
【００６６】本発明の実施例を図１を参照して前に説明
した同期インターフェース応用に関係して説明してきた
が、本発明の実施例は他の応用にも同様に適用可能であ
る。例えば、同期インターフェースの替わりに非同期イ
ンターフェースを使用し、ｎ個の個別のクロックCK0か
らCKn-1が入ってくるデータ流D0からDn-1からそれぞれ
再生され、それらの再生されたクロック信号CK0からCKn
-1自体が上記の信号配給回路の適当なレジスタをクロッ
ク動作させるために直接使用される。
した同期インターフェース応用に関係して説明してきた
が、本発明の実施例は他の応用にも同様に適用可能であ
る。例えば、同期インターフェースの替わりに非同期イ
ンターフェースを使用し、ｎ個の個別のクロックCK0か
らCKn-1が入ってくるデータ流D0からDn-1からそれぞれ
再生され、それらの再生されたクロック信号CK0からCKn
-1自体が上記の信号配給回路の適当なレジスタをクロッ
ク動作させるために直接使用される。
【００６７】本発明の実施例は、単一のクロックが複数
の信号処理回路部分5のそれぞれに配給されるような図
１で説明した状況にも制限されず、それぞれが信号処理
回路部分5の対応する１つに配給されるクロック信号を
受けるｎ個の個別のクロック入力ピンを有する場合にも
適用可能である。この場合、ｎ個の個別のクロック信号
は、上記の信号配給カロの適当なレジスタをクロック動
作させるために直接使用される。もちろん、個別のクロ
ック信号の間の相対的なタイミングジッタが図８を参照
して説明した全体のタイミング要求を満足することが必
要である。
の信号処理回路部分5のそれぞれに配給されるような図
１で説明した状況にも制限されず、それぞれが信号処理
回路部分5の対応する１つに配給されるクロック信号を
受けるｎ個の個別のクロック入力ピンを有する場合にも
適用可能である。この場合、ｎ個の個別のクロック信号
は、上記の信号配給カロの適当なレジスタをクロック動
作させるために直接使用される。もちろん、個別のクロ
ック信号の間の相対的なタイミングジッタが図８を参照
して説明した全体のタイミング要求を満足することが必
要である。
【００６８】上記の実施例の説明は、チップのピン間隔
が回路レイアウトにより制限される２個のチップ間の同
期インターフェースの場合を例として説明されたが、本
発明の実施例は、例えばクロック及び／又はリセット信
号が同一のチップで発生される場合や、リセット信号ソ
ースが行き先ノードから相対的に大きな距離離れている
場合などのほかの状況にも適用可能である。
が回路レイアウトにより制限される２個のチップ間の同
期インターフェースの場合を例として説明されたが、本
発明の実施例は、例えばクロック及び／又はリセット信
号が同一のチップで発生される場合や、リセット信号ソ
ースが行き先ノードから相対的に大きな距離離れている
場合などのほかの状況にも適用可能である。
【００６９】本発明の実施例は、もちろん上記のリセッ
ト信号の送信に制限されず、他のいかなるデジタル信号
の送信にも適用可能である。
ト信号の送信に制限されず、他のいかなるデジタル信号
の送信にも適用可能である。
【００７０】図６、図９及び図１１を参照して説明した
実施例では、複数のレジスタが単一のソースポイントか
ら複数の行き先ポイントへのリセット信号の配給に使用
される。各例は、第１ステージから最終ステージまでス
テージにおけるレジスタの個数が順に増加するレジスタ
のツリー状の形を使用した。そのような構成を有する
と、ソースポイントと行き先ポイントの間の複数の異な
る配給経路があるにもかかわらず、いくつかのレジスタ
はそのような配給経路の間で共有される。例えば、図６
の回路のレジスタG30は、ツリー状の形の根元の端が４
つのノードに枝分かれし、従って４つの配給経路がすべ
て共有される。これは図９の回路におけるレジスタG20
の場合も同じであるが、図９のレジスタG01は２つの供
給経路で共有される。
実施例では、複数のレジスタが単一のソースポイントか
ら複数の行き先ポイントへのリセット信号の配給に使用
される。各例は、第１ステージから最終ステージまでス
テージにおけるレジスタの個数が順に増加するレジスタ
のツリー状の形を使用した。そのような構成を有する
と、ソースポイントと行き先ポイントの間の複数の異な
る配給経路があるにもかかわらず、いくつかのレジスタ
はそのような配給経路の間で共有される。例えば、図６
の回路のレジスタG30は、ツリー状の形の根元の端が４
つのノードに枝分かれし、従って４つの配給経路がすべ
て共有される。これは図９の回路におけるレジスタG20
の場合も同じであるが、図９のレジスタG01は２つの供
給経路で共有される。
【００７１】配給経路の間のレジスタをこの方法で共有
することは基本的でないことが理解され、図１２は図６
の配給回路の別の配置を示し、そこでは４つの全体的に
分離した配給経路がリセット信号を４つの個別の行き先
ポイントに配給するのに設けられる。
することは基本的でないことが理解され、図１２は図６
の配給回路の別の配置を示し、そこでは４つの全体的に
分離した配給経路がリセット信号を４つの個別の行き先
ポイントに配給するのに設けられる。
【００７２】図１２の配置は、図６のレジスタのポイン
トに対応する位置に配置されたノード５０を備える。し
かしながら、図６の構成における特定のレジスタが配給
経路の間で共有される場合、図１２の構成の各対応する
ノードはそのノードを通過する各配給経路に分離したレ
ジスタ６０を有する。この方法では、図１２の構成にお
ける４個の配給経路は、全体が独立で、配給回路は基本
的にクロック動作される４つの個別の配給経路で構成さ
れる。レジスタの各配給経路は、図８を参照して説明し
たタイミング要求を独立して満足しなければならない。
トに対応する位置に配置されたノード５０を備える。し
かしながら、図６の構成における特定のレジスタが配給
経路の間で共有される場合、図１２の構成の各対応する
ノードはそのノードを通過する各配給経路に分離したレ
ジスタ６０を有する。この方法では、図１２の構成にお
ける４個の配給経路は、全体が独立で、配給回路は基本
的にクロック動作される４つの個別の配給経路で構成さ
れる。レジスタの各配給経路は、図８を参照して説明し
たタイミング要求を独立して満足しなければならない。
【００７３】更に、本発明の実施例は、単一信号ソース
ノードから複数の行き先ノードへのデジタル信号の配給
に限定されず、単一信号ソースノードから単一の行き先
ノードへの信号の配給にも適用可能である。
ノードから複数の行き先ノードへのデジタル信号の配給
に限定されず、単一信号ソースノードから単一の行き先
ノードへの信号の配給にも適用可能である。
【００７４】図１３の（Ａ）は、ソースノードSNを行き
先ノードDNに接続する配給回路６００を有する従来の半
導体集積回路デバイス５００を概略的に示す。配給回路
６００は、例えば、（CMOS,TTLなどの）製造技術及び回
路の形状でできるだけ速く動作することが可能な動作要
素を使用することにより、及び／又はノード間の配線を
最短及び最大限直接にすることにより、デバイス５００
のソースノードSNから行き先ノードDNへの送信信号の伝
播時間をできるだけ最小化するように設計してある。配
給回路６００は、例えば、金属トラッキングにより接続
された一連のバッファを備え、バッファのスイッチ時
間、金属トラッキング及びバッファ自体の負荷、及び金
属トラッキングに沿って信号を駆動するためのバッファ
の強度を考慮して、バッファの個数、大きさ及び間隔
は、全体の伝播時間を最小にするように選択される。い
ずれにしろ、配給回路６００は金属トラッキングで限定
的に構成される。
先ノードDNに接続する配給回路６００を有する従来の半
導体集積回路デバイス５００を概略的に示す。配給回路
６００は、例えば、（CMOS,TTLなどの）製造技術及び回
路の形状でできるだけ速く動作することが可能な動作要
素を使用することにより、及び／又はノード間の配線を
最短及び最大限直接にすることにより、デバイス５００
のソースノードSNから行き先ノードDNへの送信信号の伝
播時間をできるだけ最小化するように設計してある。配
給回路６００は、例えば、金属トラッキングにより接続
された一連のバッファを備え、バッファのスイッチ時
間、金属トラッキング及びバッファ自体の負荷、及び金
属トラッキングに沿って信号を駆動するためのバッファ
の強度を考慮して、バッファの個数、大きさ及び間隔
は、全体の伝播時間を最小にするように選択される。い
ずれにしろ、配給回路６００は金属トラッキングで限定
的に構成される。
【００７５】デバイス５００のソースノードSNから行き
先ノードDNへ配給される送信信号の伝播時間Tminは、図
１３の（B)に示され、デバイスの最小伝播時間として参
照される。この最小伝播時間Tminにおける変動Vは、図
１３の（Ｂ）において、デバイス５００の予定したクロ
ック周波数におけるクロック周期Tに沿って示される。
変動Vは、（上記のように）例えばＰＶＴ変動に起因す
る。
先ノードDNへ配給される送信信号の伝播時間Tminは、図
１３の（B)に示され、デバイスの最小伝播時間として参
照される。この最小伝播時間Tminにおける変動Vは、図
１３の（Ｂ）において、デバイス５００の予定したクロ
ック周波数におけるクロック周期Tに沿って示される。
変動Vは、（上記のように）例えばＰＶＴ変動に起因す
る。
【００７６】図１３の（Ａ）の装置におけるソースノー
ドSNと行き先ノードDNの間隔は、ソースノードSNから行
き先ノードDNまでの送信信号の最小伝播時間Tminにおけ
る変動Vが、送信信号が行き先ノードに到着するクロッ
クサイクルにおける変動を生じるほど、クロック周期T
に比べて十分に大きくなるようになっている。VはTより
小さいが（例えばTの10％）、それでも送信信号がソー
スノードから送られるクロックサイクルにおけるポイン
トに依存してクロックサイクルの変動を生じる。
ドSNと行き先ノードDNの間隔は、ソースノードSNから行
き先ノードDNまでの送信信号の最小伝播時間Tminにおけ
る変動Vが、送信信号が行き先ノードに到着するクロッ
クサイクルにおける変動を生じるほど、クロック周期T
に比べて十分に大きくなるようになっている。VはTより
小さいが（例えばTの10％）、それでも送信信号がソー
スノードから送られるクロックサイクルにおけるポイン
トに依存してクロックサイクルの変動を生じる。
【００７７】図１４の（Ａ）は、本発明を適用した半導
体集積回路デバイス７００の部分を示す。製造技術（CM
OS,TTLなど）、製造スケール(0.35μm)及び装置７００
の大きさは、図１３（Ａ）の集積回路デバイス８００と
同一であると仮定し、そして図１４の（Ａ）のソースノ
ードSNと行き先ノードDNの間の間隔は図１３のデバイス
と同じであると仮定する。
体集積回路デバイス７００の部分を示す。製造技術（CM
OS,TTLなど）、製造スケール(0.35μm)及び装置７００
の大きさは、図１３（Ａ）の集積回路デバイス８００と
同一であると仮定し、そして図１４の（Ａ）のソースノ
ードSNと行き先ノードDNの間の間隔は図１３のデバイス
と同じであると仮定する。
【００７８】デバイス７００は、個別のクロック信号CK
0からCK3でクロック動作され、ソースノードSNと行き先
ノードDNの間に直列に接続された複数のクロック動作要
素8000から8003を備える。クロック信号CK0からCK3は、
図１４（Ａ）で破線で示した共通クロックラインCLか
ら、又は図２の（Ａ）に示したような配給回路から得る
ことができる。クロック動作要素は、第１のクロックサ
イクルにソースノードSNに存在する送信信号を表すシフ
ト信号SSを、クロック動作要素の列を通してソースノー
ドSNから行き先ノードにシフトさせる。第１のクロック
サイクルにソースノードSNに存在する送信信号は、クロ
ック信号CK0によりクロック動作要素8000を通してシフ
トされ、第２のクロックサイクルにシフト信号SS1を生
成する。クロック動作要素8000から出力されたシフト信
号SS1は、クロック信号CK1によりクロック動作要素8001
を通してシフトされる。これは、列の最後のクロック動
作要素8003から出力されるシフト信号SS4が、第１のク
ロックサイクルの後の固定数のクロックサイクル（この
場合は４クロックサイクル）に、行き先ノードDNに到着
するように、クロック動作要素8002から8003を通して続
けられる。
0からCK3でクロック動作され、ソースノードSNと行き先
ノードDNの間に直列に接続された複数のクロック動作要
素8000から8003を備える。クロック信号CK0からCK3は、
図１４（Ａ）で破線で示した共通クロックラインCLか
ら、又は図２の（Ａ）に示したような配給回路から得る
ことができる。クロック動作要素は、第１のクロックサ
イクルにソースノードSNに存在する送信信号を表すシフ
ト信号SSを、クロック動作要素の列を通してソースノー
ドSNから行き先ノードにシフトさせる。第１のクロック
サイクルにソースノードSNに存在する送信信号は、クロ
ック信号CK0によりクロック動作要素8000を通してシフ
トされ、第２のクロックサイクルにシフト信号SS1を生
成する。クロック動作要素8000から出力されたシフト信
号SS1は、クロック信号CK1によりクロック動作要素8001
を通してシフトされる。これは、列の最後のクロック動
作要素8003から出力されるシフト信号SS4が、第１のク
ロックサイクルの後の固定数のクロックサイクル（この
場合は４クロックサイクル）に、行き先ノードDNに到着
するように、クロック動作要素8002から8003を通して続
けられる。
【００７９】連なったクロック動作要素を通して伝播す
るこれらのシフト信号のタイミングは、図１４の（Ｂ）
に示される。特定のクロック信号CKiは、クロック動作
要素800iの入力に存在するシフト信号SSiを、クロック
動作要素800iを通して、クロック動作要素800iの出力に
シフト信号SSi+1として現れさせる。シフト信号SS
i+1は、その列の次のクロック動作要素に伝播する。
るこれらのシフト信号のタイミングは、図１４の（Ｂ）
に示される。特定のクロック信号CKiは、クロック動作
要素800iの入力に存在するシフト信号SSiを、クロック
動作要素800iを通して、クロック動作要素800iの出力に
シフト信号SSi+1として現れさせる。シフト信号SS
i+1は、その列の次のクロック動作要素に伝播する。
【００８０】ＰＶＴ変動のために、例えば、次のクロッ
ク動作要素800iでのシフト信号SSiの到着時間に関係し
て少しの不確定性がある。更に、次のクロック動作要素
800iでのクロック信号CKiのタイミングに関係して少し
の不確定性がある。これらの不確定性の組合せにより、
１つのクロック動作要素800iから次のクロック動作要素
800i+1までのシフト信号SSi+1の伝播時間における効果
的な変動vi-を生じる。しかしながら、図８を参照して
説明したように、１つのクロック動作要素800i-1から次
のクロック動作要素800iまでのシフト信号SSiの伝播時
間における効果的な変動viは、クロック周期Tに比べて
十分に小さく、シフト信号SSiが次のクロック動作要素8
00iに到着するクロックサイクルは変化せず、シフト信
号SS4は第１のクロックサイクルの後の固定数のクロッ
クサイクルに行き先ノードDNに常に到着する。シフト信
号は、１より大きな所定数のクロックサイクル当たり１
つのクロック動作要素が接続された一連のクロック動作
要素を通して、ソースノードSNから行き先ノードDNにシ
フトされる。
ク動作要素800iでのシフト信号SSiの到着時間に関係し
て少しの不確定性がある。更に、次のクロック動作要素
800iでのクロック信号CKiのタイミングに関係して少し
の不確定性がある。これらの不確定性の組合せにより、
１つのクロック動作要素800iから次のクロック動作要素
800i+1までのシフト信号SSi+1の伝播時間における効果
的な変動vi-を生じる。しかしながら、図８を参照して
説明したように、１つのクロック動作要素800i-1から次
のクロック動作要素800iまでのシフト信号SSiの伝播時
間における効果的な変動viは、クロック周期Tに比べて
十分に小さく、シフト信号SSiが次のクロック動作要素8
00iに到着するクロックサイクルは変化せず、シフト信
号SS4は第１のクロックサイクルの後の固定数のクロッ
クサイクルに行き先ノードDNに常に到着する。シフト信
号は、１より大きな所定数のクロックサイクル当たり１
つのクロック動作要素が接続された一連のクロック動作
要素を通して、ソースノードSNから行き先ノードDNにシ
フトされる。
【００８１】１つのクロック動作要素800iから次のクロ
ック動作要素800i+1までのシフト信号SSiの伝播時間に
おける変動viを低減するために、クロック動作要素の列
の隣接するクロック動作要素800の間の間隔を小さくす
ることが望ましいが、製造及びコストの観点からは、列
中のクロック動作要素はできるだけ少なくすることが望
ましい。更に、少なくとも１つのクロックサイクルの遅
延が各クロック動作要素により生じるので、このために
も列のクロック動作要素の個数を最小にすることが望ま
しい。これは、不可避的に変動"v"の低減と列内のクロ
ック動作要素の個数の最小化の間のトレードオフにな
る。更に、クロック動作要素800iがソースノードSNと行
き先ノードDNの間にほぼ等間隔に配置されて、単一のシ
フト信号SSが伝播することが要求される最大距離が特定
の数のクロック動作要素で最小になることが望ましい。
ック動作要素800i+1までのシフト信号SSiの伝播時間に
おける変動viを低減するために、クロック動作要素の列
の隣接するクロック動作要素800の間の間隔を小さくす
ることが望ましいが、製造及びコストの観点からは、列
中のクロック動作要素はできるだけ少なくすることが望
ましい。更に、少なくとも１つのクロックサイクルの遅
延が各クロック動作要素により生じるので、このために
も列のクロック動作要素の個数を最小にすることが望ま
しい。これは、不可避的に変動"v"の低減と列内のクロ
ック動作要素の個数の最小化の間のトレードオフにな
る。更に、クロック動作要素800iがソースノードSNと行
き先ノードDNの間にほぼ等間隔に配置されて、単一のシ
フト信号SSが伝播することが要求される最大距離が特定
の数のクロック動作要素で最小になることが望ましい。
【００８２】図６、図９、図１１及び図１２を参照して
説明した実施例では、レジスタ間を伝播する信号は、
「中間リセット信号」と名づけた。これらは、図１４の
（Ａ）の実施例の「シフト信号」と等価である。図１４
の（Ａ）の行き先ノードDNで受取られたシフト信号SS4
は、前に説明した実施例の配給されたリセット信号R0か
らRn-1の１つに等価である。第１のクロックサイクルに
図１４の（Ａ）のソースノードSNに存在する送信信号SS
0は、前に説明した実施例の受取ったリセット信号Rと等
価である。
説明した実施例では、レジスタ間を伝播する信号は、
「中間リセット信号」と名づけた。これらは、図１４の
（Ａ）の実施例の「シフト信号」と等価である。図１４
の（Ａ）の行き先ノードDNで受取られたシフト信号SS4
は、前に説明した実施例の配給されたリセット信号R0か
らRn-1の１つに等価である。第１のクロックサイクルに
図１４の（Ａ）のソースノードSNに存在する送信信号SS
0は、前に説明した実施例の受取ったリセット信号Rと等
価である。
【００８３】図１４の（Ａ）でのクロック動作要素の列
を通してシフトされるシフト信号は、ソースノードSNか
ら行き先ノードDNへ送信される送信信号を表すことだけ
でよく、送信信号の正確な又は近い複製である必要はな
い。クロック動作要素は、反転又は組み合わせ論理機能
及び／又は信号整形機能を実行する。例えば、送信信号
が図６から図１２を参照して説明したようなリセット信
号である場合、図１４の（Ａ）のデバイスにおけるクロ
ック動作要素は、パルスの形のシフト信号が使用でき、
クロック動作要素はそのようなパルスを１つのクロック
動作要素から次にシフトするのが適当である。また、シ
フト信号はクロック動作要素の列における異なるステー
ジでのシフト信号と同じ形である必要はなく、それ以外
の形であってもよい。
を通してシフトされるシフト信号は、ソースノードSNか
ら行き先ノードDNへ送信される送信信号を表すことだけ
でよく、送信信号の正確な又は近い複製である必要はな
い。クロック動作要素は、反転又は組み合わせ論理機能
及び／又は信号整形機能を実行する。例えば、送信信号
が図６から図１２を参照して説明したようなリセット信
号である場合、図１４の（Ａ）のデバイスにおけるクロ
ック動作要素は、パルスの形のシフト信号が使用でき、
クロック動作要素はそのようなパルスを１つのクロック
動作要素から次にシフトするのが適当である。また、シ
フト信号はクロック動作要素の列における異なるステー
ジでのシフト信号と同じ形である必要はなく、それ以外
の形であってもよい。
【００８４】（付記１）ソースノードから行き先ノード
までの送信信号の最小伝播時間における変動が、デバイ
スの予定クロック周波数でのクロック周期に比べて十分
に大きく、前記送信信号が前記行き先ノードに到着する
クロックサイクルに変動を生じる半導体集積回路デバイ
スであって、前記ソースノードと前記行き先ノードの間
に直列に接続された複数のクロック動作要素を備え、前
記複数のクロック動作要素は、第１のクロックサイクル
において前記ソースノードに存在する前記送信信号を表
すシフト信号を、所定数のクロックサイクル当たり１つ
のクロック動作要素でなるクロック動作要素の列を通し
て前記ソースノードから前記行き先ノードにシフトされ
るようにし、各クロック動作要素から次のクロック動作
要素への前記シフト信号の伝播時間における変動は前記
クロック周期に比べて十分に小さく、前記シフト信号が
次のクロック動作要素に到着するクロックサイクルは変
化せず、前記シフト信号は前記第１のクロックサイクル
のあとの固定数のクロックサイクルに前記行き先ノード
に常に到着する半導体集積回路デバイス。（１） （付記２）前記行き先ノードにクロック信号を運ぶため
のクロックラインを備え、前記行き先ノードに配置され
た回路は、前記クロックラインから受取ったクロック信
号によりクロック動作され、予め選択された動作を実行
するために前記シフト信号が前記行き先ノードに到着す
るのに応答して動作可能である付記１に記載の半導体集
積回路デバイス。（２） （付記３）前記列の少なくとも１つの最終クロック動作
要素は、前記クロックラインから受取ったクロック信号
によりクロック動作される付記２に記載の半導体集積回
路デバイス。（３） （付記４）前記列の各クロック動作要素は前記クロック
ラインから受取るクロック信号によりクロック動作され
る付記２又は３に記載の半導体集積回路デバイス。
（４） （付記５）前記送信信号はリセット信号であり、前記所
定の動作はリセット動作である付記２、３又は４に記載
の半導体集積回路デバイス。
までの送信信号の最小伝播時間における変動が、デバイ
スの予定クロック周波数でのクロック周期に比べて十分
に大きく、前記送信信号が前記行き先ノードに到着する
クロックサイクルに変動を生じる半導体集積回路デバイ
スであって、前記ソースノードと前記行き先ノードの間
に直列に接続された複数のクロック動作要素を備え、前
記複数のクロック動作要素は、第１のクロックサイクル
において前記ソースノードに存在する前記送信信号を表
すシフト信号を、所定数のクロックサイクル当たり１つ
のクロック動作要素でなるクロック動作要素の列を通し
て前記ソースノードから前記行き先ノードにシフトされ
るようにし、各クロック動作要素から次のクロック動作
要素への前記シフト信号の伝播時間における変動は前記
クロック周期に比べて十分に小さく、前記シフト信号が
次のクロック動作要素に到着するクロックサイクルは変
化せず、前記シフト信号は前記第１のクロックサイクル
のあとの固定数のクロックサイクルに前記行き先ノード
に常に到着する半導体集積回路デバイス。（１） （付記２）前記行き先ノードにクロック信号を運ぶため
のクロックラインを備え、前記行き先ノードに配置され
た回路は、前記クロックラインから受取ったクロック信
号によりクロック動作され、予め選択された動作を実行
するために前記シフト信号が前記行き先ノードに到着す
るのに応答して動作可能である付記１に記載の半導体集
積回路デバイス。（２） （付記３）前記列の少なくとも１つの最終クロック動作
要素は、前記クロックラインから受取ったクロック信号
によりクロック動作される付記２に記載の半導体集積回
路デバイス。（３） （付記４）前記列の各クロック動作要素は前記クロック
ラインから受取るクロック信号によりクロック動作され
る付記２又は３に記載の半導体集積回路デバイス。
（４） （付記５）前記送信信号はリセット信号であり、前記所
定の動作はリセット動作である付記２、３又は４に記載
の半導体集積回路デバイス。
【００８５】（付記６）前記クロック動作要素は、前記
ソースノードと前記行き先ノードの間にほぼ等間隔で配
置されている付記１から５のいずれか１項に記載の半導
体集積回路デバイス。（５） （付記７）それぞれが対応するクロック信号を運ぶ複数
のクロックラインを備え、各クロック動作要素は、前記
複数のクロックラインのうちそのクロック動作要素に物
理的にもっとも近い１つのクロックラインから受取るク
ロック信号によりクロック動作される付記１から６のい
ずれか１項に記載の半導体集積回路デバイス。（６） （付記８）前記複数のクロックラインは、当該デバイス
上の単一のクロックソースポイントから起動される付記
７に記載の半導体集積回路。
ソースノードと前記行き先ノードの間にほぼ等間隔で配
置されている付記１から５のいずれか１項に記載の半導
体集積回路デバイス。（５） （付記７）それぞれが対応するクロック信号を運ぶ複数
のクロックラインを備え、各クロック動作要素は、前記
複数のクロックラインのうちそのクロック動作要素に物
理的にもっとも近い１つのクロックラインから受取るク
ロック信号によりクロック動作される付記１から６のい
ずれか１項に記載の半導体集積回路デバイス。（６） （付記８）前記複数のクロックラインは、当該デバイス
上の単一のクロックソースポイントから起動される付記
７に記載の半導体集積回路。
【００８６】（付記９）各クロックラインはその長さ方
向に沿ってバッファを備える付記２から８のいずれか１
項に記載の半導体集積回路デバイス。
向に沿ってバッファを備える付記２から８のいずれか１
項に記載の半導体集積回路デバイス。
【００８７】（付記１０）前記行き先ノードを複数有
し、クロック動作要素のそのような列は、前記ソースノ
ードと前記複数の行き先ノードのそれぞれに接続され、
前記第１のクロックサイクルにおいて前記ソースノード
に存在する前記送信信号を表すシフト信号は、前記第１
のクロックサイクルの後固定数のクロックサイクルに書
く行き先ノードに常に到着する付記１から９のいずれか
１項に記載の半導体集積回路デバイス。（７） （付記１１）前記固定数のクロックサイクルは、すべて
の行き先ノードで同一である付記１０に記載の半導体集
積回路デバイス。
し、クロック動作要素のそのような列は、前記ソースノ
ードと前記複数の行き先ノードのそれぞれに接続され、
前記第１のクロックサイクルにおいて前記ソースノード
に存在する前記送信信号を表すシフト信号は、前記第１
のクロックサイクルの後固定数のクロックサイクルに書
く行き先ノードに常に到着する付記１から９のいずれか
１項に記載の半導体集積回路デバイス。（７） （付記１１）前記固定数のクロックサイクルは、すべて
の行き先ノードで同一である付記１０に記載の半導体集
積回路デバイス。
【００８８】（付記１２）前記複数のクロックラインの
それぞれは、前記複数の行き先ノードの異なる１つにク
ロック信号を運ぶ付記１０又は１１で付記７又は８が従
属する項に記載の半導体集積回路デバイス。
それぞれは、前記複数の行き先ノードの異なる１つにク
ロック信号を運ぶ付記１０又は１１で付記７又は８が従
属する項に記載の半導体集積回路デバイス。
【００８９】（付記１３）前記複数のクロックライン
は、一般的に交互に平行に第１の方向に伸び、前記行き
先ノードは前記第１の方向に垂直な第２の方向に交互に
離れて配置される付記１２又は付記１０及び１１の一方
で付記７又は８が従属する項に記載の半導体集積回路デ
バイス。
は、一般的に交互に平行に第１の方向に伸び、前記行き
先ノードは前記第１の方向に垂直な第２の方向に交互に
離れて配置される付記１２又は付記１０及び１１の一方
で付記７又は８が従属する項に記載の半導体集積回路デ
バイス。
【００９０】（付記１４）前記第２の方向における１つ
の行き先ノードと次の行き先ノードの間の間隔は、前記
第１の方向における前記列の連続したクロック動作要素
の間の間隔より、少なくとも１桁大きい程度である付記
１３に記載の半導体集積回路デバイス。
の行き先ノードと次の行き先ノードの間の間隔は、前記
第１の方向における前記列の連続したクロック動作要素
の間の間隔より、少なくとも１桁大きい程度である付記
１３に記載の半導体集積回路デバイス。
【００９１】（付記１５）少なくとも１つのクロック動
作要素は、２つの異なるクロック動作要素の列の間で共
有され、各共有されたクロック動作要素からの前記シフ
ト信号は２以上の列内の続いたクロック動作要素に送ら
れる付記１０から１３のいずれか１項に記載の半導体集
積回路デバイス。（８） （付記１６）前記クロック動作要素は、前記ソースノー
ドと前記複数の行き先ノードの間の連続したステージに
物理的に配列され、少なくとも１つのステージは前記ソ
ースノードから物理的に隣接しているステージより少な
いクロック動作要素を有する付記１５に記載の半導体集
積回路デバイス。（９） （付記１７）前記クロックサイクルの所定の数は、１で
ある付記１から１６のいずれか１項に記載の半導体集積
回路デバイス。
作要素は、２つの異なるクロック動作要素の列の間で共
有され、各共有されたクロック動作要素からの前記シフ
ト信号は２以上の列内の続いたクロック動作要素に送ら
れる付記１０から１３のいずれか１項に記載の半導体集
積回路デバイス。（８） （付記１６）前記クロック動作要素は、前記ソースノー
ドと前記複数の行き先ノードの間の連続したステージに
物理的に配列され、少なくとも１つのステージは前記ソ
ースノードから物理的に隣接しているステージより少な
いクロック動作要素を有する付記１５に記載の半導体集
積回路デバイス。（９） （付記１７）前記クロックサイクルの所定の数は、１で
ある付記１から１６のいずれか１項に記載の半導体集積
回路デバイス。
【００９２】（付記１８）前記クロック動作要素はレジ
スタを備える付記１から１７のいずれか１項に記載の半
導体集積回路デバイス。
スタを備える付記１から１７のいずれか１項に記載の半
導体集積回路デバイス。
【００９３】（付記１９）ソースノードから行き先ノー
ドまでの送信信号の最小伝播時間における変動が、デバ
イスの予定クロック周波数でのクロック周期に比べて十
分に大きく、前記送信信号が前記行き先ノードに到着す
るクロックサイクルに変動を生じる半導体集積回路デバ
イスにおいて、前記ソースノードから前記行き先ノード
まで送信信号を伝播させる方法であって、前記方法は、
（ａ）前記ソースノードと前記行き先ノードの間に複数
のクロック動作要素を直列に配置し、（ｂ）第１のクロ
ックサイクルにおいて前記ソースノードに存在する前記
送信信号を表すシフト信号を、所定数のクロックサイク
ル当たり１つのクロック動作要素でなるクロック動作要
素の列を通して前記ソースノードから前記行き先ノード
にシフトされるようにし、前記ステップ（ａ）におい
て、各クロック動作要素から次のクロック動作要素への
前記シフト信号の伝播時間における変動が前記クロック
周期に比べて十分に小さく、前記シフト信号が次のクロ
ック動作要素に到着するクロックサイクルは変化せず、
前記シフト信号は前記第１のクロックサイクルのあとの
固定数のクロックサイクルに前記行き先ノードに常に到
着するように前記クロック動作要素を配置する方法。
（１０）
ドまでの送信信号の最小伝播時間における変動が、デバ
イスの予定クロック周波数でのクロック周期に比べて十
分に大きく、前記送信信号が前記行き先ノードに到着す
るクロックサイクルに変動を生じる半導体集積回路デバ
イスにおいて、前記ソースノードから前記行き先ノード
まで送信信号を伝播させる方法であって、前記方法は、
（ａ）前記ソースノードと前記行き先ノードの間に複数
のクロック動作要素を直列に配置し、（ｂ）第１のクロ
ックサイクルにおいて前記ソースノードに存在する前記
送信信号を表すシフト信号を、所定数のクロックサイク
ル当たり１つのクロック動作要素でなるクロック動作要
素の列を通して前記ソースノードから前記行き先ノード
にシフトされるようにし、前記ステップ（ａ）におい
て、各クロック動作要素から次のクロック動作要素への
前記シフト信号の伝播時間における変動が前記クロック
周期に比べて十分に小さく、前記シフト信号が次のクロ
ック動作要素に到着するクロックサイクルは変化せず、
前記シフト信号は前記第１のクロックサイクルのあとの
固定数のクロックサイクルに前記行き先ノードに常に到
着するように前記クロック動作要素を配置する方法。
（１０）
【図１】図１は、プリント回路基板上の２個のチップの
間の同期インターフェースを示すブロック図である。
間の同期インターフェースを示すブロック図である。
【図２】図２は、チップの異なる部分にクロック信号及
びリセット信号を配給するためのクロック及びリセット
信号配給回路を示す図である。
びリセット信号を配給するためのクロック及びリセット
信号配給回路を示す図である。
【図３】図３は、配給されるクロック信号のタイミング
におけるプロセス、電圧及び温度の変動の影響を示すタ
イミング図である。
におけるプロセス、電圧及び温度の変動の影響を示すタ
イミング図である。
【図４】図４は、プロセス、電圧及び温度の変動により
生じる問題を説明するのに使用されるタイミング図であ
る。
生じる問題を説明するのに使用されるタイミング図であ
る。
【図５】図５は、プロセス、電圧及び温度の変動により
生じる問題を説明するのに使用される別のタイミング図
である。
生じる問題を説明するのに使用される別のタイミング図
である。
【図６】図６は、本発明の実施例で使用される信号配給
回路の第１の例を示すブロック図である。
回路の第１の例を示すブロック図である。
【図７】図７は、図６の回路の動作を説明するのに使用
されるタイミング図である。
されるタイミング図である。
【図８】図８は、本発明の実施例の補正動作に必要なこ
とを説明するのに使用されるタイミング図である。
とを説明するのに使用されるタイミング図である。
【図９】図９は、本発明の実施例で使用される信号配給
回路の第２の例を示すブロック図である。
回路の第２の例を示すブロック図である。
【図１０】図１０は、図９の回路の動作を説明するのに
使用されるタイミング図である。
使用されるタイミング図である。
【図１１】図１１は、本発明の実施例で使用される信号
配給回路の第３の例を示すブロック図である。
配給回路の第３の例を示すブロック図である。
【図１２】図１２は、図６の配置の別の配置を示し、複
数の独立した配給経路を有する。
数の独立した配給経路を有する。
【図１３】図１３は、従来の集積回路デバイスのブロッ
ク図と、そこでのタイミングの検討を説明するのに使用
される説明図である。
ク図と、そこでのタイミングの検討を説明するのに使用
される説明図である。
【図１４】図１４は、単一配給経路を有する本発明の実
施例を示すブロック図と、そこでのタイミングの検討を
説明するのに使用される説明図である。
施例を示すブロック図と、そこでのタイミングの検討を
説明するのに使用される説明図である。
Claims (10)
- 【請求項１】 ソースノードから行き先ノードまでの送
信信号の最小伝播時間における変動が、デバイスの予定
クロック周波数でのクロック周期に比べて十分に大き
く、前記送信信号が前記行き先ノードに到着するクロッ
クサイクルに変動を生じる半導体集積回路デバイスであ
って、 前記ソースノードと前記行き先ノードの間に直列に接続
された複数のクロック動作要素を備え、 前記複数のクロック動作要素は、第１のクロックサイク
ルにおいて前記ソースノードに存在する前記送信信号を
表すシフト信号を、所定数のクロックサイクル当たり１
つのクロック動作要素でなるクロック動作要素の列を通
して前記ソースノードから前記行き先ノードにシフトさ
れるようにし、 各クロック動作要素から次のクロック動作要素への前記
シフト信号の伝播時間における変動は前記クロック周期
に比べて十分に小さく、前記シフト信号が次のクロック
動作要素に到着するクロックサイクルは変化せず、前記
シフト信号は前記第１のクロックサイクルのあとの固定
数のクロックサイクルに前記行き先ノードに常に到着す
る半導体集積回路デバイス。 - 【請求項２】 前記行き先ノードにクロック信号を運ぶ
ためのクロックラインを備え、 前記行き先ノードに配置された回路は、前記クロックラ
インから受取ったクロック信号によりクロック動作さ
れ、予め選択された動作を実行するために前記シフト信
号が前記行き先ノードに到着するのに応答して動作可能
である請求項１に記載の半導体集積回路デバイス。 - 【請求項３】 前記列の少なくとも１つの最終クロック
動作要素は、前記クロックラインから受取ったクロック
信号によりクロック動作される請求項２に記載の半導体
集積回路デバイス。 - 【請求項４】 前記列の各クロック動作要素は前記クロ
ックラインから受取るクロック信号によりクロック動作
される請求項２又は３に記載の半導体集積回路デバイ
ス。 - 【請求項５】 前記クロック動作要素は、前記ソースノ
ードと前記行き先ノードの間にほぼ等間隔で配置されて
いる請求項１から４のいずれか１項に記載の半導体集積
回路デバイス。 - 【請求項６】 それぞれが対応するクロック信号を運ぶ
複数のクロックラインを備え、各クロック動作要素は、
前記複数のクロックラインのうちそのクロック動作要素
に物理的にもっとも近い１つのクロックラインから受取
るクロック信号によりクロック動作される請求項１から
５のいずれか１項に記載の半導体集積回路デバイス。 - 【請求項７】 前記行き先ノードを複数有し、クロック
動作要素のそのような列は、前記ソースノードと前記複
数の行き先ノードのそれぞれに接続され、前記第１のク
ロックサイクルにおいて前記ソースノードに存在する前
記送信信号を表すシフト信号は、前記第１のクロックサ
イクルの後固定数のクロックサイクルに書く行き先ノー
ドに常に到着する請求項１から６のいずれか１項に記載
の半導体集積回路デバイス。 - 【請求項８】 少なくとも１つのクロック動作要素は、
２つの異なるクロック動作要素の列の間で共有され、各
共有されたクロック動作要素からの前記シフト信号は２
以上の列内の連続したクロック動作要素に送られる請求
項７に記載の半導体集積回路デバイス。 - 【請求項９】 前記クロック動作要素は、前記ソースノ
ードと前記複数の行き先ノードの間の連続したステージ
に物理的に配列され、少なくとも１つのステージは前記
ソースノードから物理的に隣接しているステージより少
ないクロック動作要素を有する請求項８に記載の半導体
集積回路デバイス。 - 【請求項１０】 ソースノードから行き先ノードまでの
送信信号の最小伝播時間における変動が、デバイスの予
定クロック周波数でのクロック周期に比べて十分に大き
く、前記送信信号が前記行き先ノードに到着するクロッ
クサイクルに変動を生じる半導体集積回路デバイスにお
いて、前記ソースノードから前記行き先ノードまで送信
信号を伝播させる方法であって、 前記方法は、 （ａ）前記ソースノードと前記行き先ノードの間に複数
のクロック動作要素を直列に配置し、 （ｂ）第１のクロックサイクルにおいて前記ソースノー
ドに存在する前記送信信号を表すシフト信号を、所定数
のクロックサイクル当たり１つのクロック動作要素でな
るクロック動作要素の列を通して前記ソースノードから
前記行き先ノードにシフトされるようにし、 前記ステップ（ａ）において、各クロック動作要素から
次のクロック動作要素への前記シフト信号の伝播時間に
おける変動が前記クロック周期に比べて十分に小さく、
前記シフト信号が次のクロック動作要素に到着するクロ
ックサイクルは変化せず、前記シフト信号は前記第１の
クロックサイクルのあとの固定数のクロックサイクルに
前記行き先ノードに常に到着するように前記クロック動
作要素を配置する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB0120717A GB2379142B (en) | 2001-08-24 | 2001-08-24 | Distribution of signals in high speed digital circuitry |
| GB0120717.4 | 2001-08-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003087103A true JP2003087103A (ja) | 2003-03-20 |
Family
ID=9921005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002237327A Pending JP2003087103A (ja) | 2001-08-24 | 2002-08-16 | 半導体集積回路及び送信信号の伝達方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7096376B2 (ja) |
| EP (1) | EP1288769B1 (ja) |
| JP (1) | JP2003087103A (ja) |
| DE (1) | DE60220224T2 (ja) |
| GB (1) | GB2379142B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7102397B2 (en) * | 2004-09-07 | 2006-09-05 | Broadcom Corporation | Method and system for ensuring the assertion order of signals in a chip independent of physical layout |
| TWI420450B (zh) * | 2010-12-23 | 2013-12-21 | Au Optronics Corp | 移位暫存器的時脈訊號供應方法與電路 |
| JP5488634B2 (ja) * | 2012-03-29 | 2014-05-14 | 日本電気株式会社 | 情報処理装置、管理コントローラ、システム時刻同期方法、及びプログラム |
| US9582286B2 (en) * | 2012-11-09 | 2017-02-28 | Advanced Micro Devices, Inc. | Register file management for operations using a single physical register for both source and result |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0830169B2 (ja) * | 1986-08-19 | 1996-03-27 | 日本合成ゴム株式会社 | コ−テイング用組成物 |
| US5087829A (en) * | 1988-12-07 | 1992-02-11 | Hitachi, Ltd. | High speed clock distribution system |
| US5057701A (en) * | 1990-02-13 | 1991-10-15 | Hewlett-Packard Company | High speed low skew clock circuit |
| US5115455A (en) * | 1990-06-29 | 1992-05-19 | Digital Equipment Corporation | Method and apparatus for stabilized data transmission |
| US5467464A (en) * | 1993-03-09 | 1995-11-14 | Apple Computer, Inc. | Adaptive clock skew and duty cycle compensation for a serial data bus |
| JP2692532B2 (ja) | 1993-06-08 | 1997-12-17 | 日本電気株式会社 | クロック信号分配回路 |
| US5371417A (en) * | 1993-07-02 | 1994-12-06 | Tandem Computers Incorporated | Multiple frequency output clock generator system |
| FR2711286B1 (fr) * | 1993-10-11 | 1996-01-05 | Sgs Thomson Microelectronics | Dispositif de surveillance du déphasage entre deux signaux d'horloge. |
| US5872959A (en) * | 1996-09-10 | 1999-02-16 | Lsi Logic Corporation | Method and apparatus for parallel high speed data transfer |
| JP4040140B2 (ja) * | 1997-05-14 | 2008-01-30 | 富士通株式会社 | 半導体装置及びそのアクセスタイム調整方法 |
| EP0878910B1 (en) * | 1997-05-16 | 2007-05-23 | Fujitsu Limited | Skew-reduction circuit |
| JPH11194850A (ja) * | 1997-09-19 | 1999-07-21 | Lsi Logic Corp | 集積回路用クロック分配ネットワークおよびクロック分配方法 |
| FR2775526B1 (fr) * | 1998-02-27 | 2000-04-21 | Sgs Thomson Microelectronics | Dispositif de test en production des caracteristiques dynamiques de composants utilisant des transmissions serie |
| US6430696B1 (en) * | 1998-11-30 | 2002-08-06 | Micron Technology, Inc. | Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same |
| JP2000208632A (ja) | 1999-01-13 | 2000-07-28 | Nec Corp | 半導体集積回路設計方法 |
| US6557066B1 (en) * | 1999-05-25 | 2003-04-29 | Lsi Logic Corporation | Method and apparatus for data dependent, dual level output driver |
| US6294937B1 (en) * | 1999-05-25 | 2001-09-25 | Lsi Logic Corporation | Method and apparatus for self correcting parallel I/O circuitry |
| US6240523B1 (en) * | 1999-07-30 | 2001-05-29 | Hewlett Packard Company | Method and apparatus for automatically determining the phase relationship between two clocks generated from the same source |
| KR100521418B1 (ko) * | 1999-12-30 | 2005-10-17 | 주식회사 하이닉스반도체 | 지연고정루프에서 짧은 록킹 시간과 높은 잡음 제거를갖는 딜레이 제어기 |
-
2001
- 2001-08-24 GB GB0120717A patent/GB2379142B/en not_active Expired - Fee Related
-
2002
- 2002-05-29 EP EP02253780A patent/EP1288769B1/en not_active Expired - Fee Related
- 2002-05-29 DE DE60220224T patent/DE60220224T2/de not_active Expired - Fee Related
- 2002-06-07 US US10/163,457 patent/US7096376B2/en not_active Expired - Fee Related
- 2002-08-16 JP JP2002237327A patent/JP2003087103A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| DE60220224D1 (de) | 2007-07-05 |
| US20030038665A1 (en) | 2003-02-27 |
| EP1288769B1 (en) | 2007-05-23 |
| DE60220224T2 (de) | 2007-10-25 |
| GB0120717D0 (en) | 2001-10-17 |
| EP1288769A3 (en) | 2004-12-01 |
| US7096376B2 (en) | 2006-08-22 |
| EP1288769A2 (en) | 2003-03-05 |
| GB2379142A (en) | 2003-02-26 |
| GB2379142B (en) | 2004-11-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5712883A (en) | Clock signal distribution system | |
| EP2871550B1 (en) | Clocking for pipelined routing | |
| US7668022B2 (en) | Integrated circuit for clock generation for memory devices | |
| JP2004236279A (ja) | ジッタ付加回路及び方法並びにパルス列生成回路及び方法 | |
| JP4748896B2 (ja) | 同期型データ転送処理装置 | |
| US6255878B1 (en) | Dual path asynchronous delay circuit | |
| US20230367361A1 (en) | Asynchronous asic | |
| JP2002524790A (ja) | 同期多相クロック分配システム | |
| US6335955B1 (en) | Connection, system and method of phase delayed synchronization in high speed digital systems using delay elements | |
| JP2003087103A (ja) | 半導体集積回路及び送信信号の伝達方法 | |
| US6069514A (en) | Using asynchronous FIFO control rings for synchronous systems | |
| US20030037273A1 (en) | Method and system for synchronously transferring data between clock domains sourced by the same clock | |
| US20020199126A1 (en) | Method and system for reducing the effects of simultaneously switching outputs | |
| KR100442967B1 (ko) | 반도체소자의파이프레지스터에따른딜레이보상파이프라인장치 | |
| JPH10133768A (ja) | クロックシステム、半導体装置、半導体装置のテスト方法、及びｃａｄ装置 | |
| JP3469046B2 (ja) | 機能ブロック、および半導体集積回路装置 | |
| US6847247B2 (en) | Jittery polyphase clock | |
| US20020094057A1 (en) | Shift register | |
| US6292411B1 (en) | Delay control circuit synchronous with clock signal | |
| JP3178127B2 (ja) | 自動レイアウト手法による半導体集積回路のブロック配置方法 | |
| JP2725644B2 (ja) | クロック分配システム | |
| KR100357675B1 (ko) | 위상 시프트 동기 회로 | |
| JP3501059B2 (ja) | 半導体集積回路 | |
| JP2001267891A (ja) | パルス幅調整回路 | |
| JP3019049B2 (ja) | クロック制御回路およびクロック制御方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050811 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070719 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070911 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071112 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080408 |